JPH0627776B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上ち、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のエテスト方式としてスキャンテス
ト方式があるが、このスキャンテスト方式は、シフトレ
ジスタ機能を有するレジスタ回路を論理回路網の適当な
個所に挿入し、これらのレジスタ回路を１本のシフトレ
ジスタパスでつなぎ、テスト動作時にはチップ外部から
テストパターンをシリアル入力して各レジスタに所定の
データを設定し、これらのレジスタのデータ出力端子に
接続されている論理回路に所望の論理信号を印加して動
作させ、その結果をこれらレジスタのパラレル入力端子
より該レジスタ内にパラレルに取り込み、その後それら
をシリアルにチップ外部へ出力して観測することによっ
て、大規模な論理回路網の奥深い端子の可観測性、可制
御性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭52-28614 号公報に示
されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭56-74668 号公報を参考に説
明する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、３５，３
７は組み合わせ回路のブロック、３６は順序回路を含む
非同期回路ブロック、８〜１６は各回路ブロック間に設
けられたスキャンレジスタ、２６〜３４は対応する回路
ブロックの出力とスキャンレジスタの出力のいずれかを
選択し出力するデータセレクタである。上記スキャンレ
ジスタのデータ入力端子Ｄ及びデータセレクタのデータ
入力端子Ｄには各回路ブロックの出力信号が直接接続さ
れ、またデータセレクタのテストデータ入力端子ＴＤに
は、対応するスキャンレジスタの出力端子Ｑが接続され
ている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。スキャンイン端子２はスキャ
ンレジスタ８のスキャンイン端子ＳＩに接続され、スキ
ャンレジスタ８の出力端子Ｑはスキャンレジスタ９のス
キャンイン端子ＳＩに接続されており、このように各ス
キャンレジスタの出力端子Ｑは次のスキャンレジスタノ
スキャンイン端子ＳＩに順次接続され、結果として、ス
キャンイン端子２とスキャンアウト端子３８の間でシフ
トレジスタパスが形成されている。３〜５は通常のデー
タ入力端子、６はスキャンクロック入力端子であり、該
入力端子６はスキャンレジスタのクロック入力端子Ｔに
接続されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、ＳＩはスキャンイ
ン端子、Ｔはクロック入力端子である。また５１はイン
バータゲート、５２，５３は２入力ＡＮＤゲート、５４
は２入力ＯＲゲート、５５はエッジトリガ方式Ｄタイプ
フリップフロップ（以下Ｄ−ＦＦと記す）、Ｑはデータ
出力端子である。

第５図は上記第３図に示したデータセレクタ回路の一例
であり、ＭＳはモード選択端子、ＴＤはテストデータ入
力端子、Ｄはデータ入力端子、６０はインバータゲー
ト、６１，６２は２入力ＡＮＤゲート、６３は２入力Ｏ
Ｒゲート、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１（ＭＳ）に“Ｈ”が印加され、スキャ
ンクロック端子６（ＴＳ又はＴ）は“Ｌ”に固定され
る。結果として、各データセレクタを通じて、対応する
各回路ブロック間の入出力端子が直結されることとな
る。

これを第５図について説明すると、データセレクタ回路
はモード選択端子ＭＳに“Ｈ”が与えられると、データ
入力端子ＤからのデータをＡＮＤゲート６２及びＯＲゲ
ータ６３を介して出力端子Ｙに出力する。回路ブロック
の出力はこのデータセレクタのデータ入力端子Ｄに直接
接続されているので、対応する各回路ブロック間の入出
力端子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

スキャンモード (a) テストモード選択端子１に“Ｈ”を印加してスキ
ャンモードとする。これによりスキャンレジスタではス
キャンイン端子ＳＩからの入力データが選択され、デー
タセレクタではデータ入力端子Ｄからの入力データが有
効になる。

(b) さらにスキャンイン端子２から各スキャンレジス
タに設定するテストデータを、スキャンクロック端子６
に印加するクロックに同期させて順次スキャンインさせ
る。

(c) これと同時に、スキャンアウト端子３８からは前
回のテスト時に取り込んだ各回路ブロックの出力データ
を順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに
“Ｈ”が与えられると、スキャンイン端子ＳＩからのデ
ータがＡＮＤゲート５３，ＯＲゲート５４を介して、ク
ロック端子Ｔに印加されるクロックに同期してＤ−ＦＦ
５５に保持され、またこれと同時に保持されていたデー
タが出力端子Ｑから出力される。なおこのときデータセ
レクタのモード選択端子ＭＳにも“Ｈ”が与えられてお
り、従ってその出力端子Ｙにはデータ入力端子Ｄからの
データが出力される。

テストモード (a) 所望のデータを各スキャンレジスタに設定し終わ
ったら、テストモード選択端子１に“Ｌ”を印加してテ
ストモードとする。

(b) これによりスキャンレジスタの出力データがデー
タセレクタのテストデータ入力端子ＴＤを経由して各回
路ブロックに印加される。

(c) 同時にデータ入力端子３〜５に所望のテストデー
タを印加する。

(d) 次に回路ブロックの動作が完了した時点でスキャ
ンクロック入力端子６にクロックを１つ印加する。これ
により各回路ブロックの出力信号が、対応するスキャン
レジスタのデータ入力端子Ｄを通じてスキャンレジスタ
内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ”
が与えられると、データ入力端子ＤからのデータがＡＮ
Ｄゲート５２，ＯＲゲート５４を介して、クロック入力
端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５に
保持される。またこのときデータセレクタのモード選択
端子ＭＳにも“Ｌ”が与えられるので、その出力端子Ｙ
にはテストデータ入力端子ＴＤからのデータがＡＮＤゲ
ート６１，ＯＲゲート６３を介して出力される。

このようにして各回路ブロックのテストを実行できる
が、この回路では、スキャンの動作中においてはデータ
セレクタが各回路ブロックの出力データを選択してお
り、これによりスキャン動作中にスキャンレジスタの出
力値が順次変わっても順序回路を含む回路ブロック３６
の状態が変化しないようにしている。従ってこの例のよ
うに、スキャンパスに囲まれた回路ブロックが非同期の
順序回路であってもスキャンテストが可能となってい
る。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストする
ことができる。しかし、一般にはテストモードからスキ
ャンモードへ切り換わる時に、順序回路に与えられるデ
ータがシリアルインされた信号値から、隣接する回路ブ
ロックの出力信号値に変化してしまう。このため、対象
とする非同期順序回路の状態が変化しないように入力を
設定することが困難で、多くの場合スキャンテストを有
効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、スキャンレジス
タの出力端子に、 スキャンレジスタの出力データ又は対応する前段回路ブ
ロックの出力データのいずれかを選択する選択機能，及
び選択したデータを保持，出力し又はそのまま出力する
データ伝達機能を有し、 通常動作時は前段回路ブロックの出力データをそのまま
次段の回路ブロックに出力し、 テスト動作時のスキャンモードにおいてはスキャン動作
前のテストデータを保持して該データを次段の回路ブロ
ックに印加し続け、テストモードにおいては対応するス
キャンレジスタの出力データを外部クロックに同期して
保持，出力するラッチ回路を設けたものである。

〔作用〕

この発明においては、通常動作時には対応する各回路ブ
ロック間の入力端子と出力端子をラッチ回路の選択機能
とデータ伝達機能により接続し、テスト動作時にはラッ
チ回路の選択機能により、スキャンレジスタの出力デー
タを選択，保持して対応する回路ブロックの入力端子に
伝達し、スキャンモードにおいてはラッチ回路により前
回印加したテストデータを対応する回路ブロックに印加
し続ける。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図は
本発明の一実施例による半導体集積回路装置の構成を示
し、図において３５，３７は組み合わせ回路ブロック、
３６は非同期順序回路を含む回路ブロック、８〜１６は
これらの回路ブロック間に設けられたスキャンレジスタ
回路、１７〜２５は入力選択機能とデータ伝達機能を有
するラッチ回路である。そして各回路ブロックの出力端
子は、対応するスキャンレジスタのデータ入力端子Ｄ及
びラッチ回路のデータ入力端子Ｄに直接接続され、各ラ
ッチ回路の出力端子Ｑは対応する回路ブロックの入力端
子に接続されている。またラッチ回路のテストデータ入
力端子ＴＤには、対応するスキャンレジスタの出力端子
Ｑが接続されている。

１はテストモード選択端子であり、各スキャンレジスタ
回路のモード選択端子ＭＳに接続されている。２はスキ
ャンイン端子、３８はスキャンアウト端子であり、スキ
ャンイン端子２はスキャンレジスタ８のスキャンイン端
子ＳＩに、さらにスキャンレジスタ８の出力端子Ｑは次
のスキャンレジスタ９のスキャンイン端子ＳＩに接続さ
れ、同様に順次スキャンレジスタの出力端子Ｑと次のス
キャンレジスタのスキャンイン端子ＳＩが接続され、そ
の結果として、スキャンイン端子２とスキャンアウト端
子３８の間に１本のスキャンパスが形成されている。ま
た、６はスキャンクロック入力端子、７はラッチ用クロ
ック入力端子であり、スキャンクロック入力端子６は各
スキャンレジスタのクロック入力Ｔに接続され、クロッ
ク入力端子７は各ラッチ回路のクロック入力端子Ｔに接
続されている。また３９はデータ選択端子であり、各ラ
ッチ回路の選択端子ＭＳに接続されている。３〜５は通
常のデータ入力端子である。

第２図は上記ラッチ回路の一構成例を示したもので、図
において、Ｄはデータ入力端子、Ｔはクロック入力端
子、ＤＳは選択端子、ＴＤはテストデータ入力端子、４
１，４５はインバータ、４２，４３，４６，４７は２入
力ＡＮＤゲート、４４は２入力ＯＲゲート、４８，４９
は２入力ＮＯＲゲート、Ｑはラッチの出力端子である。

このラッチ回路は、クロック入力端子Ｔにポジティブク
ロックを印加すると、選択端子ＤＳに印加されている値
によってテストデータ入力端子ＴＤあるいはデータ入力
端子Ｄの入力データのいずれかを入力保持し、同時に出
力端子Ｑから保持データを出力するものである。また、
クロック入力端子Ｔに“Ｌ”データが印加されている間
は、各入力端子Ｄ，ＴＤ，ＤＳに印加されるデータ値に
無関係に保持動作を実行し、逆に“Ｈ”が印加されてい
る間は選択端子ＤＳの値により、テストデータ入力端子
ＴＤあるいはデータ入力端子Ｄの入力データを選択し、
このデータを保持することなく出力端子Ｑに直接伝達す
るものである（データ伝達機能）。

次に動作について説明する。ここでスキャンレジスタ回
路は従来回路と同様の動作をするので、その説明は省略
する。

まず通常動作について説明する。通常動作時において
は、データ選択端子３９に“Ｈ”を印加するとともに、
クロック入力端子７にも“Ｈ”を印加する。これにより
各ラッチ回路はデータ入力端子Ｄのデータを選択し、こ
れを出力端子Ｑへ直接出力するよう動作する。従って各
回路ブロック間は各ラッチ回路を通じて接続され、スキ
ャンレジスタ回路の動作に無関係になる。

一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各回路ブロックのテ
ストを実施する。

スキャンモード (a) データ選択端子３９に“Ｌ”を印加し、ラッチ回
路がテストデータ入力端子ＴＤ側のデータを選択するよ
うにする。

(b) クロック入力端子７は“Ｌ”に固定し、各ラッチ
回路を保持状態にし、前回印加したテストデータを回路
ブロックに印加し続ける。

(c) テストモード選択端子１に“Ｈ”を印加し、スキ
ャンレジスタの入力データをスキャンイン端子ＳＩに設
定する。

(d) スキャンイン端子２から各スキャンレジスタに設
定するテストデータをスキャンクロック入力端子６に印
加するクロックに同期させて順次スキャンインさせる。

(e) これと同時にスキャンアウト端子からは、前回の
テストモード時に取り込んだ各回路ブロックの出力デー
タが順次スキャンアウトされる。

テストモード (a) 所望のテストデータを各スキャンレジスタに設定
し終わったら、クロック入力端子７にポジティブクロッ
クを１つ印加する。

(b) これにより、各ラッチ回路に対応するスキャンレ
ジスタに設定したテストデータが入力保持され、回路ブ
ロックに新しいテストデータが印加される。

(c) これと同時にデータ入力端子３〜５からもテスト
データを印加する。

(d) 次にテストモード選択端子１に“Ｌ”を印加し、
スキャンレジスタの入力をデータ入力端子Ｄ側に設定す
る。

(e) 各回路ブロックの動作が充分完了した時点で、ス
キャンクロック入力端子６からクロックを１つ入力し、
各回路ブロックの出力データをスキャンレジスタへ入力
保持する。

このようにして各回路ブロックのテストができるが、上
記のような本実施例の回路では、スキャン動作中もラッ
チ回路が前回のテストパターンを保持し、そのパターン
を各回路ブロックの入力端子に印加し続けるので、スキ
ャン動作中にスキャンレジスタの値が次々に変化して
も、各回路ブロックの内部の状態は変化せず、スキャン
テストが可能となる。

なお、上記実施例ではラッチ回路として通常のゲート回
路を用いて構成した場合を説明したが、これは第６図に
示すように、トランスミッションゲートを用いて構成し
てもよい。

第６図において、４３〜４５はインバータ回路、４７，
４８はｎ型ＭＯＳトランジスタによるトランスミッショ
ンゲート、Ｔ１は第１のクロック入力端子、ＴＤはテス
トゲート入力端子、Ｔ２は第２のクロック入力端子、Ｄ
はデータ入力端子である。

このような構成において、インバータ４４の負荷駆動能
力は他に比較して小さく、従ってトランスミッションゲ
ート４７又は４８が開くと各ラッチに対応するデータが
入力保持される。

シフト動作時の入力データの選択は、トランスミッショ
ンゲート４７，４８に対応するクロック入力端子Ｔ１，
Ｔ２のどちらにオン信号を与えるかで決まり、Ｔ１，Ｔ
２がラッチの同期クロックとデータ選択信号を兼ねる構
成になっている。

第７図に、第６図のラッチ回路を使用した場合の回路実
施例を示す。４０，４１はそれぞれラッチ回路の第１の
クロック入力端子と第２のクロック入力端子Ｔ２に対応
したクロック入力端子であり、ラッチ回路への入力デー
タの選択信号も兼ねており、このような実施例でも上記
実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、スキャンレジスタの
出力端子に入力選択機能とデータ伝達機能を有するラッ
チ回路の一方の入力端子を接続し、さらにこのラッチ回
路の他方の入力端子を対応する前段回路ブロックの出力
端子に接続し、このラッチ回路の出力端子を対応する次
段回路ブロックの入力端子に接続するようにしたので、
通常動作時には、スキャンレジスタ回路に無関係に回路
ブロック間で信号の受け渡しが可能で、さらにテスト動
作時のスキャンモードにおいては、前周期に回路ブロッ
クに印加したテストデータをその回路ブロックに印加し
続けることができ、これにより非同期順序回路を対象と
したスキャンテストが容易に実施でき、従ってテスト設
計が容易で、設計コストの廉価な非同期順序回路を含む
大規模な半導体集積回路装置を得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図は該装置のラッチ回路の一構成例を示す
図、第３図は従来の半導体集積回路装置の回路図、第４
図は従来装置のスキャンレジスタ回路を示す図、第５図
は従来装置の選択回路を示す図、第６図は本発明の他の
実施例におけるラッチ回路を示す回路図、第７図は第６
図のラッチ回路を用いて構成した本発明の他の実施例に
よる半導体集積回路装置の回路図である。 １……テストモード選択端子、２……スキャンイン端
子、６……スキャンクロック入力端子、７……ラッチ用
クロック入力端子、８〜１６……スキャンレジスタ、１
７〜２５……ラッチ回路、３５，３７……組み合わせ回
路ブロック、３６……非同期順序回路を含む回路ブロッ
ク、３８……スキャンアウト端子、３９……データ選択
端子。 なお図中同一符号は同一又は相当部分を示す。

フロントページの続き (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 荒川 隆彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくともそのうちの１つは順序回路を含
   む複数個の回路ブロック間でデータ伝送を行うととも
   に、上記各回路ブロックをスキャンテスト方式でテスト
   可能とした半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持，出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 第１，第２のデータ入力端子を有し、第１のデータ入力
   端子は対応する前段の回路ブロックのデータ出力端子
   に，第２のデータ入力端子は対応するスキャンレジスタ
   のデータ出力端子に接続して設けられ、 通常動作時は対応する前段回路ブロックの出力データを
   そのまま次段の回路ブロックに出力し、 テスト動作時のスキャンモードにおいてはスキャン動作
   前の対応するスキャンレジスタの出力データを保持して
   該データを次段の回路ブロックに印加し続け、テストモ
   ードにおいては対応するスキャンレジスタの出力データ
   を外部クロックに同期して保持，出力するラッチ回路
   と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ装置手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段
   と、 通常動作とテスト動作の切り換え，スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。