JP2005505781A - 複雑な集積回路の自動的なスキャン・ベースのテスト - Google Patents

Abstract

スキャン・モード信号をスキャン回路要素（３）に印加して、スキャン領域の１つを選択する、集積回路のスキャン領域テストを行う方法である。選択されたスキャン領域のスキャン回路要素（３）は、第１のスキャン・フェーズ（１７）中にスキャン・イネーブル信号に応答してスキャン構成の形に相互接続され、この相互接続されたスキャン回路要素（３）を介してスキャン・データ信号が順次シフトされる。選択されたスキャン領域の回路要素（２、３、１３）は、取込みフェーズ（１８ないし２１）中に機能構成の形に相互接続され、それにより、選択されたスキャン領域の機能構成が、データ入力信号とスキャン回路要素（３）によって登録された信号とを処理する。スキャン回路要素（３）は、第２のスキャン・フェーズ（２２）中にスキャン構成の形に再び相互接続され、スキャン回路要素（３）の出力信号が、シフト出力され、且つ期待されたスキャン出力信号と比較される。選択されたスキャン領域内の一グループのスキャン回路要素（３）は、少なくとも取込みフェーズ（１８ないし２１）中スキャン・モード信号に応答して、スキャン構成に従って他の回路要素に接続されて、取込みフェーズ（１８ないし２１）中にスキャン構成から受け取った信号を処理する。

Description

【技術分野】
【０００１】
［発明の分野］
本発明は、一般に集積回路のテストに関し、より詳細には、複雑な集積回路の機能の自動的なスキャン・ベースのテストに関する。
【０００２】
［発明の背景］
複雑な集積回路はしばしば、同一基板上の周辺回路、メモリ、またはその他の回路と情報をやりとりする、１つまたは複数の埋込み型コアデータプロセッサを含む。かかる集積回路の自動的なスキャン・ベースのテスト方法については、本出願人に譲渡された米国特許第５，７１７，７００号に記載されている。
【０００３】
最近の集積回路（「チップ」）は、著しく早い速度でますます複雑なものになりつつある。最近の集積回路には、単一基板上に数百万個のトランジスタが含まれている。基板上に数百万個のトランジスタを作成するために、各トランジスタのサイズが著しく縮小されてきた。したがって、今日では、１つの集積回路に必要な面積が小さくなり、動作がより高速になり、消費電力は以前に比べてさらに少なくなっている。しかし、各集積回路上のトランジスタ数の増加とともに、集積回路上に含まれる少なくとも１つのトランジスタが製造後に誤動作してしまう可能性も増大し、そのテストはますます複雑になっている。したがって、製造後にしかも販売以前に、自動化されたテスト方法を使用して集積回路の動作が検証されている。
【０００４】
たとえば、３００ピンのパッケージにパックされた集積回路上に３百万個のトランジスタがある場合、最良のケースでも、各ピンごとに平均で（３，０００，０００／３００）＝１０，０００個のトランジスタをテストしなければならない。さらに、パッケージ化され封止された集積回路内の回路の多くには直接アクセスすることができないので、高密度にパックされた回路ボード設計をテストし検証するために使用されてきた多くの技法を、集積回路の動作には使用することができない。
【０００５】
米国特許第５，７１７，７００号に記載の「スキャン」ベースのテスト技法は、集積回路の動作をテストする対費用効果の高い解決方法であり、この集積回路には、機能論理要素とフリップフロップ回路やラッチなどのレジスタ要素が、異なる要素間の機能相互接続と共に含まれている。この集積回路設計には、集積回路の要素の相互接続を再構成する特殊な手段が含まれ、その結果、１つまたは複数の入力ピンにシリアルに入力されるテストデータ信号が、通常の機能的なシステム・パスと異なるスキャン・チェーンに沿って１つのレジスタ要素から別のレジスタ要素へとシフト（「スキャン」）されて、テスト・ベクトルの信号を所望の位置に位置づけることが可能になる。次いで、集積回路は、１つまたは複数のクロックパルスの間、一時的にその通常の機能システム構成に戻って、テスト・ベクトルの値が与えられると、集積回路の通常の論理機能からの個々の論理機能結果に相当するテスト出力を発生する。次いで集積回路は、スキャン構成に戻り、スキャン・チェーンに沿ってテスト出力を１つまたは複数の出力ピンへとシフト出力し、この出力ピンでテスト出力を検索して取り出し、そして期待された結果と比較して故障の診断を行うことができる。
【０００６】
このスキャン・ベースのテスト方法は、集積回路の設計時に実現しておく必要がある（「テスト設計（Ｄｅｓｉｇｎ−ｆｏｒ−Ｔｅｓｔ）」）。機能データ入力及び出力と並列にスキャン・データ用の別のスキャン入力及び出力をリンクさせて、スキャン・チェーン用の追加のスキャン相互接続経路が含められ、これらがいくつかの集積回路内の基本要素（フリップフロップおよびラッチ）に追加される。スキャン要素のスキャン・データ用の代替入力は、スキャン・データまたは機能データを選択するためスキャン要素の標準入力の前にマルチプレクサを配置することによって、実装することができる。この場合、スキャン構成時に、スキャン構成可能要素の「イネーブル（使用可能化）」入力でアサートされるスキャン・イネーブル信号に応答して、スキャン・チェーンの１つの要素のスキャン出力を次の要素のスキャン入力に接続することによって、これらの「スキャン構成可能な（ｓｃａｎ ｃｏｎｆｉｇｕｒａｂｌｅ）」要素が、シリアル・シフトレジスタのように一緒に接続される。次いで、スキャン・チェーンは、１つの要素から別の要素へとアクティブな各スキャン・クロック・エッジでスキャン・データを転送できるようにすることによって、スキャン・テスト・データをロード（し、内部の集積回路状態情報を提供するテスト結果を同時にアンロード）することができる。スキャン・テスト・データをロードして、テストにとって望ましい状態にスキャン・チェーンの要素に位置づけた後に、スキャン・イネーブル信号を一時的にディアサート（ｄｅ−ａｓｓｅｒｔ）（そのアサート値が「１」の場合、「ゼロ」に設定）して、スキャン要素の機能データ入力を使用して、機能モードで１つまたは複数のクロックサイクルの間、論理回路要素からデータを取り込む。次いで、このスキャン・イネーブル信号を再アサートし、テスト結果をアンロード（し、次フェーズのテスト用の新しいスキャン・テスト・データを同時にロード）する。
【０００７】
スキャン・データを選択的にロードし且つスキャン・クロッキング周波数を変化させることにより、スキャン・モードでスキャン・データを供給し且つ２クロック・サイクル以上の間機能モードに切り替える技法を使用して、集積回路中の論理回路の一部分の時間遅延を検証することができる。
【０００８】
したがって、スキャン設計には、選択された順次的スキャン構成可能な各デバイス（フリップフロップまたはラッチ）を内部テスト・ポイントに変える作用がある。フリップフロップなど典型的なスキャン構成可能デバイスでは、標準の入力はＤ−入力と呼ばれ、一方標準の出力はＱ−出力と呼ばれ、そしてスキャン・テスト・データ入力および出力はそれぞれＳＤ−入力およびＳＤ−出力と呼ばれる。したがって、スキャン構成可能な各デバイスのＤ−入力は、設定可能なテスト・ポイントであり、Ｑ−出力は、主要な出力テスト・ポイントであり、一方ＳＤ−入力およびＳＤ−出力はそのスキャン・チェーン中のデータ・ローディング・ポイントおよびデータ・アンローディング・ポイントである。
【０００９】
必ずしもあらゆる記憶要素をスキャン要素に変換して、スキャン操作による利点を実現する必要がないことが理解されよう。すべての要素を呼び出す場合、この設計アーキテクチャはフル・スキャン（ｆｕｌｌ−ｓｃａｎ）として知られているものになる。しかし、選択された記憶要素だけが呼び出される場合、この設計アーキテクチャは部分スキャン（ｐａｒｔｉａｌ−ｓｃａｎ）として知られているものになる。フル・スキャンまたは部分スキャンがサポートされるいずれの場合にも、テストの経済性が改善される。いずれのタイプのスキャン・アーキテクチャによっても、スキャンされた各逐次動作デバイスを、まるでそれがピンに対するゲート／トランジスタの比を小さくするパッケージ・ピンであるかのように見なすことができるようになる（たとえば、１０，０００個のスキャン構成可能なシーケンシャル素子をもつ３００ピン・パッケージ中の３百万個のトランジスタの例では、ピン当たり２９１個のトランジスタというフィギュア・オブ・メリット（良度指数）がある）。論理機能のアクセス可能性が高まるので、スキャン・アーキテクチャを組み込んだ集積回路に必要なテスト・ベクトルが少なくなり、テスト時間も短くなる。テスト時間の短縮によって、集積回路の製造における１デバイス当たりの費用の削減がもたらされる。
【００１０】
さらに、異なるチップ用に以前に設計しておいたいくつかのモジュールを利用して、１つのチップを設計し新しい構成にまとめ上げることもできる。部分スキャンによって、これらのモジュール用に開発したテスト・パターンを、新しいチップ設計に再使用することも可能になる。部分スキャンではまた、外部スキャン・テスト信号を導入するピンの使用可能性の改善がもたらされ、たとえば、異なるモジュールに対して異なるテスト技法を選択する柔軟性も高まる。
【００１１】
部分スキャンには潜在的に、いくつかのポイント、たとえば特にモジュールのインターフェース（または「ガスケット（ｇａｓｋｅｔ）」）におけるデータ入力信号が制御できない、すなわち伝搬信号が「未知の」（予測不能な）可能性があるという問題点がある。データ入力信号がそのモジュールを最初に設計したチップで制御されたとしても、将来の異なるチップ中でそのアーキテクチャおよびソフトウェアを最小限再設計するだけで、再使用のためにそのモジュールを提供できることが望ましい。したがって、少なくともいくつかのスキャン・テスト・データ入力信号を選択的に制御できるようにすることが望ましい。
【００１２】
全体チップを、それぞれがいくつかの並列スキャン・チェーンを組み込み、その境界が或る場合には異なるモジュールの境界と一致するような、異なるスキャン領域（ｓｃａｎ ｄｏｍａｉｎ）に分割することにより、ほぼ全体チップのテストを行うことができる。しかし、１つのモジュールには２つ以上の領域を含むことがあり、またはより一般的には、１つの領域が２つ以上のモジュールを含むこともある。これらの領域は、スキャン・モード（ｓｃａｎ＿ｍｏｄｅ）信号に応答して、スキャン構成時には分離される。次いで異なる領域のスキャン・データを入力し、異なる領域のテストが順次適用される。かかるシステムおよび方法を、本明細書では、「領域スキャンニング」テスト・システムおよびその方法と呼んでいる。
【００１３】
回路ボードの境界スキャン・システムについては、米国特許第５，４５０，４１５号に記載されている。集積回路内のスキャン・チェーンの入力端要素にフリップフロップと、スキャン・ラッパ（ｓｃａｎ ｗｒａｐｐｅｒ）と呼ぶマルチプレクス要素とを追加することにより、集積回路がかかる境界スキャン・システムを適用して、そうでなければスキャン・テスト・データ信号が未知となるはずの各ポイントにおいてスキャン・テスト・データ信号の値を定義することが可能となる。しかし、この構成では、追加のハードウェアが多く作成され（大規模なチップには７つのスキャン領域と３０個以上のモジュールが含まれる可能性があり、このモジュールのそれぞれでは、インターフェースのところで未知の多数の入力制御が必要となる。）、システム動作機能の追加時間遅れが導入され、将来において他のチップ中のモジュールとして使用するには柔軟性を欠いており、実際の機能パスのテストは部分最適となる。
【００１４】
［発明の概要］
本発明では、添付の特許請求の範囲に記載の集積回路をテストする方法と、添付の特許請求の範囲に記載の方法によってテストされる集積回路とを提供している。
【００１５】
［好適な実施形態の詳細な説明］
図１に集積回路中の簡略化されたモジュール１を示す。このモジュール１は、たとえばゲートおよびインバータを含む複数の論理要素２と複数のレジスタ要素３を含み、これら論理要素２およびレジスタ要素３は通常、機能構成において、データ入力ポイント５とデータ出力ポイント６との間で複数の導電性接続部４によって相互接続される。モジュール１にはまたクロック信号入力ポイント７が含まれ、そのクロック信号入力ポイント７には、レジスタ要素３の対応するクロック入力にクロック信号が印加され且つアサートされて、レジスタ要素３の状態の変化を可能にする。
【００１６】
モジュール１はまた、スキャン・データ信号が印加されるスキャン・データ入力ポイント８を含み、このスキャン・データ入力ポイント８は、レジスタ要素３をスキャン・データ入力ポイント８と相互接続する導電性のスキャン導体９を含むスキャン・チェーンの開始点でありる。スキャン・データ入力ポイント８に接続されたチェーンの最初のレジスタ要素３とスキャン・データ出力ＳＤＯがスキャン・データ出力ポイント１０に接続されたチェーン中の最後のレジスタ要素３とを除いて、レジスタ要素３のスキャン・データ入力ＳＤＩが、チェーン中の前段のレジスタ要素３のスキャン・データ出力ＳＤＯに接続されている。このモジュール１はまた、スキャン・イネーブル入力ポイント１１を含んでおり、そのスキャン・イネーブル入力ポイント１１は、スキャン・イネーブル導体１２に接続され、且つレジスタ要素３の制御入力ＳＥＮに接続されている。この制御入力ＳＥＮは、スキャン・イネーブル信号（ＳＣＡＮ＿ＥＮ）が入力１１上でアサートされるときにそれらの通常データ入力Ｄからスキャン・データ入力ＳＤＩへとレジスタ要素を切り替える。
【００１７】
モジュール１の通常動作では、論理要素２およびレジスタ要素３が、データ入力ポイント５とデータ出力ポイント６との間で導体４によって接続される。スキャン・イネーブル入力ポイント１１に印加されたスキャン・イネーブル信号はアサートされておらず、その結果、レジスタ要素３のデータ入力Ｄは機能し、スキャン・データ入力ＳＤＩは機能しないことになる。次いで、このモジュール１は、クロック入力ポイント７に印加されたクロック信号に応答してその通常機能動作を実施する。
【００１８】
スキャン・テスト中、スキャン・イネーブル入力ポイント１１に印加されたスキャン・イネーブル信号が、アサートされ、その結果、レジスタ要素３のスキャン・データ入力ＳＤＩが機能データ入力Ｄの代わりに動作するようになる。次いで、スキャン・データ入力８に印加されるシリアル・データは、クロック入力ポイント７に印加されるクロックパルスに応答して、レジスタ要素３のチェーンに沿ってシフトされて、既知のデータをレジスタ要素３にロードし且つこれらのレジスタ要素を所望の状態にセットし得る。次いで、入力ポイント１１に印加されたスキャン・イネーブル信号がクロックパルスの１つまたは複数のサイクルの間、ディアサート（ｄｅ−ａｓｓｅｒｔ）され、その結果、論理要素２およびレジスタ要素３が、導体４の機能構成によって再び相互接続され、そしてモジュール１は、データ入力ポイント５に印加されたデータ、およびレジスタ要素３にロードされたデータに対してその論理機能を実施するようになる。最後に、入力ポイント１１に印加されたスキャン・イネーブル信号が再アサートされ、そしてロードされたデータを伴うモジュール１の機能に続くレジスタ要素３の新しい状態が、導体９およびレジスタ要素３のチェーンに沿ってスキャン・データ出力ポイント１０までシフト出力され、ここで、その出力されたものが、テスト結果の期待値と比較されて、モジュール１の適切な機能が検査される。
【００１９】
モジュール１を、スキャン・チェーン中のスキャン導体９によって接続可能なすべてのレジスタ要素３と共に示している。しかし、実際には、特に大規模なモジュールでは、使用されるアーキテクチャが、レジスタ要素３のうちのある選択されたものだけがスキャン・チェーン中で接続されるという部分スキャンでもよいことを理解されたい。
【００２０】
図２に、以前に提案された境界スキャン・システムを概略的に示す。図２に示すモジュールでは、レジスタ３が、データを供給するコネクタ４、スキャン・イネーブル信号（ＳＣＡＮ＿ＥＮ）を供給する導体１２、およびスキャン・データ入力信号（ＳＤＩ）を供給する導体９と接続されて示されており、残りの論理要素が１３にまとめて示されている。フリップフロップ回路のような追加のレジスタ１４が、その入力が未知のものしたがって制御すべきものとして取り扱われるポイントに対して設けられている。レジスタ１４は、モジュール内の機能構成導体４を介してデータ入力を受け取り、またスキャン・チェーン導体９を介してスキャン・データ入力信号を受け取り、さらに導体１２を介してスキャン・イネーブル信号を受け取る。レジスタ１４の出力ＳＤＯは、マルチプレクサ１５の入力に接続され、このマルチプレクサ１５の入力はまた、モジュールデータ入力ポイント５からのデータ入力信号も受け取る。スキャン・モード信号（ＳＣＡＮ＿ＭＯＤＥ）が、マルチプレクサ１５の制御入力１６に印加され、機能構成においてはモジュールデータ入力ポイント５からのデータ入力信号が、あるいはスキャンおよびスキャン・テスト構成においてはレジスタ１４の出力が選択される。
【００２１】
図３を参照すると、印加された信号のタイミングが、これらのレジスタの対応する動作と共に示されている。スキャンすべきこれらのモジュールでは、スキャン・モード信号（ＳＣＡＮ＿ＭＯＤＥ）が１６上でアサートされ、最初にスキャン・イネーブル信号（ＳＣＡＮ＿ＥＮ）が最初のシフト・フェーズ１７中に１２上でアサートされ、この最初のシフト・フェーズ１７中にクロックパルスが導体７に印加される。それと同時に、所望のスキャン・データ入力がスキャン・データ入力ポイント８にシリアルに印加され、そしてこれがスキャン構成導体９を介してレジスタ要素３を通って伝送される。すべてのスキャン・データ入力信号が、図２に示すモジュールのケースでレジスタ要素１４も含めて、異なるレジスタ要素３上で適所に置かれるとき、レジスタ要素３および１４のＤ入力を入力させる効果を持つスキャン・イネーブル信号が導体１２上でディアサートされる。次いで、対応する値が、１９に示すようにレジスタ要素３および１４の出力に現れる。２０に示すように１つまたは複数のクロックパルスがクロック入力ポイント７に印加され、その結果、今や機能構成の形になっている論理要素１３はコネクタ４の相互接続を介したデータを処理する。次いで、スキャン・イネーブル信号がスキャン・イネーブル入力ポイント１１上で再アサートされて、スキャン構成中のレジスタ要素３および１４を導体９によって再接続し、そして第２のシフト・フェーズ２２中に、クロックパルスが再びクロック入力ポイント７に印加されて、データをレジスタ要素３および１４の出力から出力ポイント１０へシリアルにシフトする。スキャン・データが、第１のフェーズ１７でロードされているが、以前のテストのデータも同じレジスタ要素から同時にアンロードされ、そして逆に第２のシフト・フェーズ２２中では、データがアンロードされるにつれ、次のスキャン用のデータも次のテストに備えてロードしておくことができることが理解されよう。
【００２２】
図２にはレジスタ１４およびマルチプレクサ１５を含む１つの要素が制御されているように示されているが、典型的なモジュールでは、モジュール内のいくつかのポイントが制御され、そのそれぞれに対して、要素１４および１５の繰返し記号によって示すように、この従来のシステム中に追加のレジスタ１４および追加のマルチプレクサ１５が設けられることが理解されよう。さらに、追加の要素１４および１５が、導体４を含む機能構成のデータ・フロー経路中に挿入され、そしてこのシステム動作機能に追加の時間遅延を導入する。
【００２３】
図４に、１４などの追加のレジスタまたは１５などの追加のマルチプレクサを何も必要としない本発明の一実施形態を示す。本発明のこの実施形態においては、スキャン・テストのデータ取込みフェーズ１８ないし２１中に、レジスタが機能構成導体４を介して送信するデータを制御することが望ましいこれらの要素に対して、導体１６上のスキャン・モード信号（ＳＣＡＮ＿ＭＯＤＥ）が、スキャン・イネーブル信号の代わりにモジュール動作回路の一部を形成する通常のレジスタ要素のそれぞれのスキャン・イネーブル入力ＳＥＮに直接に印加される。動作時には、この領域についての全体のスキャン・テスト中、導体１６上のスキャン・モード信号がアサートされ、その結果、対応するレジスタ要素３は、導体９上のスキャン・データ入力信号を取り込むが、導体４を介して提供される論理要素からのデータ信号を取り込まないようになる。
【００２４】
図５に、このようにして制御されるこれら入力を有するこれらのレジスタ要素３の構成を示す。この場合のレジスタ要素３は、論理要素からのデータ導体４上の信号、及び導体９上のスキャン・データ信号を入力として受け取るマルチプレクサ副要素２３と等価になる。２つの入力間の選択は、導体１６を介してマルチプレクサ副要素２３の制御入力に印加されたスキャン・モード信号（ＳＣＡＮ＿ＭＯＤＥ）によって行われる。マルチプレクサ副要素２３の出力は、「常にスキャン」信号（ＳＣＡＮ＿ＡＬＷＡＹＳ）であり、この「常にスキャン」信号は、シフト・フェーズ１７および２２もテストフェーズ１８ないし２１も含む全体のスキャン・テスト中のスキャン・データ信号に相当する。「常にスキャン」信号が、単純なディジタル・フリップフロップ２４のデータ入力に印加されており、その出力は、導体４上のデータ信号と、スキャン構成導体９上のスキャン・データ信号を供給する。
【００２５】
図４および図５に示した本発明の実施形態では、従来のシステムに比べてかなりの利点がもたらされるが、図６に示す本発明の実施形態では、ハードウェアおよび追加の入力ポイントを少し増加させる犠牲を払うことにより、使用上の柔軟性がかなり改善される。
【００２６】
図６に示す本発明の実施形態では、スキャン・テスト・プロセス中に制御するのが望ましくても望ましくなくても、データが線４を介して入力されるレジスタ要素３のグループが、追加のマルチプレクサ要素２５に接続されており、マルチプレクサ要素２５は、別々に制御することが望ましいレジスタ要素３の別個のグループが存在する数だけ設けられている。各マルチプレクサ要素２５には、スキャン・イネーブル導体１２に接続された入力と、スキャン・モード導体１６に接続された別の入力がある。マルチプレクサ２５の制御入力は、導体２６にそれぞれ接続され、それぞれの導体２６に、「常にスキャンを使用可能化（ｓｃａｎ＿ａｌｗａｙｓ＿ｅｎａｂｌｅ）」信号（ＳＣＡＮ＿ＡＬＷ＿ＥＮ）が入力ポイントから印加される。マルチプレクサ要素２５の出力は、「常にスキャン」導体２７を介してレジスタ要素３のそれぞれのグループのスキャン・イネーブル入力ＳＥＮに印加される。
【００２７】
動作中に、特定のグループのレジスタ要素３のスキャン・テスト中に使用される入力を制御することが望ましい場合には、「常にスキャンを使用可能化」信号が、そのグループの線２６上でアサートされ、そして対応するマルチプレクサ２５は、導体１２上のスキャン・イネーブル信号（ＳＣＡＮ＿ＥＮ）ではなくて導体１６上のスキャン・モード信号（ＳＣＡＮ＿ＭＯＤＥ）を選択する。次いで、スキャン・モード信号が、スキャン・イネーブル信号ではなくて「常にスキャン」導体２７からそのグループのレジスタ要素３に印加され、そしてスキャン・モード信号は、この領域をスキャンすべき場合にアサートされるが、全体のスキャン動作中にそのグループのレジスタ要素３のスキャン・イネーブル入力ＳＥＮ上でアサートされる。他方、そのグループのレジスタ要素３がこのスキャン・プロセス中に通常のスキャン機能を行う場合には、スキャン動作中、導体２６の「常にスキャンを使用可能化」信号がディアサートされ、その結果、対応するマルチプレクサ２５が、導体１２上のスキャン・イネーブル信号を選択するようになる。次いで、この信号は、「常にスキャン」導体２７に現れ、そして図３に示すように、対応するグループのレジスタ要素３のスキャン・イネーブル入力ＳＥＮに印加される。
【００２８】
本発明のこれらの実施形態では、機能構成のデータ・フロー経路に余分のハードウェアが挿入されず、その結果、このフロー・パス中には時間遅延が導入されないことが理解されよう。あまり多くのハードウェアを追加せずに、テスト・プロセス中に未知の値が伝搬することが回避されており、そして図６の実施形態により、将来の集積回路においてモジュールを使用する場合や、あるいはそれ以外の必ずしもスキャン領域モードで実装されるとは限らない場合に特に役に立つ柔軟な解決方法がもたらされる。
【図面の簡単な説明】
【００２９】
【図１】既知のタイプのフル・スキャン構成可能な集積回路中の簡略化された基本モジュールの概略図である。
【図２】領域境界を示す、既知のタイプの部分スキャン構成可能な集積回路中のモジュールの一般化された概略図である。
【図３】図２の集積回路のような部分スキャン構成可能な集積回路の領域スキャン動作に現れる信号を示す図である。
【図４】本発明の一実施形態による部分スキャン構成可能な集積回路中のモジュールの概略図である。
【図５】図４の部分スキャン構成可能な集積回路中のスキャン要素の概略図である。
【図６】本発明の他の実施形態による部分スキャン構成可能な集積回路中のモジュールの概略図である。

Claims (5)

1. 論理回路要素（２、１３）およびスキャン回路要素（３）と、データ入力信号を処理するための機能構成の形に前記の両方の回路要素（２、３、１３）を接続するための機能相互接続部（４）と、少なくとも１つのスキャン・データ信号入力（８）と、それぞれのスキャン構成において前記スキャン回路要素（３）を複数のスキャン領域中の前記スキャン・データ信号入力（８）に選択的に接続するためのスキャン相互接続部（９）とを備える集積回路をテストする方法において、
   スキャン・モード信号を前記スキャン回路要素（３）に選択的に印加して、前記スキャン領域のうちの１つを選択するステップと、
   第１のスキャン・フェーズ（１７）中に、少なくとも前記選択されたスキャン領域の前記スキャン回路要素（３）のスキャン・イネーブル入力（ＳＥＮ）上でアサートされるスキャン・イネーブル信号に応答して、前記選択されたスキャン領域の前記スキャン回路要素（３）を前記スキャン構成の形に相互接続するステップと、
   スキャン・データ信号を前記スキャン・データ信号入力（８）に加えて、それにより、前記第１のスキャン・フェーズ（１７）中に少なくとも前記スキャン回路要素（３）に印加されるクロックパルスに応答して、前記スキャン・データ信号を前記対応する領域の前記相互接続されたスキャン回路要素（３）を介して順次シフトし、且つ当該スキャン回路要素（３）によって登録するステップと、
   前記スキャン・イネーブル信号のディアサーションに応答して、取込みフェーズ（１８ないし２１）中に前記選択されたスキャン領域の少なくとも前記回路要素（２、３、１３）を前記機能構成の形に相互接続し、それにより、前記選択されたスキャン領域の前記機能構成が、前記取込みフェーズ（１８ないし２１）中に前記回路要素に印加されるクロックパルスに応答して、データ入力信号と前記スキャン回路要素（３）によって登録された前記信号とを処理するステップと、
   第２のスキャン・フェーズ（２２）中に前記スキャン・イネーブル信号の再アサーションに応答して、前記選択されたスキャン領域の前記スキャン回路要素（３）を前記スキャン構成の形に再び相互接続し、それにより、前記第２のスキャン・フェーズ（２２）中に前記スキャン回路要素（３）に印加される前記クロックパルスに応答して前記選択されたスキャン領域の前記スキャン回路要素（３）の出力信号を少なくとも１つのスキャン・データ信号出力（１０）にシフトするステップと、
   前記スキャン・データ信号出力（１０）からの実際の出力信号を期待されたスキャン出力信号と比較するステップと、を含む方法であって、
   少なくとも前記取込みフェーズ（１８ないし２１）中に前記スキャン・モード信号に応答して、前記選択されたスキャン領域内の一グループのスキャン回路要素（３）が、前記スキャン構成に従って他の回路要素に接続され、それによって前記取込みフェーズ（１８ないし２１）中に前記スキャン構成から受け取る信号を処理することを特徴とする方法。
2. 前記スキャン・モード信号が、少なくとも前記取込みフェーズ中に、前記グループの前記スキャン回路要素（３）の前記スキャン・イネーブル入力（ＳＥＮ）上でアサートされることを特徴とする請求項１に記載の方法。
3. 複数の前記スキャン回路構成要素（３）について、スキャン選択信号（ＳＣＡＮ＿ＡＬＷ＿ＥＮ）をアサートし、またはしないで、前記スキャン・イネーブル信号か前記スキャン・モード信号かを選択して、少なくとも前記取込みフェーズ（１８ないし２１）中に前記複数のスキャン回路要素（３）の前記スキャン・イネーブル入力（ＳＥＮ）に印加される選択的スキャン信号（ＳＣＡＮ＿ＡＬＷＡＹＳ）を生成し、それにより、前記複数のスキャン回路要素のうちの前記スキャン回路要素（３）が、前記グループ中に含まれ且つ前記スキャン構成から受け取る信号を処理するか、または前記グループから除外され且つ前記取込みフェーズ（１８ないし２１）中に前記機能構成から受け取る信号を処理するかのいずれかを選択する請求項１又は２記載の方法。
4. 前記グループの前記スキャン回路要素（３）の少なくとも複数の前記スキャン・イネーブル入力（ＳＥＮ）が、前記スキャン・モード信号を受け取るように接続される、請求項２に記載の方法によってテストされる集積回路。
5. スキャン選択信号（ＳＣＡＮ＿ＡＬＷ＿ＥＮ）をアサートして、前記スキャン・イネーブル信号か前記スキャン・モード信号かを選択して、前記選択的スキャン信号（ＳＣＡＮ＿ＡＬＷＡＹＳ）を生成することができるスキャン選択入力を有する複数の選択回路要素（２５）を備え、
   前記選択回路要素（２５）が、選択された信号を２つ以上の前記スキャン回路要素に印加するように接続される、
   請求項３に記載の方法によってテストされる集積回路。

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