JP3363691B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体論理集積回路
に関し、特にスキャン方式を用いたテスト回路を構成す
るフリップフロップの回路構成に関する。 【０００２】 【従来の技術】近年、論理ＬＳＩは数万ゲート以上の集
積度になり、フリップフロップを多数含む。しかし、入
出力端子は多いものでも数１００個に限られる。このよ
うな大規模でフリップフロップが信号伝送経路に挿入さ
れる複雑な順序回路を、限られた外部端子からテストす
るテストパターンを生成することは非常に困難である。
そこで、論理ＬＳＩを診断する方法として、順序回路を
構成するフリップフロップを直列に接続させてシフトレ
ジスタとして動作させることによって、診断を容易にし
たスキャン方式が提案されている。 【０００３】従来の半導体論理集積回路のスキャン方式
を用いたテスト回路について、その動作機能を図２をも
とに説明する。２１は組合せ回路、２２はセレクタ、２
３はフリップフロップ、２４はクロック信号、２５はモ
ードセレクト信号、２６はデータ信号、２７はスキャン
イン信号、２８は出力信号を表す。各フリップフロップ
２３のデータ信号入力Ｄは各セレクタ２２によってそれ
ぞれ切り換えることができ、例えばモードセレクト信号
２５に“０”が入力された場合は各フリップフロップ２
３のデータ信号入力Ｄには各組合せ回路２１の出力信号
２９が入力される（通常動作モード）。一方、モードセ
レクト信号２５に“１”が入力された場合は各フリップ
フロップ２３はシフトレジスタとなり、スキャンイン信
号２７からの信号をクロック信号２４に同期して各フリ
ップフロップ２３に順次シフトされていく（スキャンモ
ード）。 【０００４】ここで、各組合せ回路２１のテストを行な
う際の動作を説明する。モードセレクト信号２５に
“１”を入力することによってスキャンモードになり、
スキャンイン信号２７からのテストデータが各フリップ
フロップ２３にクロック信号２４に同期して順次セット
される。次に、テスト対象である各組合せ回路２１を動
作させるため、モードセレクト信号２５に“０”を入力
して通常動作モードにする。ここで、各フリップフロッ
プ２３のデータ信号入力Ｄには各組合せ回路２１の出力
信号２９が入力される。これがクロック信号２４に同期
して各フリップフロップ２３に取り込まれる。そこで、
もう一度スキャンモードに切り換えてフリップフロップ
２３のデータをシフトしていき、最終段の出力信号２８
を観測し期待値と比較することによって各組合せ回路２
１が正しく動作しているかのテストを行なうことができ
る。 【０００５】図３は、特開平６−１６０４７９号公報で
示されているスキャンパス用フリップフロップ３０の構
成図である。また、図４は、図３のスキャンパス用フリ
ップフロップ３０を使用したスキャンパステスト回路の
回路図である。４５は組合せ回路を示す。 【０００６】図３に於いて、３１はセレクタ、３２はフ
リップフロップ、３３はトランスファーゲート、３４、
３５はインバータ、３６はクロック信号、３７はモード
セレクト信号、３８はデータ信号、３９はスキャンイン
信号、４０はＱ出力信号、４１はＱＲ出力信号、４２は
スキャンアウト信号を表す。Ｑ出力信号４０及びＱＲ出
力信号４１は組合せ回路４５の入力信号となる。また、
スキャンアウト信号４２はセレクタ３１に入力される。
この構成では、インバータ３５の駆動能力はフリップフ
ロップ３２のＱ出力信号よりも十分小さいものとし、フ
リップフロップ３２はクロック信号３６が“０”レベル
から“１”レベルへの変化によってフリップフロップ動
作を行なうエッジトリガ型のフリップフロップとし、ト
ランスファーゲート３３はクロック信号３６が“０”レ
ベルでは導通モードとなって、クロック信号３６が
“１”レベルではデータを遮断するモードになるものと
する。 【０００７】この構成では、クロック信号３６を“０”
レベルに保持しておくことによってトランスファゲート
３３が導通モードとなっているため、フリップフロップ
３２の駆動能力がインバータ３５の駆動能力より大きい
ことにより、スキャンアウト信号４２にはフリップフロ
ップ３２のＱＲ出力信号の反転信号であるＱ出力信号が
出力される。次に、クロック信号３６が“０”レベルか
ら“１”レベルに変化した場合、フリップフロップ３２
はセレクタ３１の出力信号と同じ値をＱ出力端に、その
反転信号をＱＲ出力端に伝達する。しかし、同時にトラ
ンスファゲート３３が遮断されることにより、スキャン
アウト信号４２には前の値が保持される。さらにクロッ
ク信号３６が“１”レベルから“０”レベルに変化した
時点でトランスファゲート３３は導通モードとなり、フ
リップフロップ３２とインバータ３５の駆動能力の差に
よってスキャンアウト信号４２にはフリップフロップ３
２のＱＲ出力信号の反転信号であるＱ出力信号が出力さ
れる。 【０００８】 【発明が解決しようとする課題】上記図２のような従来
のスキャンバス回路を構成する半導体論理集積回路で
は、シフトレジスタ動作をさせるためのクロック信号線
の引き回しや、クロック信号のドライブ能力不足による
バッファの挿入などによって、フリップフロップに加わ
るクロック信号のタイミングがずれること（クロックス
キュー）によって、スキャンモード時はそれぞれのフリ
ップフロップのデータ信号を取り込むタイミングに差が
生じることにより、正常なシフトレジスタ動作ができな
くなることがあった。（図５のタイミングチャートに於
けるスキャンモード時のＺ信号参照。クロックスキュー
により、後段のフリップフロップ２３のＤ入力信号が早
く入力されるため）。すなわち、それぞれのフリップフ
ロップのクロック信号は同時に入らなければならず、ク
ロックスキューなどの問題があるとシフトレジスタ動作
を行なわないことがあった。ところが、半導体論理集積
回路に組み込まれた各フリップフロップ回路は本来はテ
スト用のシフトレジスタ回路とは異なる目的をもって組
み込まれているため、本来の目的を満足しながら、なお
かつシフトレジスタ回路としても正しく動作するように
クロックスキューなどにも十分考慮して設計することは
非常に困難であるという問題があった。 【０００９】上記図３に示したスキャンパス用フリップ
フロップの構成では、スキャンモード時、クロックスキ
ューが生じても問題とならない。クロック信号３６が
“１”レベルの期間、トランスファーゲート３３が遮断
されるため、スキャンアウト信号４２には前の値が保持
されているためである。しかしながら、最終段がラッチ
回路になっているため、これにつながる負荷容量（図４
の配線容量４６による負荷容量）が大きくなると、イン
バータ３４の駆動能力を大きくしないと信号がなまり、
正しい値を保持することができなくなる。すなわち、配
線容量はそれぞれ異なるため、それに合わせてインバー
タ３４の駆動能力を、それぞれ調整する必要がある。ま
た、通常のフリップフロップに比べて出力端子が増えて
いるため配線が複雑になり、チップサイズが大きくなる
という欠点があった。 【００１０】本発明の第１の目的は、クロックスキュー
などの問題を考慮する必要がないテスト回路を含んだ半
導体論理集積回路を提供することである。 第２に目的
は、配線を簡素化でき、チップサイズの縮小を図ること
が可能なテスト回路を含んだ半導体論理集積回路を提供
することである。 【００１１】 【課題を解決するための手段】本発明の半導体論理集積
回路は、スキャン方式でテストを行なう、複数の縦続接
続されたテスト回路を含んだ半導体論理集積回路であっ
て、テスト回路は、スキャンイン信号を保持するラッチ
回路と、ゲート端子にクロック信号が入力され、スキャ
ンイン信号とラッチ回路の入力端子との間に接続される
トランスファゲートと、モードセレクト信号に応じて、
データ信号とラッチ回路からの出力信号とのいずれかを
選択して出力するセレクタ回路と、クロック信号に応じ
て、セレクタ回路からの出力信号を保持し、スキャンア
ウト信号として出力するフリップフロップ回路とを含
み、縦続接続されるテスト回路のスキャンアウト信号
は、組合せ回路に接続されるとともに、組合せ回路を介
さずに次段のテスト回路のトランスファーゲートに接続
され、組合せ回路からの出力信号が次段のテスト回路の
セレクタ回路のデータ端子に入力される。 【００１２】本発明のテスト回路は、スキャンイン信号
とセレクタ回路との間にトランスファゲートおよびラッ
チ回路を接続することによって、フリップフロップが伝
達するデータよりもクロックの半周期前の安定したデー
タを伝達することになる。したがって、クロックスキュ
ーによる誤動作を考慮することなく半導体論理集積回路
を構成することが可能となり、スキャンモード時におけ
るシフト動作モードにおいて、確実なシフトレジスタ動
作を行なうことができる。また、セレクタ回路のスキャ
ンイン信号用の入力端子の前段に、トランスファゲート
とラッチ回路とを備えているため、ラッチ回路内のイン
バータにつながる負荷容量が決まっており、インバータ
の能力を負荷容量によって変更する必要がない。 【００１３】 【発明の実施の形態】図１は、本発明によるスキャンパ
ス用フリップフロップ１０の回路図である。１１はセレ
クタ、１２はフリップフロップ、１３はトランスファゲ
ート、１４、１５はインバータ、１６はクロック信号、
１７はモードセレクト信号、１８はデータ信号、１９は
スキャンイン信号、２０はＱ出力信号を表す。 【００１４】また図６は、図１のスキャンパス用フリッ
プフロップ１０を使用したスキャンパステスト回路の回
路図である。同図に於いて、６０は組合せ回路である。 【００１５】ここで、インバータ１５の駆動能力は十分
に小さいものとし、フリップフロップ１２はクロック信
号１６が“０”レベルから“１”レベルへの変化によっ
てフリップフロップ動作を行なうエッジトリガ型のフリ
ップフロップとし、トランスファゲート１３はクロック
信号が“１”レベルでは導通モードとなり、クロック信
号が“０”レベルではデータを遮断するモードになるも
のとする。 【００１６】ここで、通常動作モード時とスキャンモー
ド時のフリップフロップ間のデータの伝達する時間差に
ついて説明する。一般にｎ個のトランジスタを通過する
際の遅延時間Ｔは次の式で表される。 【００１７】Ｔ＝ｋＲＣｎ2 ここで、ｋは比例定数、ＲとＣはそれぞれ単位長当たり
の抵抗および容量を示している。 【００１８】図２より明らかなように、スキャンモード
時はフリップフロップと次段のセレクタの間の段数は１
段であるが、通常動作モード時は組合せ回路が複雑にな
ればなるほどフリップフロップと次段のセレクタの間の
素子の段数が増加するため、上の式よりスキャンモード
時はに比べて遅延時間が大きくなることが確認できる。 【００１９】次に、クロックスキューの影響を説明する
ために図２の回路のタイミングチャートを図５に示す。
通常動作モード時は任意のフリップフロップ２３に入力
されるクロック信号２４ａよりも次段のフリップフロッ
プ２３に入力されるクロック信号２４ｂのタイミングが
若干遅れても、組合せ回路２１の出力信号２９の遅延の
方が大きいためデータのすり抜けが起こらず、ひとつの
クロックパルスで次段のフリップフロップへデータがシ
フトする。一方、スキャンモード時は任意のフリップフ
ロップ２３に入力されるクロック信号２４ａに同期して
出力されたフリップフロップ２３のＱ出力（Ｘ）が、上
述したように通常動作モードに比較してほとんど遅延な
く次段のフリップフロップ２３に伝達され（Ｙ）、タイ
ミングの若干遅れた次段のフリップフロップに入力され
るクロック信号２４ｂに同期して次段のフリップフロッ
プ２３のＱ出力端に出力（Ｚ）されるために正常なシフ
トレジスタ動作が行なうことができない。 【００２０】次に、図１の回路の動作を説明するために
フリップフロップの内部構成を示した回路図を図７に示
す。１１はセレクタ、１３はトランスファゲート、１
４、１５、７１、７２はインバータ、７３、７４はクロ
ック信号が“０”レベルのとき導通モードとなるクロッ
クインバータ、７５、７６はクロック信号が“１”レベ
ルのとき導通モードとなるクロックドインバータ、１６
はクロック信号、１７はモードセレクト信号、１８はデ
ータ信号、１９はスキャンイン信号、２０はスキャンア
ウト信号を表す。また、点線内はフリップフロップ回路
１２を表している。 【００２１】まず、クロック信号１６が前段のクロック
よりも遅れている場合のタイミングチャートを図８に示
す。通常動作モード時は従来のスキャン方式を用いたテ
スト回路と同様の動作をする。スキャンモード時は前段
のフリップフロップのＱ出力は組合せ回路を通らないた
め、通常動作モードに比較してほとんど遅延なくスキャ
ンフリップフロップのスキャンイン信号１９として入力
される。このため、図８のようにスキャンイン信号１９
はクロック信号１６よりも早く伝達されることになる。
ここで、クロック信号１６は“０”レベルに保持されて
いるためトランスファゲート１３は遮断モードになって
いるので、スキャンイン信号１９はフリップフロップの
データ端Ｄに相当するａ点には伝達されず、インバータ
１４、１５が互いの出力を反転し合うことによって前の
値が保持されることになる。 【００２２】次に、クロック信号１６が“０”レベルか
ら“１”レベルに変化し保持されている間はトランスフ
ァゲート１３が導通モードとなり、インバータ１５の駆
動能力が十分に小さいことにより、スキャンイン信号１
９はａ点に伝達される。しかし、この時クロックドイン
バータ７３は遮断モードとなっているので、ａ点のデー
タはｂ地点に伝達されずインバータ７１とクロックドイ
ンバータ７５によって前の値が保持され、クロック信号
１６が“０”レベルに保持されている間にａ点のデータ
がｂ点に伝達される。ｂ点とスキャンアウト端子２０の
間においてはクロック信号１６が“０”レベルではデー
タが遮断され、“１”レベルではデータが伝達されるの
で、図８に示すようにデータのすり抜けが起こらずひと
つのクロックパルスで次段へデータがシフトする確実な
シフトレジスタ動作を行なうことができる。 【００２３】次に、クロック信号１６が前段のフリップ
フロップのクロック信号よりも早くなった場合のタイミ
ングチャートを図９に示す。この場合はスキャンイン信
号１９が伝達された時点でクロック信号１６は“１”レ
ベルに保持されているため、スキャンイン信号１９はａ
点に伝達される。しかし、この時クロックドインバータ
７３は遮断モードになっているので、ａ点のデータはｂ
点に伝達されずインバータ７１とクロックドインバータ
７５によって前の値が保持され、クロック信号１６が
“０”レベルに保持されている間にａ点のデータがｂ点
に伝達される。ｂ点とスキャンアウト端子２０の間にお
いてはクロック信号１６が“０”レベルではデータが遮
断され、“１”レベルではデータが伝達されるので、図
９に示すようにクロック信号が早くなる方にズレた場合
でも確実なシフトレジスタ動作を行なうことができる。 【００２４】本発明のスキャンパス構成を行えば、スキ
ャン方式を用いたテスト回路において、スキャンモード
時のクロックスキューの問題をほとんど考慮することが
不要となり（クロック半周期未満のずれは許容できる）
テスト回路設計が容易になる。また、通常動作モード時
は従来のフリップフロップと同様に使用することが可能
である。 【００２５】 【発明の効果】以上説明したように、本発明はスキャン
方式を用いたテストのために、基本回路となるスキャン
パス用フリップフロップにトランスファゲートとラッチ
回路を付加することによって、クロックスキューなどの
問題を考慮することなくスキャン方式を用いたテスト回
路のクロック信号設計を容易にするという効果がある。
また、インバータにつながる負荷容量が決まっているた
めに常に最適なスキャンフリップフロップを構成するこ
とが可能となり、出力端子が１つしかないため配線も簡
素化されチップサイズの縮小を図ることができる。
に関し、特にスキャン方式を用いたテスト回路を構成す
るフリップフロップの回路構成に関する。 【０００２】 【従来の技術】近年、論理ＬＳＩは数万ゲート以上の集
積度になり、フリップフロップを多数含む。しかし、入
出力端子は多いものでも数１００個に限られる。このよ
うな大規模でフリップフロップが信号伝送経路に挿入さ
れる複雑な順序回路を、限られた外部端子からテストす
るテストパターンを生成することは非常に困難である。
そこで、論理ＬＳＩを診断する方法として、順序回路を
構成するフリップフロップを直列に接続させてシフトレ
ジスタとして動作させることによって、診断を容易にし
たスキャン方式が提案されている。 【０００３】従来の半導体論理集積回路のスキャン方式
を用いたテスト回路について、その動作機能を図２をも
とに説明する。２１は組合せ回路、２２はセレクタ、２
３はフリップフロップ、２４はクロック信号、２５はモ
ードセレクト信号、２６はデータ信号、２７はスキャン
イン信号、２８は出力信号を表す。各フリップフロップ
２３のデータ信号入力Ｄは各セレクタ２２によってそれ
ぞれ切り換えることができ、例えばモードセレクト信号
２５に“０”が入力された場合は各フリップフロップ２
３のデータ信号入力Ｄには各組合せ回路２１の出力信号
２９が入力される（通常動作モード）。一方、モードセ
レクト信号２５に“１”が入力された場合は各フリップ
フロップ２３はシフトレジスタとなり、スキャンイン信
号２７からの信号をクロック信号２４に同期して各フリ
ップフロップ２３に順次シフトされていく（スキャンモ
ード）。 【０００４】ここで、各組合せ回路２１のテストを行な
う際の動作を説明する。モードセレクト信号２５に
“１”を入力することによってスキャンモードになり、
スキャンイン信号２７からのテストデータが各フリップ
フロップ２３にクロック信号２４に同期して順次セット
される。次に、テスト対象である各組合せ回路２１を動
作させるため、モードセレクト信号２５に“０”を入力
して通常動作モードにする。ここで、各フリップフロッ
プ２３のデータ信号入力Ｄには各組合せ回路２１の出力
信号２９が入力される。これがクロック信号２４に同期
して各フリップフロップ２３に取り込まれる。そこで、
もう一度スキャンモードに切り換えてフリップフロップ
２３のデータをシフトしていき、最終段の出力信号２８
を観測し期待値と比較することによって各組合せ回路２
１が正しく動作しているかのテストを行なうことができ
る。 【０００５】図３は、特開平６−１６０４７９号公報で
示されているスキャンパス用フリップフロップ３０の構
成図である。また、図４は、図３のスキャンパス用フリ
ップフロップ３０を使用したスキャンパステスト回路の
回路図である。４５は組合せ回路を示す。 【０００６】図３に於いて、３１はセレクタ、３２はフ
リップフロップ、３３はトランスファーゲート、３４、
３５はインバータ、３６はクロック信号、３７はモード
セレクト信号、３８はデータ信号、３９はスキャンイン
信号、４０はＱ出力信号、４１はＱＲ出力信号、４２は
スキャンアウト信号を表す。Ｑ出力信号４０及びＱＲ出
力信号４１は組合せ回路４５の入力信号となる。また、
スキャンアウト信号４２はセレクタ３１に入力される。
この構成では、インバータ３５の駆動能力はフリップフ
ロップ３２のＱ出力信号よりも十分小さいものとし、フ
リップフロップ３２はクロック信号３６が“０”レベル
から“１”レベルへの変化によってフリップフロップ動
作を行なうエッジトリガ型のフリップフロップとし、ト
ランスファーゲート３３はクロック信号３６が“０”レ
ベルでは導通モードとなって、クロック信号３６が
“１”レベルではデータを遮断するモードになるものと
する。 【０００７】この構成では、クロック信号３６を“０”
レベルに保持しておくことによってトランスファゲート
３３が導通モードとなっているため、フリップフロップ
３２の駆動能力がインバータ３５の駆動能力より大きい
ことにより、スキャンアウト信号４２にはフリップフロ
ップ３２のＱＲ出力信号の反転信号であるＱ出力信号が
出力される。次に、クロック信号３６が“０”レベルか
ら“１”レベルに変化した場合、フリップフロップ３２
はセレクタ３１の出力信号と同じ値をＱ出力端に、その
反転信号をＱＲ出力端に伝達する。しかし、同時にトラ
ンスファゲート３３が遮断されることにより、スキャン
アウト信号４２には前の値が保持される。さらにクロッ
ク信号３６が“１”レベルから“０”レベルに変化した
時点でトランスファゲート３３は導通モードとなり、フ
リップフロップ３２とインバータ３５の駆動能力の差に
よってスキャンアウト信号４２にはフリップフロップ３
２のＱＲ出力信号の反転信号であるＱ出力信号が出力さ
れる。 【０００８】 【発明が解決しようとする課題】上記図２のような従来
のスキャンバス回路を構成する半導体論理集積回路で
は、シフトレジスタ動作をさせるためのクロック信号線
の引き回しや、クロック信号のドライブ能力不足による
バッファの挿入などによって、フリップフロップに加わ
るクロック信号のタイミングがずれること（クロックス
キュー）によって、スキャンモード時はそれぞれのフリ
ップフロップのデータ信号を取り込むタイミングに差が
生じることにより、正常なシフトレジスタ動作ができな
くなることがあった。（図５のタイミングチャートに於
けるスキャンモード時のＺ信号参照。クロックスキュー
により、後段のフリップフロップ２３のＤ入力信号が早
く入力されるため）。すなわち、それぞれのフリップフ
ロップのクロック信号は同時に入らなければならず、ク
ロックスキューなどの問題があるとシフトレジスタ動作
を行なわないことがあった。ところが、半導体論理集積
回路に組み込まれた各フリップフロップ回路は本来はテ
スト用のシフトレジスタ回路とは異なる目的をもって組
み込まれているため、本来の目的を満足しながら、なお
かつシフトレジスタ回路としても正しく動作するように
クロックスキューなどにも十分考慮して設計することは
非常に困難であるという問題があった。 【０００９】上記図３に示したスキャンパス用フリップ
フロップの構成では、スキャンモード時、クロックスキ
ューが生じても問題とならない。クロック信号３６が
“１”レベルの期間、トランスファーゲート３３が遮断
されるため、スキャンアウト信号４２には前の値が保持
されているためである。しかしながら、最終段がラッチ
回路になっているため、これにつながる負荷容量（図４
の配線容量４６による負荷容量）が大きくなると、イン
バータ３４の駆動能力を大きくしないと信号がなまり、
正しい値を保持することができなくなる。すなわち、配
線容量はそれぞれ異なるため、それに合わせてインバー
タ３４の駆動能力を、それぞれ調整する必要がある。ま
た、通常のフリップフロップに比べて出力端子が増えて
いるため配線が複雑になり、チップサイズが大きくなる
という欠点があった。 【００１０】本発明の第１の目的は、クロックスキュー
などの問題を考慮する必要がないテスト回路を含んだ半
導体論理集積回路を提供することである。 第２に目的
は、配線を簡素化でき、チップサイズの縮小を図ること
が可能なテスト回路を含んだ半導体論理集積回路を提供
することである。 【００１１】 【課題を解決するための手段】本発明の半導体論理集積
回路は、スキャン方式でテストを行なう、複数の縦続接
続されたテスト回路を含んだ半導体論理集積回路であっ
て、テスト回路は、スキャンイン信号を保持するラッチ
回路と、ゲート端子にクロック信号が入力され、スキャ
ンイン信号とラッチ回路の入力端子との間に接続される
トランスファゲートと、モードセレクト信号に応じて、
データ信号とラッチ回路からの出力信号とのいずれかを
選択して出力するセレクタ回路と、クロック信号に応じ
て、セレクタ回路からの出力信号を保持し、スキャンア
ウト信号として出力するフリップフロップ回路とを含
み、縦続接続されるテスト回路のスキャンアウト信号
は、組合せ回路に接続されるとともに、組合せ回路を介
さずに次段のテスト回路のトランスファーゲートに接続
され、組合せ回路からの出力信号が次段のテスト回路の
セレクタ回路のデータ端子に入力される。 【００１２】本発明のテスト回路は、スキャンイン信号
とセレクタ回路との間にトランスファゲートおよびラッ
チ回路を接続することによって、フリップフロップが伝
達するデータよりもクロックの半周期前の安定したデー
タを伝達することになる。したがって、クロックスキュ
ーによる誤動作を考慮することなく半導体論理集積回路
を構成することが可能となり、スキャンモード時におけ
るシフト動作モードにおいて、確実なシフトレジスタ動
作を行なうことができる。また、セレクタ回路のスキャ
ンイン信号用の入力端子の前段に、トランスファゲート
とラッチ回路とを備えているため、ラッチ回路内のイン
バータにつながる負荷容量が決まっており、インバータ
の能力を負荷容量によって変更する必要がない。 【００１３】 【発明の実施の形態】図１は、本発明によるスキャンパ
ス用フリップフロップ１０の回路図である。１１はセレ
クタ、１２はフリップフロップ、１３はトランスファゲ
ート、１４、１５はインバータ、１６はクロック信号、
１７はモードセレクト信号、１８はデータ信号、１９は
スキャンイン信号、２０はＱ出力信号を表す。 【００１４】また図６は、図１のスキャンパス用フリッ
プフロップ１０を使用したスキャンパステスト回路の回
路図である。同図に於いて、６０は組合せ回路である。 【００１５】ここで、インバータ１５の駆動能力は十分
に小さいものとし、フリップフロップ１２はクロック信
号１６が“０”レベルから“１”レベルへの変化によっ
てフリップフロップ動作を行なうエッジトリガ型のフリ
ップフロップとし、トランスファゲート１３はクロック
信号が“１”レベルでは導通モードとなり、クロック信
号が“０”レベルではデータを遮断するモードになるも
のとする。 【００１６】ここで、通常動作モード時とスキャンモー
ド時のフリップフロップ間のデータの伝達する時間差に
ついて説明する。一般にｎ個のトランジスタを通過する
際の遅延時間Ｔは次の式で表される。 【００１７】Ｔ＝ｋＲＣｎ2 ここで、ｋは比例定数、ＲとＣはそれぞれ単位長当たり
の抵抗および容量を示している。 【００１８】図２より明らかなように、スキャンモード
時はフリップフロップと次段のセレクタの間の段数は１
段であるが、通常動作モード時は組合せ回路が複雑にな
ればなるほどフリップフロップと次段のセレクタの間の
素子の段数が増加するため、上の式よりスキャンモード
時はに比べて遅延時間が大きくなることが確認できる。 【００１９】次に、クロックスキューの影響を説明する
ために図２の回路のタイミングチャートを図５に示す。
通常動作モード時は任意のフリップフロップ２３に入力
されるクロック信号２４ａよりも次段のフリップフロッ
プ２３に入力されるクロック信号２４ｂのタイミングが
若干遅れても、組合せ回路２１の出力信号２９の遅延の
方が大きいためデータのすり抜けが起こらず、ひとつの
クロックパルスで次段のフリップフロップへデータがシ
フトする。一方、スキャンモード時は任意のフリップフ
ロップ２３に入力されるクロック信号２４ａに同期して
出力されたフリップフロップ２３のＱ出力（Ｘ）が、上
述したように通常動作モードに比較してほとんど遅延な
く次段のフリップフロップ２３に伝達され（Ｙ）、タイ
ミングの若干遅れた次段のフリップフロップに入力され
るクロック信号２４ｂに同期して次段のフリップフロッ
プ２３のＱ出力端に出力（Ｚ）されるために正常なシフ
トレジスタ動作が行なうことができない。 【００２０】次に、図１の回路の動作を説明するために
フリップフロップの内部構成を示した回路図を図７に示
す。１１はセレクタ、１３はトランスファゲート、１
４、１５、７１、７２はインバータ、７３、７４はクロ
ック信号が“０”レベルのとき導通モードとなるクロッ
クインバータ、７５、７６はクロック信号が“１”レベ
ルのとき導通モードとなるクロックドインバータ、１６
はクロック信号、１７はモードセレクト信号、１８はデ
ータ信号、１９はスキャンイン信号、２０はスキャンア
ウト信号を表す。また、点線内はフリップフロップ回路
１２を表している。 【００２１】まず、クロック信号１６が前段のクロック
よりも遅れている場合のタイミングチャートを図８に示
す。通常動作モード時は従来のスキャン方式を用いたテ
スト回路と同様の動作をする。スキャンモード時は前段
のフリップフロップのＱ出力は組合せ回路を通らないた
め、通常動作モードに比較してほとんど遅延なくスキャ
ンフリップフロップのスキャンイン信号１９として入力
される。このため、図８のようにスキャンイン信号１９
はクロック信号１６よりも早く伝達されることになる。
ここで、クロック信号１６は“０”レベルに保持されて
いるためトランスファゲート１３は遮断モードになって
いるので、スキャンイン信号１９はフリップフロップの
データ端Ｄに相当するａ点には伝達されず、インバータ
１４、１５が互いの出力を反転し合うことによって前の
値が保持されることになる。 【００２２】次に、クロック信号１６が“０”レベルか
ら“１”レベルに変化し保持されている間はトランスフ
ァゲート１３が導通モードとなり、インバータ１５の駆
動能力が十分に小さいことにより、スキャンイン信号１
９はａ点に伝達される。しかし、この時クロックドイン
バータ７３は遮断モードとなっているので、ａ点のデー
タはｂ地点に伝達されずインバータ７１とクロックドイ
ンバータ７５によって前の値が保持され、クロック信号
１６が“０”レベルに保持されている間にａ点のデータ
がｂ点に伝達される。ｂ点とスキャンアウト端子２０の
間においてはクロック信号１６が“０”レベルではデー
タが遮断され、“１”レベルではデータが伝達されるの
で、図８に示すようにデータのすり抜けが起こらずひと
つのクロックパルスで次段へデータがシフトする確実な
シフトレジスタ動作を行なうことができる。 【００２３】次に、クロック信号１６が前段のフリップ
フロップのクロック信号よりも早くなった場合のタイミ
ングチャートを図９に示す。この場合はスキャンイン信
号１９が伝達された時点でクロック信号１６は“１”レ
ベルに保持されているため、スキャンイン信号１９はａ
点に伝達される。しかし、この時クロックドインバータ
７３は遮断モードになっているので、ａ点のデータはｂ
点に伝達されずインバータ７１とクロックドインバータ
７５によって前の値が保持され、クロック信号１６が
“０”レベルに保持されている間にａ点のデータがｂ点
に伝達される。ｂ点とスキャンアウト端子２０の間にお
いてはクロック信号１６が“０”レベルではデータが遮
断され、“１”レベルではデータが伝達されるので、図
９に示すようにクロック信号が早くなる方にズレた場合
でも確実なシフトレジスタ動作を行なうことができる。 【００２４】本発明のスキャンパス構成を行えば、スキ
ャン方式を用いたテスト回路において、スキャンモード
時のクロックスキューの問題をほとんど考慮することが
不要となり（クロック半周期未満のずれは許容できる）
テスト回路設計が容易になる。また、通常動作モード時
は従来のフリップフロップと同様に使用することが可能
である。 【００２５】 【発明の効果】以上説明したように、本発明はスキャン
方式を用いたテストのために、基本回路となるスキャン
パス用フリップフロップにトランスファゲートとラッチ
回路を付加することによって、クロックスキューなどの
問題を考慮することなくスキャン方式を用いたテスト回
路のクロック信号設計を容易にするという効果がある。
また、インバータにつながる負荷容量が決まっているた
めに常に最適なスキャンフリップフロップを構成するこ
とが可能となり、出力端子が１つしかないため配線も簡
素化されチップサイズの縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明によるスキャンパス用フリップフロップ
回路の構成図である。 【図２】従来のスキャンパステスト回路の一例の回路図
である。 【図３】特開平６−１６０４７９号公報に開示されるス
キャンパス用フリップフロップ回路の構成図である。 【図４】従来のスキャンパス用フリップフロップを使用
したスキャンパステスト回路の回路図である。 【図５】図２の回路動作を示すタイミングチャートであ
る。 【図６】本発明によるスキャンパス用フリップフロップ
を使用したスキャンパステスト回路の回路図である。 【図７】本発明によるスキャンパス用フリップフロップ
回路の一実施形態の構成図である。 【図８】図１の回路動作を示すタイミングチャート（ク
ロックが遅れる場合）である。 【図９】図１の回路動作を示すタイミングチャート（ク
ロックが早まる場合）である。 【符号の説明】 １０ スキャンパス用フリップフロップ １１ セレクタ １２ フリップフロップ １３ トランスファゲート １４、１５ インバータ
回路の構成図である。 【図２】従来のスキャンパステスト回路の一例の回路図
である。 【図３】特開平６−１６０４７９号公報に開示されるス
キャンパス用フリップフロップ回路の構成図である。 【図４】従来のスキャンパス用フリップフロップを使用
したスキャンパステスト回路の回路図である。 【図５】図２の回路動作を示すタイミングチャートであ
る。 【図６】本発明によるスキャンパス用フリップフロップ
を使用したスキャンパステスト回路の回路図である。 【図７】本発明によるスキャンパス用フリップフロップ
回路の一実施形態の構成図である。 【図８】図１の回路動作を示すタイミングチャート（ク
ロックが遅れる場合）である。 【図９】図１の回路動作を示すタイミングチャート（ク
ロックが早まる場合）である。 【符号の説明】 １０ スキャンパス用フリップフロップ １１ セレクタ １２ フリップフロップ １３ トランスファゲート １４、１５ インバータ
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(56)参考文献 特開 平４−110678（ＪＰ，Ａ)
特開 平５−157807（ＪＰ，Ａ)
特開 平５−172897（ＪＰ，Ａ)
特開 平５−126917（ＪＰ，Ａ)
特開 平７−198787（ＪＰ，Ａ)
特開 平７−287054（ＪＰ，Ａ)
特開 平６−160479（ＪＰ，Ａ)
特開 昭61−4979（ＪＰ，Ａ)
特開 昭61−20143（ＪＰ，Ａ)
特開 平４−72583（ＪＰ，Ａ)
特開 平６−174804（ＪＰ，Ａ)
米国特許5848075（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 スキャン方式でテストを行なう、複数の
縦続接続されたテスト回路を含んだ半導体論理集積回路
であって、 前記テスト回路は、スキャンイン信号を保持するラッチ
回路と、 ゲート端子にクロック信号が入力され、前記スキャンイ
ン信号と前記ラッチ回路の入力端子との間に接続される
トランスファゲートと、 モードセレクト信号に応じて、データ信号と前記ラッチ
回路からの出力信号とのいずれかを選択して出力するセ
レクタ回路と、 前記クロック信号に応じて、前記セレクタ回路からの出
力信号を保持し、スキャンアウト信号として出力するフ
リップフロップ回路とを含み、 縦続接続されるテスト回路のスキャンアウト信号は、組
合せ回路に接続されるとともに、該組合せ回路を介さず
に次段のテスト回路のトランスファーゲートに接続さ
れ、該組合せ回路からの出力信号が次段のテスト回路の
セレクタ回路のデータ端子に入力されることを特徴とす
る 半導体論理集積回路。
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|---|---|---|---|
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| US08/772,850 US5848075A (en) | 1996-03-13 | 1996-12-24 | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05588396A JP3363691B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体論理集積回路 |
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|---|---|
| JPH09243705A JPH09243705A (ja) | 1997-09-19 |
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Family
ID=13011509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05588396A Expired - Fee Related JP3363691B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体論理集積回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3363691B2 (ja) |
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| KR20240161234A (ko) | 2014-10-10 | 2024-11-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로, 처리 유닛, 전자 부품, 전자 기기, 및 반도체 장치 |
| JP2019049517A (ja) * | 2017-09-12 | 2019-03-28 | 株式会社東芝 | 集積回路、スキャンシフト制御方法、および回路設計方法 |
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| JPH06160479A (ja) * | 1992-11-26 | 1994-06-07 | Nec Corp | 半導体論理集積回路 |
-
1996
- 1996-03-13 JP JP05588396A patent/JP3363691B2/ja not_active Expired - Fee Related
- 1996-12-24 US US08/772,850 patent/US5848075A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH09243705A (ja) | 1997-09-19 |
| US5848075A (en) | 1998-12-08 |
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