JPH07174821A - バウンダリスキャンセルおよびテスト回路の検証方法 - Google Patents

Abstract

(57)【要約】 【目的】 素子数を可及的に低減させることを可能にす
る。 【構成】 シフトモード信号に基づいて第１の入力デー
タまたは第２の入力データのうちのいずれか一方を選択
して出力する第１のマルチプレクサ１と、第１のシフト
クロック信号に基づいて第１のマルチプレクサの出力を
ラッチするＤタイプシングルラッチ２と、第２のクロッ
ク信号に基づいてＤタイプシングルラッチの出力をダイ
ナミックに保持するダイナミックゲート３と、アップデ
ートクロック信号に基づいてＤタイプシングルラッチの
出力をラッチするアップデート用ラッチ４と、テストモ
ード信号に基づいて第１の入力データまたはアップデー
ト用ラッチの出力のうちのいずれか一方を選択して出力
する第２のマルチプレクサ８と、を備えていることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路装置のテスト回
路として使用されるバウンダリスキャンセル、およびテ
スト回路を検証するテスト回路の検証方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
のバウンダリスキャンセルの構成を図９に示す。このバ
ウンダリスキャンセルはマルチプレクサ１，８と、Ｄタ
イプフリップフロップ６，７とを備えている。次にこの
バウンダリスキャンセルの構成と動作を説明する。

【０００３】通常のモードで動作させる際には、テスト
モード信号を“０”に制御することによって、マルチプ
レクサ８を通して入力端子ＩＮから出力端子ＯＵＴにデ
ータをそのまま出力することができる。集積回路チップ
の外部端子にこのようなバウンダリスキャンセルを置い
た場合、なんら外部端子の状態に影響を与えないように
することができる。また、他のバウンダリスキャンセル
のデータを出力端子ＯＵＴに出力する際には、テストモ
ード信号を“１”に制御することによって、マルチプレ
クサ８を通してＤタイプフリップフロップ７から出力端
子ＯＵＴにデータを入力端子ＩＮからのデータの代わり
に印加することができる。さらに、入力端子ＩＮの状態
を観測する際には、シフトモード信号を“０”に制御す
ることによって、マルチプレクサ１を通して入力端子Ｉ
ＮからのデータをＤタイプフリップフロップ６のＤ端子
に加え、さらに、シフトクロック信号にクロックパルス
を印加することによって、そのデータをＤタイプフリッ
プフロップ６に取り込むことができる。バウンダリスキ
ャンセルへのデータ設定と観測については、マルチプレ
クサ１とＤタイプフリップフロップ６で構成されるシフ
トレジスタ段を他のバウンダリスキャンセルとシフトレ
ジスタ接続させることにより、シフトレジスタ動作で行
うことができる。

【０００４】図９に示す従来のバウンダリスキャンセル
は２個のマルチプレクサ１，８と、Ｄタイプのマスター
スレーブフリップフロップ（ダブルラッチ）６，７から
構成されている。そしてＤタイプフリップフロップ６，
７はＣＭＯＳのトランスファゲートとインバータで構成
するとすれば、各々最低でも１８個のトランジスタが必
要であり、素子数が多いという問題があった。なお、Ｄ
タイプフリップフロップ７はアップデート用のフリップ
フロップであり、Ｄタイプシングルラッチに置換えるこ
とが可能であるがこのＤタイプシングルラッチは最低で
も１０個のトランジスタが必要であり、なお素子数が多
いという問題がある。

【０００５】次にテスト回路の従来の検証方法について
説明する。大規模、複雑化する論理回路において、スキ
ャンデザインと呼ばれる設計手法は、高い故障検出率を
持つテストパターンを自動生成するために非常に効果的
な手法である。図１０はスキャンデザイン回路の構成図
である。スキャンデザインは、順序回路を構成するフリ
ップフロップの状態を外部端子から自由に設定したり観
測したりするための回路（図１０においてはフリップフ
ロップ７５₁ ，７５₂ ，…７５_n を直列接続した回路）
を付加し、通常の動作モードと、スキャン用フリップフ
ロップをシフトレジスタとして動作させテストデータを
設定したり読み出したりするモードをもち、スキャン用
フリップフロップに設定されたテストデータおよび外部
端子に設定されたテストデータにより組み合わせ回路を
動作させ、その出力をスキャン用フリップフロップおよ
び外部端子で観測するようにした方式である。スキャン
デザインされた論理回路のテスト回路の検証に対して
は、従来種々の方式が考えられており、これらの検証方
式は接続チェック、パストレースによってループのチェ
ック、同期／非同期のチェック、スキャンパスが正常に
接続されているかのチェックを行うものである。これら
の検証方式は、スキャンデザインによりテスト容易化さ
れた論理回路が対象であって、従来は分割テストにより
テスト容易化された論理回路に対するテスト回路の検証
方法はなかった。

【０００６】このため、従来は人手により検証作業を行
なっており、検証に要する時間が非常に大きなものとな
るとともに回路ミスを完全に防ぐことができないという
問題があった。

【０００７】本発明は上記事情を考慮してなされたもの
であって、素子数を可及的に低減させることのできるバ
ウンダリスキャンセルを提供することを目的とする。

【０００８】また本発明は、複数に分割された回路ブロ
ック毎に動作試験を行うことが可能なテスト回路の検証
を可及的に短時間で行うことができるテスト回路の検証
方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によるバウンダリ
スキャンセルは、シフトモード信号に基づいて第１の入
力データまたは第２の入力データのうちのいずれか一方
を選択して出力する第１のマルチプレクサと、第１のシ
フトクロック信号に基づいて第１のマルチプレクサの出
力をラッチするＤタイプシングルラッチと、第２のクロ
ック信号に基づいてＤタイプシングルラッチの出力をダ
イナミックに保持するダイナミックゲートと、アップデ
ートクロック信号に基づいてＤタイプシングルラッチの
出力をラッチするアップデート用ラッチと、テストモー
ド信号に基づいて第１の入力データまたはアップデート
用ラッチの出力のうちのいずれか一方を選択して出力す
る第２のマルチプレクサと、を備えていることを特徴と
する。

【００１０】また本発明によるテスト回路の検証方法
は、回路ブロック毎に分割してテストが行えるようにテ
スト回路が付加された論理回路において、通常の動作と
分割テストを行う動作とを切換えるためのテスト信号値
および回路ブロックを選択するための信号値を論理回路
の外部端子または内部端子に設定する第１のステップ
と、設定された信号値を論理値伝搬した場合にテスト対
象の回路ブロックの端子から論理回路の外部端子までの
パスの活性化の条件を決定する第２のステップと、設定
された信号値を論理値伝搬することによって入力端子に
ついてはバックワード、出力端子についてはフォワー
ド、双方向端子についてはフォワードおよびバックワー
ドでパストレースすることによって、論理回路の外部端
子からテスト対象の回路ブロックの入力端子に対して入
力信号値を制御することが可能であるか、またテスト対
象の回路ブロックの出力端子に対して出力信号値を観測
することが可能であるかを検証する第３のステップと、
を備えていることを特徴とする。

【００１１】

【作用】上述のように構成された本発明のバウンダリス
キャンセルによれば、シフト動作をＤタイプシングルラ
ッチとダイナミックゲートとによって行わせることがで
きる。そしてＤタイプシングルラッチとダイナミックゲ
ートを構成する素子数の合計は、従来の場合のＤタイプ
フリップフロップ（ダブルラッチ）の素子数に比べて少
ない。

【００１２】また上述のように構成された本発明のテス
ト回路の検証方法によれば、第１のステップによってテ
スト信号値および回路ブロックを選択するための信号値
が論理回路の外部端子または内部端子に設定され、この
設定された信号値を論理値伝搬した場合のパスの活性化
の条件が第２のステップによって決定され、設定された
信号値を論理値伝搬することにより回路ブロックの入力
端子に対しては入力信号値を制御することが可能である
か、また出力端子に対しては出力信号値を観測すること
が可能であるかが第３のステップによって検証される。
これにより、テスト回路のミスを容易に検出することが
可能となり、設計期間の大幅な短縮を図ることができ
る。

【００１３】

【実施例】本発明によるバウンダリスキャンセルの一実
施例の構成を図１に示す。この実施例のバウンダリスキ
ャンセルは、図９に示す従来のバウンダリスキャンセル
において、Ｄタイプフリップフロップ（ダブルラッチ）
６，７を各々Ｄタイプシングルラッチに置換えるととも
にダイナミック型ゲート３を新たに設けたものである。
そしてシフトクロックＡによってＤタイプシングルラッ
チ２をマスタのラッチとして動作させ、シフトクロック
Ｂによってダイナミック型ゲート３をスレイブのラッチ
として動作させることにより、シフト動作（２相動作）
を行わせることができる。

【００１４】ダイナミック型ゲート３は、ダイナミック
にデータを保持する動作をするが、ある時間以上経過す
ると、電荷がディスチャージされ、データを保持できな
くなるという問題がある。しかし、シフトレジスタ動作
は、通常、１０００ナノ秒以下の周期（１ＭＨｚ以上）
でおこなうため、この時間内でのデータの保持動作には
影響がないため、シフトレジスタ動作を行わせることが
できる。シフトレジスタ動作が終了し、一定時間以上経
過するとダイナミック型ゲート３のデータは失われる
が、マスタのＤタイプシングルラッチ２にデータが保持
されているため、後段のアップデート用のＤタイプシン
グルラッチ４にデータを加えるためには、問題がない。

【００１５】以上のように図１に示す実施例のバウンダ
リスキャンセルは、バウンダリスキャンセルに要求され
る機能を実現している。

【００１６】よく知られているようにＤタイプシングル
ラッチは１０個のトランジスタで構成することが可能で
あり、ダイナミック型ゲートをトランスファゲート１個
すなわちトランジスタ２個で実現するとすれば、図１に
示す実施例においては、シフト動作を行わせるのに合計
１２個のトランジスタで済むことになり、従来シフト動
作を行わせるＤタイプフリップフロップ６を実現するの
に１８個のトランジスタが必要であった場合に比べて素
子数を削減することができる。

【００１７】なお、ダイナミック型ゲート３はトランス
ファゲートなどのようにダイナミックにデータを保持で
きれば良く、実現方法はトランスファゲートに限定され
るものではない。

【００１８】また、上記実施例においては、アップデー
ト用のフリップフロップとしてＤタイプシングルラッチ
を使用したがＤタイプのマスタースレイブフリップフロ
ップを使用しても良い。

【００１９】次に本発明によるテスト回路の検証方法の
一実施例を図２乃至図８を参照して説明する。この実施
例の具体的な処理手順を図２のフローチャートに示す。

【００２０】図２において、１１ａは複数の回路ブロッ
ク間の接続関係を示す回路接続情報であり、１１ｂはそ
の各々の回路ブロックの端子の属性（入力端子、出力端
子、双方向端子）を示す端子属性情報、１１ｃは各々の
回路ブロックを分割してテストするために必要なテスト
モード設定情報である。ここで、端子属性情報１１ｂと
テストモード設定情報１１ｃについて、詳しく説明す
る。端子属性情報１１ｂの例を図３（ａ）に示し、テス
トモード設定情報１１ｃの例を図３（ｂ）に示す。そし
て各情報は回路ブロックがＡ，Ｂ，Ｃの３つある場合に
ついて示している。図３（ａ）においては、各々の回路
ブロック（回路ブロックＡ，Ｂ，Ｃ）毎に、端子の属性
が、入力端子、出力端子または双方向端子であるかを、
それぞれＩＮＰＵＴ、ＯＵＴＰＵＴ、ＩＮ／ＯＵＴで示
しており、回路ブロックＡの場合、入力端子はＡＩ１，
ＡＩ２、出力端子はＡＯ１，ＡＯ２、更に双方向端子は
ＡＩＯ１，ＡＩＯ２である。また図３（ｂ）において
は、回路ブロックＡ，Ｂ，Ｃのそれぞれについて、各々
の回路ブロックをテストモードに設定するための情報を
示している。例えば回路ブロックＡをテストする場合、
通常動作からテスト動作に切り換えるための信号値の情
報（ＴＥＳＴ＝１）、テスト対象回路ブロックを選択す
るための信号値の情報（ＡＩＮ＝０，ＢＩＮ＝０）、回
路ブロックの双方向端子の入出力を切り換えるためのコ
ントロール信号値の情報（ＣＩＮ＝０，１）を設定する
ことを示している。図３（ｂ）においては、外部端子の
みをテストモード設定に用いているが、内部端子をテス
トモード設定情報１１ｃに用いても構わない。回路ブロ
ックの双方向端子の入出力を切り換えるためのコントロ
ール信号について、図４を用いて更に説明する。図４に
おいて、回路ブロック２１のＡ端子が双方向端子であ
り、分割テスト時、双方向の外部端子Ｂで信号の入力制
御と出力観測の両方を行うため、入力と出力を切り換え
る必要がある。その切り換えを行う外部端子がＣＩＮで
ある。外部端子ＣＩＮに設定する信号値によって回路ブ
ロック２１の双方向端子Ａの入出力を切り換えることが
できる。外部端子ＣＩＮに信号値“０”を設定した場合
は（図４（ａ）参照）、回路ブロック２１の双方向端子
Ａへ外部端子Ｂから信号を入力することが可能になり
（外部端子Ｂから回路ブロック２１の双方向端子Ａへの
パスが活性化される）、外部端子ＣＩＮに信号値“１”
を設定した場合は（図４（ｂ）参照）、回路ブロック２
１の双方向端子Ａから外部端子Ｂへ信号を出力すること
が可能になる（回路ブロック２１の双方向端子Ａから外
部端子Ｂへのパスが活性化される）。この外部端子ＣＩ
Ｎに設定する情報が、回路ブロックの双方向端子の入出
力を切り換えるためのコントロール信号値の情報であ
り、図３（ｂ）では、ＣＩＮ＝０，１で示している。な
お、図４における２５は入力バッファである。

【００２１】再び図２のフローチャートに戻る。設定情
報の読み込み処理１２で、以上説明した回路接続情報１
１ａ、端子属性情報１１ｂとテストモード設定情報１１
ｃを読み込む。

【００２２】設定情報の読み込み処理１２の後、テスト
回路検証処理１３を行っていくが、図５と図６の論理回
路を対象にして、テスト回路検証処理で行う処理を詳細
に説明していく。図５は、回路ブロック毎に分割してテ
ストが行えるように、テスト回路が付加された論理回路
図である。図５における論理回路は、マルチプレクサを
用いた論理回路で、本実施例のテスト回路検証方法が対
象とする論理回路の一例である。マルチプレクサを用い
た分割テストは一般的であるので詳細の説明は省略する
が、図５における回路ブロックＡにおいて、マルチプレ
クサ３６は、回路ブロックＡの入力端子へ入力する信号
を外部端子３９₂ で制御するために、またマルチプレク
サ３２，３４，３７は、回路ブロックＡの出力端子から
出力する信号を外部端子４０₁ ，４０₂ で観測するため
に付加している。マルチプレクサ３２は二つの入力信号
をコントロール端子ＴＳＴＢによって選択し、マルチプ
レクサ３４，３６はコントロール端子ＴＳＴＡによって
選択し、マルチプレクサ３７はコントロール端子ＴＳＴ
Ｃによって選択する。したがって分割テストを行うため
には、このコントロール端子の論理値を決定する必要が
ある。決定されたコントロール端子の論理値は、分割テ
ストにおいて、回路ブロック端子から外部端子までの経
路（パス）を活性化させるための条件値となる。図６
は、回路ブロックを選択するためのデコーダ回路であ
り、図５におけるマルチプレクサのコントロール端子
（ＴＳＴＡ，ＴＳＴＢ，ＴＳＴＣ）の論理値を決定させ
るためのテスト回路であり、デコーダ回路４５を用いて
いる。図６において、ＴＥＳＴ，ＡＩＮとＢＩＮは、テ
ストモード設定情報を設定するための外部端子であり、
デコーダ回路４５を通して複数のマルチプレクサのコン
トロール端子（ＴＳＴＡ，ＴＳＴＢ，ＴＳＴＣ）をコン
トロールしている。

【００２３】以下、テスト回路検証処理１３について順
に説明していく。テスト回路検証処理１３には、まずテ
スト対象とする回路ブロックを選択し、その選択した回
路ブロックのテストモード設定情報を、指定した外部端
子または内部端子に設定する処理を実行する。この処理
が図２におけるテストモード設定処理１４である。テス
ト対象の回路ブロックの選択は、全ての回路ブロックを
順に選択できればどのように行っても構わないが、本実
施例においては、テストモード設定情報１１ｃで記した
順番に従い選択する。図３（ｂ）がテストモード設定情
報１１ｃであるとすれば、テスト対象として最初に選択
される回路ブロックは、図５における回路ブロックＡで
あり、次が回路ブロックＢ、その次が回路ブロックＣで
ある。図６の外部端子ＴＥＳＴ，ＡＩＮ，ＢＩＮに、図
３（ｂ）における回路ブロックＡのテストモード設定情
報を指定すると、外部端子ＴＥＳＴに１、ＡＩＮに
“０”、ＢＩＮに“０”を、それぞれ設定することにな
る。また、テストモード設定情報１１ｃには、回路ブロ
ックの双方向端子に対して、入出力を切り換えるための
信号値情報が含まれており、この信号値情報の設定も併
せてテストモード設定処理１４で実行する。ただし、入
力に切り換えるための信号値の設定と、出力に切り換え
るための信号値の設定があるため、テストモード設定処
理１４を、２回実行する。この２つの設定を、以下それ
ぞれ入力モード設定、出力モード設定と呼ぶことにす
る。

【００２４】次に、テストモード設定処理１４において
外部端子または内部端子に設定したテストモード設定情
報１１ｃを、回路内部へ伝搬させていく論理値伝搬処理
１５を実行する。テストモード設定処理１４で、回路ブ
ロックＡをテスト対象とする場合に、図６においてそれ
ぞれＴＥＳＴ＝１，ＡＩＮ＝０，ＢＩＮ＝０と設定し
た。論理値伝搬処理１５では、外部端子ＴＥＳＴ，ＡＩ
Ｎ，ＢＩＮに設定した論理値を順に伝搬させていく処理
を行う。

【００２５】外部端子ＴＥＳＴに設定された論理値は入
力バッファ４３₁ を介してデコーダ回路４５内のアンド
回路４８₁ ，４８₂ ，４８₃ に送られる。また外部端子
ＡＩＮに設定された論理値は入力バッファ４３₂ を介し
てデコーダ回路４５内のインバータ回路４６₁ に送ら
れ、更にアンド回路４８₁ および４８₃ に送られるとと
もにデコーダ回路４５のインバータ回路４７₁ を介して
アンド回路４８₂ に送られる。また外部端子ＢＩＮに設
定された論理値は入力バッファ４３₃ を介してデコーダ
回路４５のインバータ回路４６₂ に送られ、更にアンド
回路４８₁ および４８₂ に送られるとともにデコーダ回
路４５のインバータ回路４７₂ を介してアンド回路４８
₃ に送られる。そして、アンド回路４８₁ の出力はコン
トロール端子ＴＳＴＡに、アンド回路４８₂ の出力はコ
ントロール端子ＴＳＴＢに、アンド回路４８₃ の出力は
コントロール端子ＴＳＴＣに送られる。上述の設定され
た論理値を伝搬させると、回路ブロックＡをテストする
場合にはＴＳＴＡ＝１，ＴＳＴＢ＝０，ＴＳＴＣ＝０と
なる。

【００２６】論理値伝搬処理１５を行った後、テスト対
象の回路ブロックに対して、回路ブロックの入力端子か
ら外部端子までのパス、回路ブロックの出力端子から外
部端子までのパス、回路ブロックの双方向端子から外部
端子までのパスの全てが活性化され、入力信号または出
力信号を制御または観測できるかどうかをチェックする
経路探索（パストレースともいう）処理１６を行う。図
５において、マルチプレクサのコントロール端子（ＴＳ
ＴＡ，ＴＳＴＢ，ＴＳＴＣ）の論理値が全て正しく伝搬
し、テスト対象の回路ブロックの端子から外部端子まで
のパスが全て活性化していれば、テスト回路は正常であ
ると判断できる。マルチプレクサのコントロール端子に
正しい論理値が伝搬し、回路ブロックの端子と外部端子
間のパスが活性化しているかどうかを調べるために、テ
スト対象の回路ブロックにおける全端子を一端子づつパ
ストレースしてチェックしていく。図５に示す論理回路
において、回路ブロックＡをテスト対象とする場合につ
いてパストレース処理１６の説明を行う。回路ブロック
Ａにおいて、端子は全部で６端子であり、ＡＩ１，ＡＩ
２が入力端子、ＡＯ１，ＡＯ２が出力端子、ＡＩＯ１，
ＡＩＯ２が双方向端子である。パストレース処理１６
は、入力端子、出力端子、双方向端子の属性によって処
理の方法が違うので、属性毎に処理方法を以下説明す
る。

【００２７】まず入力端子のパストレース処理について
説明する。端子名ＡＩ１を例にパストレースする。ＡＩ
１の端子に関する接続回路を抜きだした論理回路が図７
である。図７（ａ）は、マルチプレクサのコントロール
端子（ＴＳＴＡ）の論理値が“１”である場合の論理値
伝搬状況を示したものである。Ｘの信号値は不定を表
す。また図７（ｂ）は、マルチプレクサのコントロール
端子（ＴＳＴＡ）の論理値が“０”である場合の論理値
伝搬状況を示したものである。まず図７（ａ）の場合で
パストレース処理を説明する。回路ブロックＡの端子Ａ
Ｉ１からのパスは、ＴＳＴＡ＝１であるので、マルチプ
レクサ回路３６のナンド回路３６ｄ→ナンド回路３６ａ
→外部端子３９₂ のパスが活性化され、外部端子３９₂
から回路ブロックへの入力信号を制御することが可能と
なる。しかし、図７（ｂ）のようにマルチプレクサ回路
３６のコントロール端子の論理値が、図７（ａ）とは逆
のＴＳＴＡ＝０であった場合、マルチプレクサ回路３６
のナンド回路３６ｄ→ナンド回路３６ｃ→回路ブロック
Ｃのパスとなり、外部端子からの制御が行えない。よっ
てこの場合は、テスト回路のミスとなる。入力端子にお
けるパストレース処理は、回路ブロックの入力端子から
信号の流れとは逆にパスを順に探索していき、図７
（ａ）における回路ブロックＡのＡＩ１端子のように、
パスが外部端子まで活性化するかどうかをチェックする
処理であるので、バックワードのパストレース処理とな
る。なお、図７において５０は入力バッファである。

【００２８】次に、回路ブロックの出力端子のパストレ
ース処理について説明する。図５における回路ブロック
ＡのＡＯ１端子を例にパストレースする。ＡＯ１の端子
に関する接続回路を抜きだした論理回路が図８である。
図８（ａ）は、マルチプレクサのコントロール端子（Ｔ
ＳＴＣ）の論理値が“０”である場合の論理値伝搬状況
を示したものであり、また図８（ｂ）は、マルチプレク
サのコントロール端子（ＴＳＴＣ）の論理値が“１”で
ある場合の論理値伝搬状況を示したものである。まず図
８（ａ）の場合でパストレース処理を説明する。回路ブ
ロックＡの端子ＡＯ１からのパスはＴＳＴＣ＝０である
ので、マルチプレクサ回路３７のナンド回路３７ｃ→ナ
ンド回路３７ｄ→外部端子４０₂ のパスが活性化され、
外部端子４０₂ で回路ブロックからの出力信号を観測す
ることが可能となる。しかし、図８（ｂ）のようにマル
チプレクサのコントロール端子の論理値が、図８（ａ）
とは逆のＴＳＴＣ＝１であった場合、マルチプレクサ回
路３７のナンド回路３７ｃから先へ進めないため、パス
トレース処理はここでストップしてしまい外部端子での
観測が行えない。よってこの場合は、テスト回路のミス
となる。出力端子におけるパストレース処理は、回路ブ
ロックの出力端子から信号の流れに沿ってパスを順に探
索していき、図８（ａ）における回路ブロックＡのＡＯ
１端子のようにパスが外部端子まで活性化するかどうか
をチェックする処理であるので、フォワードのパストレ
ース処理となる。なお、図８において５１は出力バッフ
ァである。

【００２９】最後に回路ブロックの双方向端子のパスト
レース処理について説明する。双方向端子は、入力端子
で行うバックワードのパストレース処理と、出力端子で
行うフォワードのパストレース処理の両方を行うことに
なる（双方向端子は、入力端子としての機能と、出力端
子としての機能をもつ端子であるため）。ただし、バッ
クワードのパストレース処理の前には入力モードの設定
処理、フォワードのパストレース処理の前には出力モー
ドの設定処理を予め行ってから実行する。バックワード
のパストレース処理とフォワードのパストレース処理の
方法は、前記説明の処理方法と同様である。

【００３０】以上、説明してきたパストレース処理１６
を回路ブロックの全端子について順に実行し、テスト回
路にミスがないかを検証する。

【００３１】一つのテスト対象回路ブロックについてテ
スト回路検証処理が終了したら、次のテスト対象回路ブ
ロックを選択し、全ての回路ブロックに対して、テスト
回路検証処理を繰り返し実行する。

【００３２】全ての回路ブロックに対してテスト回路検
証処理が終了したら、最後にテスト回路検証結果を情報
として出力する結果出力処理１８を実行する（図２参
照）。結果出力処理１８は、テスト回路のミスがどの回
路ブロックのどの端子で起こっているか、またどこの場
所で起こっているか等を示す検証結果情報１９を出力す
る。

【００３３】以上図２における処理フローに従い処理を
実行することで、回路ブロック毎に分割してテストが行
えるようにテスト回路を付加した論理回路に対してのテ
スト回路検証が可能となる。

【００３４】

【発明の効果】本発明のバウンダリスキャンセルによれ
ば素子数を従来の場合に比べて少なくすることができ
る。

【００３５】また本発明のテスト回路の検証方法によれ
ば、挿入されたテスト回路のミスを容易に検出すること
が可能となるため、設計期間の大幅な短縮を図かること
ができる。

【図面の簡単な説明】

【図１】本発明によるバウンダリスキャンセルの一実施
例の構成を示すブロック図。

【図２】本発明によるテスト回路の検証方法の具体的な
手順を示すフローチャート。

【図３】本発明にかかる端子属性情報およびテストモー
ド設定情報の具体例を説明する説明図。

【図４】コントロール信号によって回路ブロック双方向
端子の入出力が切換えられることを説明する論理回路
図。

【図５】本発明によってテストされる論理回路の一例を
示すブロック図。

【図６】テスト対象の回路ブロックを選択するためのデ
コーダの回路図。

【図７】バックワードのパストレース処理を説明するた
めの論理回路図。

【図８】フォワードのパストレース処理を説明するため
の論理回路図。

【図９】従来のバウンダリスキャンセルの構成を示すブ
ロック図。

【図１０】従来のスキャンデザイン回路の構成を示す模
式図。

【符号の説明】

１ マルチプレクサ ２ Ｄタイプシングルラッチ ３ ダイナミックゲート ４ Ｄタイプシングルラッチ ８ マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】シフトモード信号に基づいて第１の入力デ
   ータまたは第２の入力データのうちのいずれか一方を選
   択して出力する第１のマルチプレクサと、 第１のシフトクロック信号に基づいて前記第１のマルチ
   プレクサの出力をラッチするＤタイプシングルラッチ
   と、 第２のクロック信号に基づいて前記Ｄタイプシングルラ
   ッチの出力をダイナミックに保持するダイナミックゲー
   トと、 アップデートクロック信号に基づいて前記Ｄタイプシン
   グルラッチの出力をラッチするアップデート用ラッチ
   と、 テストモード信号に基づいて前記第１の入力データまた
   は前記アップデート用ラッチの出力のうちのいずれか一
   方を選択して出力する第２のマルチプレクサと、を備え
   ていることを特徴とするバウンダリスキャンセル。
2. 【請求項２】回路ブロック毎に分割してテストが行える
   ようにテスト回路が付加された論理回路において、 通常の動作と分割テストを行う動作とを切換えるための
   テスト信号値および前記回路ブロックを選択するための
   信号値を前記論理回路の外部端子または内部端子に設定
   する第１のステップと、 前記設定された信号値を論理値伝搬した場合にテスト対
   象の回路ブロックの端子から論理回路の外部端子までの
   パスの活性化の条件を決定する第２のステップと、 前記設定された信号値を論理値伝搬することによって入
   力端子についてはバックワード、出力端子についてはフ
   ォワード、双方向端子についてはフォワードおよびバッ
   クワードでパストレースすることによって、前記論理回
   路の外部端子からテスト対象の回路ブロックの入力端子
   に対して入力信号値を制御することが可能であるか、ま
   たテスト対象の回路ブロックの出力端子に対して出力信
   号値を観測することが可能であるかを検証する第３のス
   テップと、 を備えていることを特徴とするテスト回路の検証方法。