JP2509685B2

JP2509685B2 - 論理回路装置

Info

Publication number: JP2509685B2
Application number: JP1021057A
Authority: JP
Inventors: 博秋葉
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPH02201275A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、特にIC（集積回路）化された大規模な論
理回路装置に関する。

（従来の技術）一般に大規模な論理回路装置においては、特にLSIで
は、装置の試験を行うために、例えば菊池「自動診断機
能を内蔵したCMOSゲートアレイ」，雑誌『電子材料』,1
986年７月,p.92−97.に記載されているようなスキャン
パスと称される手法が適用される場合がある。このスキ
ャンパス手法（以下、スキャンデザイン方式と称する）
は、論理回路装置内の記憶素子に対し、外部より任意デ
ータをセットする機能（スキャンイン）と、そのデータ
を外部へ出力する機能（スキャンアウト）とをシフトレ
ジスタで実現し、任意のデータをスキャンインし、その
後スキャンアウトして所定の期待値と比較してその論理
回路装置を試験する手法である。スキャンデザイン方式
では、各記憶素子間のスキャンデータの伝達は、全記憶
素子をシリアルに接続して行うか、幾つかのブロックに
分けて、その中をシリアルに接続して行うのが一般的で
ある。

さて、スキャンデザイン方式は、論理回路装置を試験
するために用いられるのが一般的である。しかし、この
方式をシステム動作中に用い、システム動作中の論理回
路装置の状態を監視したりすることも考えられる。この
場合、システムサイクル毎にスキャンイン、スキャンア
ウトを繰返しながら記憶素子のデータを外部でサンプリ
ングするのに用いることになる。

（発明が解決しようとする課題）上述したように、システム動作中の論理回路装置の内
部状態の監視等にスキャンデザイン方式を用いることが
考えられるが、従来のスキャンデザイン方式を用いて論
理回路装置内の記憶素子のデータのサンプリングを行っ
たのでは、特に大規模な論理回路装置の場合には、監視
対象とすべき記憶素子は限られているにも拘らず膨大な
データをサンプリングしなければならず、また膨大なデ
ータ量であることから１回のサンプリング毎に多大な時
間を要するという問題があった。

したがってこの発明の解決すべき課題は、スキャンデ
ザイン方式を利用しながら論理回路装置内の任意の記憶
素子のデータのみを選択的に外部に取出すことができ、
もってシステム動作中のサンプリングが効率的に行え、
しかもスキャンデザイン方式を用いた論理回路装置の試
験も従来通り行えるようにすることである。

［発明の構成］（課題を解決するための手段）この発明は、スキャン機能を有しスキャンパスが形成
可能な複数の記憶素子を含む論理回路を備えた論理回路
装置に、上記各記憶素子に対応してそれぞれ設けられた
セレクタであって、対応する記憶素子へのシフトインデ
ータまたは同記憶素子からのシフトアウトデータを次段
の記憶素子に対するシフトインデータとして選択するセ
レクタと、外部からのデータ設定が可能なシリアル入力
パラレル出力シフトレジスタであって、パラレル出力デ
ータの各ビットが上記セレクタに１対１で対応し、対応
するセレクタの選択信号として用いられるシフトレジス
タと、上記セレクタが対応する記憶素子へのシフトイン
データを次段の記憶素子に対するシフトインデータとし
て選択している期間、同記憶素子に上記シフトインデー
タを設定するためのクロック入力を禁止するゲートとを
備えたことを特徴とするものである。

（作用）上記の構成によれば、論理回路の試験時には、全セレ
クタが対応する記憶素子からのシフトアウトデータを次
段の記憶素子に対するシフトインデータとして選択する
ためのデータを上記シフトレジスタにセットすることに
より、論理回路内の全記憶素子がシリアルに接続される
スキャンパスを形成し、全記憶素子を対象とする通常の
スキャンテストを行うことができる。一方、全セレクタ
のうちの任意のセレクタだけが対応する記憶素子からの
シフトアウトデータを次段の記憶素子に対するシフトイ
ンデータとして選択するためのデータをシフトレジスタ
にセットすることにより、このセレクタに対応する論理
回路内の記憶素子だけがシリアルに接続されるスキャン
パスを形成することができ、しかも同スキャンパスから
外された記憶素子におけるシフトインデータ設定動作は
対応するゲートにより禁止され、本来のデータ保持動作
が行われるので、システム動作中における任意の記憶素
子の状態だけを、その際に形成されているスキャンパス
を介して正しくサンプリングすることが可能となる。

（実施例）第１図はこの発明の一実施例に係る論理回路装置の一
部を抜出して示すブロック構成図である。第１図の論理
回路装置は例えばゲートアレイであり、11は論理回路、
12は論理回路11に含まれる記憶素子、13は論理回路11に
含まれる組合せ回路である。記憶素子12はスキャン機能
を持つフリップフロップ（スキャン機能付きフリップフ
ロップ）であり、Ｄ型フリップフロップと同様にデータ
入力端子Ｄ、クロック端子Ｃ、正転出力端子Ｑおよび反
転出力端子の各端子を有する他、スキャン動作時に使
用される４つの端子、即ちスキャン動作時のデータ入力
端子（シフトデータ・イン・ポート）SI、スキャン動作
時のデータ出力端子（シフトデータ・アウト・ポート）
SO、記憶素子12のデータをシフトするための２相クロッ
ク（スキャンクロック）が入力されるクロック端子A,B
を有する。この記憶素子12は、端子A,Bの各入力が例え
ば“H"レベル（高レベル）に固定されている状態ではＤ
型フリップフロップとして機能する。また記憶素子12
は、端子Ｃの入力が例えば“H"レベルに固定されている
状態では、端子A,Bに入力されるクロックに応じてデー
タシフトを行うスキャン・フリップフロップとして機能
する。即ち記憶素子12においては、端子Ｃの入力が“H"
の場合には、端子Ａに有効なクロック（ここでは負パル
ス）が入力されると、端子SIに入力されているデータが
端子Ｑに出現し（即ちＱ＝SIとなり）、端子Ｂに有効な
クロック（ここでは正パルス）が入力されると、端子Ｑ
に出現しているデータが端子SOに現われるようになって
いる。記憶素子12の端子Ｄは組合せ回路13の出力と接続
され、同記憶素子12の端子Q,は別の組合せ回路13の入
力と接続されている。

14は記憶素子12のうちスキャン対象とする記憶素子を
指定するためのシフトレジスタ、15は記憶素子12に対応
して設けられた記憶素子、16は複数の記憶素子15を直列
多段に接続してシフトレジスタ14を構成するためのシリ
アルチェイン（以下、データパス16と称する）である。
記憶素子15は、データ入力端子SI、データ出力端子SO、
記憶素子15のデータをシフトするための２相クロック
（シフトクロック）が入力されるクロック端子A,Bを有
する。記憶素子15の端子SOは、データパス16により次段
の記憶素子15の端子SIと接続されている。17は記憶素子
12に対応して設けられ、対応する記憶素子12の端子SIに
外部からのスキャンインデータまたは前段（もしくはそ
れより前）の記憶素子12の端子SOからの出力データを転
送するための入力データパス、18は記憶素子12に対応し
て設けられ、対応する記憶素子12の端子SOからの出力デ
ータを次段（もしくはそれより後）の記憶素子12の端子
SIへの入力データまたは外部へのスキャンアウトデータ
として転送するための出力データパス、19は記憶素子15
およびデータパス17,18と同様に記憶素子12に対応して
設けられたセレクタである。セレクタ19は、対応する記
憶素子12の端子SIにデータパス17を介して導かれるデー
タまたは対応する記憶素子12の端子SOからデータパス18
に出力されるデータのいずれか一方を、対応する記憶素
子15の端子SOの状態に応じて次段の記憶素子12の端子SI
への入力データまたは外部へのスキャンアウトデータと
して選択するようになっている。

21はシステムクロックの転送に供されるシステムクロ
ック線、22_A,22_Bは記憶素子12のデータシフト（スキャ
ン動作）に必要なクロック（スキャンクロック）の転送
に供されるスキャンクロック線、23_A,23_Bは記憶素子15
のデータシフトに必要なクロック（シフトクロック）の
転送に供されるシフトクロック線である。24_A,24_Bは記
憶素子12,15に対応して設けられ、スキャンクロック線2
2_A,22_B上のスキャンクロック（Ａスキャンクロック,Bス
キャンクロック）を、対応する記憶素子15の端子SOの状
態に応じて対応する記憶素子12の端子A,Bに出力するア
ンドゲートである。

次に、第１図の構成の動作を説明する。第１図の構成
では、スキャンデザイン方式により論理回路11の全記憶
素子12を用いてスキャンインおよびスキャンアウトを行
って同論理回路11の試験を行う第１の動作と、システム
動作中の論理回路11の任意の記憶素子12をスキャン対象
として選択設定し、その記憶素子12のデータをスキャン
デザイン方式により外部に取出すことで、システム動作
中の論理回路11の任意箇所の内部状態を監視する第２の
動作との２つの基本動作が用意されている。

まず、上記第１の動作について説明する。第１の動作
を行う場合、最初に、シフトレジスタ14を構成し、論理
回路11内の各記憶素子15に対応して設けられた全ての記
憶素子12に論理“1"データをセットする。このデータセ
ットは、外部からデータパス16に論理“1"データを与
え、この状態でシフトクロック線23_A,23_Bに有効な２相
シフトクロックのそれぞれ一方（Ａシフトクロック），
他方（Ｂシフトクロック）を記憶素子15の数だけ繰返し
供給することで（即ちシフトレジスタ14を構成する記憶
素子15の数だけシフト動作させることで）行われる。シ
フトレジスタ14を構成する各記憶素子15に論理“1"デー
タがセットされると、その端子SOの状態（SO出力）は論
理“1"となる。各セレクタ19は、対応する記憶素子15の
SO出力が論理“1"の場合、対応する記憶素子12のSO出力
を選択する。これにより、論理回路11内の全記憶素子12
が直列多段接続されたいわゆるスキャンパスが形成され
る。また、シフトレジスタ14を構成する記憶素子15のSO
出力が論理“1"となると、対応するアンドゲート24_A,24
_Bが出力可状態となり、スキャンクロック線22_A,22_Bから
のスキャンクロック（Ａスキャンクロック,Bスキャンク
ロック）をそのまま対応する記憶素子12の端子A,Bに出
力する。この状態は、セレクタ19、アンドゲート24_A,24
_B（およびシフトレジスタ14）を持たない従来のスキャ
ンデザイン回路の状態と同様であり、その動作について
は“従来の技術”の項で既に述べてあるため、ここでは
省略する。

次に、上記第２の動作について説明する。第２の動作
を行う場合、最初に、シフトレジスタ14を構成する全記
憶素子15のうち、スキャン対象としようとする論理回路
11内の記憶素子15に対応する記憶素子12だけに論理“1"
データをセットし、それ以外の記憶素子12には論理“0"
データをセットする。このデータセットは、外部からデ
ータパス16にシフトレジスタ14内の各記憶素子15にセッ
トすべきデータの列（シリアルデータ）を順に与え、こ
れに同期してシフトクロック線23_A,23_Bに有効な２相シ
フトクロックのそれぞれ一方（Ａシフトクロック），他
方（Ｂシフトクロック）を記憶素子15の数だけ繰返し供
給することで行われる。

上記のデータセットにより、論理“1"データがセット
された記憶素子15に対応するセレクタ19は、前記した第
１の動作と同様に、対応する記憶素子12のSO出力を選択
し、論理“1"データがセットされた記憶素子15に対応す
るアンドゲート24_A,24_Bは出力可状態となる。これに対
して、論理“0"データがセットされた記憶素子15に対応
するセレクタ19は、前記した第１の動作と異なり、対応
する記憶素子12のSI入力を選択し、論理“0"データがセ
ットされた記憶素子15に対応するアンドゲート24_A,24_B
は出力禁止状態となる。この結果、シフトレジスタ14を
構成する全記憶素子15のうち、論理“1"データがセット
された記憶素子15に対応する記憶素子12だけが、実際の
スキャンパスを形成する。また、このスキャンパスから
外された記憶素子12（論理“0"データがセットされた記
憶素子15に対応する記憶素子12）においては、その端子
A,Bにスキャンクロック線22_A,22_Bからのスキャンクロッ
クが入力されることがアンドゲート24_A,24_Bによって禁
止されることから、（上記のスキャンクロックによって
その保持データが変化することはなく）そのＤ入力内容
で決まる本来のデータが保持される状態となる。

さて、論理回路11内のスキャン対象としようとする記
憶素子12に対応するシフトレジスタ14内の記憶素子15
に、上記したように選択的に論理“1"データをセットす
ると、シフトクロック線23_A,23_Bに有効な２相シフトク
ロックのそれぞれ一方（Ａシフトクロック），他方（Ｂ
シフトクロック）を論理“1"データがセットされた記憶
素子15の数だけ繰返し供給し、スキャン対象記憶素子12
の保持データ（Ｑ出力データ）をスキャンアウトするた
めの動作を行う。このスキャンアウト動作は、スキャン
クロック線22_BにＢスキャンクロックを与えて、スキャ
ン対象記憶素子12のＱ出力をSO出力として取出し、次に
スキャンクロック線22_AにＡスキャンクロックを与え
て、上記取出したSO出力をスキャンパス上での次段の記
憶素子12の端子SIから取込み、この次段の記憶素子12の
端子Ｑに取出す動作を、論理“1"データがセットされた
記憶素子15の数だけ繰返すことにより行われる。そし
て、このスキャンアウトの期間に、スキャンパス上の最
終段を成す記憶素子12からのSO出力を順次サンプリング
することにより、システム動作中における任意のタイミ
ングでの各スキャン対象記憶素子12のデータ保持状態を
検出することができる。

さて、この実施例では、スキャンパス上の最終段を成
す記憶素子12からのSO出力（スキャンアウトデータ）を
同じスキャンパス上の初段を成す記憶素子12の端子SIに
戻して、スキャンインさせる。やがて、スキャンパス上
の最終段記憶素子12からの最後のスキャンアウトデータ
が、初段記憶素子12にスキャンインされると、スキャン
パス上の記憶素子12（論理“1"データがセットされた記
憶素子15に対応する記憶素子12）の状態は、上記した一
連のスキャン（シフト）動作の前の状態に戻る。この一
連のスキャン動作は、システムクロックが新たに発生し
ない期間に行われる。そして、一連のスキャン動作の後
に次のシステムクロックが１クロックだけ発生され（て
システムクロック線21に与えられ）ることにより、論理
回路11では新たなシステム動作が行われる。以上のスキ
ャンクロックの発生によるスキャンアウトおよびスキャ
ンアウトデータのサンプリングと、システムクロックの
発生とを交互に繰返しながらシステム動作を行うことに
より、前記した第２の動作が行われる。

［発明の効果］以上詳述したようにこの発明によれば、論理回路装置
内の多数の記憶素子の中から、スキャンイン、スキャン
アウトの対象とする記憶素子をシフトレジスタへの設定
データにより任意に指定でき、この指定記憶素子のデー
タのみをスキャンデザイン方式を利用して外部に取出す
ことができるので、システム動作中のサンプリングが短
時間で効率的に行え、論理回路装置の大規模化に対する
ハードウェアデバッグ、トラブルシュート、性能評価等
に極めて有効となる。またこの発明によれば、シフトレ
ジスタへの設定データを変えるだけでスキャンデザイン
方式を用いた論理回路装置の試験も従来通り行える。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る論理回路装置の一部
を抜出して示すブロック構成図である。 11……論理回路、12……記憶素子、14……シフトレジス
タ、19……セレクタ、21……システムクロック線、22_A,
22_B……スキャンクロック線、23_A,23_B……シフトクロッ
ク線、24_A,24_B……アンドゲート。

Claims

(57)【特許請求の範囲】

【請求項１】スキャン機能を有しスキャンパスが形成可
能な複数の記憶素子を含む論理回路を備えた論理回路装
置において、上記各記憶素子に対応してそれぞれ設けられ、対応する
上記記憶素子へのシフトインデータまたは同記憶素子か
らのシフトアウトデータを次段の上記記憶素子に対する
シフトインデータとして選択するセレクタと、外部から
のデータ設定が可能なシリアル入力パラレル出力シフト
レジスタであって、パラレル出力データの各ビットが上
記セレクタに１対１で対応し、対応する上記セレクタの
選択信号として用いられるシフトレジスタと、上記セレ
クタが対応する上記記憶素子へのシフトインデータを次
段の記憶素子に対するシフトインデータとして選択して
いる期間、同記憶素子に上記シフトインデータを設定す
るためのクロック入力を禁止するゲートとを具備し、上記論理回路の試験時には、全ての上記セレクタが対応
する上記記憶素子からのシフトアウトデータを次段の記
憶素子に対するシフトインデータとして選択するための
データを上記シフトレジスタにセットし、システム動作
中に上記論理回路内の任意の記憶素子の状態をサンプリ
ングする場合には、同記憶素子に対応する上記セレクタ
だけが同記憶素子からのシフトアウトデータを次段の記
憶素子に対するシフトインデータとして選択するための
データを上記シフトレジスタにセットするようにしたこ
とを特徴とする論理回路装置。