JPH06103748A - Ｉｃメモリカードの電源制御回路 - Google Patents
Ｉｃメモリカードの電源制御回路Info
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- JPH06103748A JPH06103748A JP4246675A JP24667592A JPH06103748A JP H06103748 A JPH06103748 A JP H06103748A JP 4246675 A JP4246675 A JP 4246675A JP 24667592 A JP24667592 A JP 24667592A JP H06103748 A JPH06103748 A JP H06103748A
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- 230000009977 dual effect Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 230000007423 decrease Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ２電源電圧動作保証システムで使用されるバ
ックアップ機能を有するＩＣメモリカードで、低電圧側
と高電圧側の動作保証電圧領域の間の動作保証がない電
圧領域での、誤アクセスによるカード内保持データ破壊
を防止する。 【構成】 分圧抵抗３ａ〜３ｄにより３段階に分圧され
た外部電源電圧Ｖccと基準電圧発生回路６からの基準電
圧との比較によりメモリプロテクト電圧検出用コンパレ
ータ４ａ、４ｂ、４ｃが、外部電源電圧Ｖccが低電圧側
の保証領域の下限および上限、並びに高電圧側の保証領
域の下限の電圧にあることをそれぞれ検出し、これらの
コンパレータ４ａ、４ｂ、４ｃの出力に従ってメモリプ
ロテクト信号発生回路７が、低電圧側と高電圧側の保証
領域の間の電圧領域でもプロテクトをかけるようにメモ
リプロテクト信号を発生する。
ックアップ機能を有するＩＣメモリカードで、低電圧側
と高電圧側の動作保証電圧領域の間の動作保証がない電
圧領域での、誤アクセスによるカード内保持データ破壊
を防止する。 【構成】 分圧抵抗３ａ〜３ｄにより３段階に分圧され
た外部電源電圧Ｖccと基準電圧発生回路６からの基準電
圧との比較によりメモリプロテクト電圧検出用コンパレ
ータ４ａ、４ｂ、４ｃが、外部電源電圧Ｖccが低電圧側
の保証領域の下限および上限、並びに高電圧側の保証領
域の下限の電圧にあることをそれぞれ検出し、これらの
コンパレータ４ａ、４ｂ、４ｃの出力に従ってメモリプ
ロテクト信号発生回路７が、低電圧側と高電圧側の保証
領域の間の電圧領域でもプロテクトをかけるようにメモ
リプロテクト信号を発生する。
Description
【０００１】
【産業上の利用分野】この発明は、バッテリバックアッ
プ機能を有するＩＣメモリカードのための電源制御回路
に関するものである。
プ機能を有するＩＣメモリカードのための電源制御回路
に関するものである。
【０００２】
【従来の技術】図１０は、従来のバッテリバックアップ
可能なＩＣメモリカードの電源制御回路を示すブロック
図である。外部電源電圧端子１とグランド端子２の間に
印加される外部装置(図示せず)からの外部電源電圧Ｖcc
は分圧抵抗３ａ、３ｂ、および３ｃ、３ｄでそれぞれ分
圧され、メモリプロテクト電圧検出用コンパレータ４お
よび電源切換電圧検出用コンパレータ５の反転入力端子
にそれぞれ入力される。またコンパレータ４、５の非反
転入力端子には、基準電圧発生回路６からそれぞれの基
準電圧が入力される。メモリプロテクト信号発生回路７
はコンパレータ４の出力に従ってメモリプロテクト信号
を発生し、メモリプロテクト信号出力端子８から出力す
る。電源切換用ＰＭＯＳトランジスタ９はコンパレータ
５の出力に従ってスイッチングされる。１０は内部電圧
出力端子、１１はカードに内蔵されたバックアップ用バ
ッテリ(図示せず)が接続されたバックアップ用バッテリ
接続端子で、１２はこのバッテリへ電流が逆流するのを
防止するショトキバリアダイオード、１３は電流制限抵
抗である。そして内部電圧出力端子１０およびメモリプ
ロテクト信号出力端子８はメモリ素子を含む内部回路
(図示せず)に接続されている。なお、外部電源線および
内部電源線をそれぞれ１ａ、１０ａで示す。またコンパ
レータ４、５は基準電圧発生回路６からの基準電圧と分
圧抵抗３ａ、３ｂ或は３ｃ、３ｄからの検出電圧との比
較結果に従って出力を発生するものである。これらのコ
ンパレータ４、５はそれぞれ、出力が“Ｌ"レベルから
“Ｈ"レベルに反転する電圧と、“Ｈ"レベルから“Ｌ"
レベルに反転する電圧が異なるヒステリシスを持ったコ
ンパレータである。
可能なＩＣメモリカードの電源制御回路を示すブロック
図である。外部電源電圧端子１とグランド端子２の間に
印加される外部装置(図示せず)からの外部電源電圧Ｖcc
は分圧抵抗３ａ、３ｂ、および３ｃ、３ｄでそれぞれ分
圧され、メモリプロテクト電圧検出用コンパレータ４お
よび電源切換電圧検出用コンパレータ５の反転入力端子
にそれぞれ入力される。またコンパレータ４、５の非反
転入力端子には、基準電圧発生回路６からそれぞれの基
準電圧が入力される。メモリプロテクト信号発生回路７
はコンパレータ４の出力に従ってメモリプロテクト信号
を発生し、メモリプロテクト信号出力端子８から出力す
る。電源切換用ＰＭＯＳトランジスタ９はコンパレータ
５の出力に従ってスイッチングされる。１０は内部電圧
出力端子、１１はカードに内蔵されたバックアップ用バ
ッテリ(図示せず)が接続されたバックアップ用バッテリ
接続端子で、１２はこのバッテリへ電流が逆流するのを
防止するショトキバリアダイオード、１３は電流制限抵
抗である。そして内部電圧出力端子１０およびメモリプ
ロテクト信号出力端子８はメモリ素子を含む内部回路
(図示せず)に接続されている。なお、外部電源線および
内部電源線をそれぞれ１ａ、１０ａで示す。またコンパ
レータ４、５は基準電圧発生回路６からの基準電圧と分
圧抵抗３ａ、３ｂ或は３ｃ、３ｄからの検出電圧との比
較結果に従って出力を発生するものである。これらのコ
ンパレータ４、５はそれぞれ、出力が“Ｌ"レベルから
“Ｈ"レベルに反転する電圧と、“Ｈ"レベルから“Ｌ"
レベルに反転する電圧が異なるヒステリシスを持ったコ
ンパレータである。
【０００３】次に動作について説明する。バックアップ
状態では、電源切換用ＰＭＯＳトランジスタ９はオフ
(開放状態)であり、バッテリ接続端子１１に接続された
バッテリ電圧が、ダイオード１２および抵抗１３を介し
て、内部電圧出力端子１０より出力され、バッテリ電圧
による内部回路のバックアップが行われる。次にカード
が外部装置に接続されて外部電源電圧Ｖccが印加され、
電圧上昇時の電源切換電圧ＶS1(＋)になると電源切換電
圧検出用コンパレータ５の出力が反転し、トランジスタ
９がオン(導通状態)となり、内部電圧出力端子１０から
は、外部電源電圧端子１に印加された電圧からトランジ
スタ９のオン抵抗によるドロップ電圧を差し引いた電圧
が出力される。さらに電圧Ｖccが上昇し、メモリプロテ
クトを解除するメモリプロテクト電圧ＶS2(＋)になる
と、メモリプロテクト電圧検出用コンパレータ４の出力
が反転し、メモリプロテクト信号発生回路７がメモリプ
ロテクトを解除する信号を発生し、この信号がメモリプ
ロテクト信号出力端子８から出力され、内部回路はスタ
ンバイ状態からアクセス可能状態となる。逆に外部電源
電圧Ｖccが下降しメモリプロテクトが必要なメモリプロ
テクト電圧ＶS2(−)になるとコンパレータ４の出力が反
転し、メモリプロテクト信号発生回路７がメモリプロテ
クト信号を発生し、この出力がメモリプロテクト信号出
力端子８から出力され、内部回路はスタンバイ状態(プ
ロテクト状態)となり、さらに電圧Ｖccが下降し、電圧
下降時の電源切換電圧ＶS1(−)になるとコンパレータ５
の出力が反転し、トランジスタ９がオフされ、内部回路
はバックアップ用バッテリによるバックアップ状態とな
る。なお、電圧上昇時および下降時の電源切換電圧ＶS1
(＋)とＶS1(−)の電圧値は異なり、同様に電圧上昇時お
よび下降時のメモリプロテクト電圧ＶS2(＋)とＶS2(−)
の電圧値も異なる。
状態では、電源切換用ＰＭＯＳトランジスタ９はオフ
(開放状態)であり、バッテリ接続端子１１に接続された
バッテリ電圧が、ダイオード１２および抵抗１３を介し
て、内部電圧出力端子１０より出力され、バッテリ電圧
による内部回路のバックアップが行われる。次にカード
が外部装置に接続されて外部電源電圧Ｖccが印加され、
電圧上昇時の電源切換電圧ＶS1(＋)になると電源切換電
圧検出用コンパレータ５の出力が反転し、トランジスタ
９がオン(導通状態)となり、内部電圧出力端子１０から
は、外部電源電圧端子１に印加された電圧からトランジ
スタ９のオン抵抗によるドロップ電圧を差し引いた電圧
が出力される。さらに電圧Ｖccが上昇し、メモリプロテ
クトを解除するメモリプロテクト電圧ＶS2(＋)になる
と、メモリプロテクト電圧検出用コンパレータ４の出力
が反転し、メモリプロテクト信号発生回路７がメモリプ
ロテクトを解除する信号を発生し、この信号がメモリプ
ロテクト信号出力端子８から出力され、内部回路はスタ
ンバイ状態からアクセス可能状態となる。逆に外部電源
電圧Ｖccが下降しメモリプロテクトが必要なメモリプロ
テクト電圧ＶS2(−)になるとコンパレータ４の出力が反
転し、メモリプロテクト信号発生回路７がメモリプロテ
クト信号を発生し、この出力がメモリプロテクト信号出
力端子８から出力され、内部回路はスタンバイ状態(プ
ロテクト状態)となり、さらに電圧Ｖccが下降し、電圧
下降時の電源切換電圧ＶS1(−)になるとコンパレータ５
の出力が反転し、トランジスタ９がオフされ、内部回路
はバックアップ用バッテリによるバックアップ状態とな
る。なお、電圧上昇時および下降時の電源切換電圧ＶS1
(＋)とＶS1(−)の電圧値は異なり、同様に電圧上昇時お
よび下降時のメモリプロテクト電圧ＶS2(＋)とＶS2(−)
の電圧値も異なる。
【０００４】
【発明が解決しようとする課題】従来のバックアップ可
能なＩＣメモリカードの電源制御回路は以上のように構
成されているので、３.３Ｖ(実際には例えば３.３Ｖ±
５％の領域)および５Ｖ(実際には例えば５Ｖ±５％の領
域)の２つの電源電圧領域での動作を保証したデュアル
ボルテージ動作システムに使用する場合には、メモリプ
ロテクト電圧を１つしか設定できないために、動作保証
されていない３.３Ｖ〜５Ｖの間の移行期間に内部回路
のメモリ素子にプロテクトをかけることが困難であり、
電源電圧がこの電圧領域にある間に内部保持データの破
壊が発生する可能性があるという問題点があった。
能なＩＣメモリカードの電源制御回路は以上のように構
成されているので、３.３Ｖ(実際には例えば３.３Ｖ±
５％の領域)および５Ｖ(実際には例えば５Ｖ±５％の領
域)の２つの電源電圧領域での動作を保証したデュアル
ボルテージ動作システムに使用する場合には、メモリプ
ロテクト電圧を１つしか設定できないために、動作保証
されていない３.３Ｖ〜５Ｖの間の移行期間に内部回路
のメモリ素子にプロテクトをかけることが困難であり、
電源電圧がこの電圧領域にある間に内部保持データの破
壊が発生する可能性があるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、３.３Ｖおよび５Ｖの２つの電
源電圧領域での動作を保証したデュアルボルテージ動作
システムにおいて、２つの電源電圧領域のそれぞれに対
応して内部回路を動作可能な状態にし、動作保証がされ
ていない３.３Ｖから５Ｖへの移行期間にメモリにプロ
テクトをかけることができるバックアップ可能なＩＣメ
モリカードの電源制御回路を得ることを目的とする。
ためになされたもので、３.３Ｖおよび５Ｖの２つの電
源電圧領域での動作を保証したデュアルボルテージ動作
システムにおいて、２つの電源電圧領域のそれぞれに対
応して内部回路を動作可能な状態にし、動作保証がされ
ていない３.３Ｖから５Ｖへの移行期間にメモリにプロ
テクトをかけることができるバックアップ可能なＩＣメ
モリカードの電源制御回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明に係るＩＣメ
モリカードの電源制御回路では、外部電源電圧を検出す
る電源電圧検出手段に、デュアルボルテージ動作システ
ムにおける動作が保証された２つの電源電圧領域(動作
保証領域)のそれぞれに対応した２つの電圧検出領域を
持たせ、外部電源線がこれらのいずれかの領域にある時
にのみ内部回路を動作可能な状態にさせるようにした。
モリカードの電源制御回路では、外部電源電圧を検出す
る電源電圧検出手段に、デュアルボルテージ動作システ
ムにおける動作が保証された２つの電源電圧領域(動作
保証領域)のそれぞれに対応した２つの電圧検出領域を
持たせ、外部電源線がこれらのいずれかの領域にある時
にのみ内部回路を動作可能な状態にさせるようにした。
【０００７】第２の発明に係るＩＣメモリカードの電源
制御回路においては、さらに電源電圧検出手段で検出さ
れた電圧レベルを選択的に無効にすることにより、２つ
の動作保証電圧領域のそれぞれの単一電源電圧動作シス
テム、２電源電圧動作システムおよび広域電源電圧動作
システムにそれぞれ適用するように動作領域を切り変え
る動作領域切換手段をさらに設けたものである。
制御回路においては、さらに電源電圧検出手段で検出さ
れた電圧レベルを選択的に無効にすることにより、２つ
の動作保証電圧領域のそれぞれの単一電源電圧動作シス
テム、２電源電圧動作システムおよび広域電源電圧動作
システムにそれぞれ適用するように動作領域を切り変え
る動作領域切換手段をさらに設けたものである。
【０００８】
【作用】第１の発明の電源制御回路では、デュアルボル
テージ動作システムにおける２つの動作保証電圧領域の
それぞれに対応した２つの電圧検出領域を設けたことに
より、デュアルボルテージ動作システムにおける動作保
証されていない、低電圧側の動作保証領域から高電圧側
の動作保証領域への移行期間に、内部回路にプロテクト
をかけることが可能となる。
テージ動作システムにおける２つの動作保証電圧領域の
それぞれに対応した２つの電圧検出領域を設けたことに
より、デュアルボルテージ動作システムにおける動作保
証されていない、低電圧側の動作保証領域から高電圧側
の動作保証領域への移行期間に、内部回路にプロテクト
をかけることが可能となる。
【０００９】第２の発明の電源制御回路では、電源電圧
検出手段で検出された電圧レベルを選択的に無効にする
動作領域切換手段をさらに設けることにより、同一の電
源制御回路を、２つの動作保証電圧領域のそれぞれの単
一電源電圧動作システム、２電源電圧動作システムおよ
び広域電源電圧動作システムにそれぞれ使用することが
可能となる。
検出手段で検出された電圧レベルを選択的に無効にする
動作領域切換手段をさらに設けることにより、同一の電
源制御回路を、２つの動作保証電圧領域のそれぞれの単
一電源電圧動作システム、２電源電圧動作システムおよ
び広域電源電圧動作システムにそれぞれ使用することが
可能となる。
【００１０】
実施例１．以下、この発明の一実施例を図について説明
する。図１は第１の発明の一実施例によるバックアップ
可能なＩＣメモリカードの電源制御回路のブロック図を
示す。従来のものと同一もしくは相当する部分は同一符
号で示し、その説明を省略する。外部電源電圧端子１と
グランド端子２に印加された外部電源電圧Ｖccは、直列
接続された分圧抵抗３ａ、３ｂ、３ｃ、３ｄによって３
つの電圧に分圧され、それぞれメモリプロテクト電圧検
出用コンパレータ４ａ、４ｂ、４ｃの反転入力端子に入
力される。また外部電圧は別途、分圧抵抗３ｅ，３ｆに
よって分圧され、電源切換電圧検出用コンパレータ５の
反転入力端子に入力される。これらのコンパレータ４
ａ、４ｂ、４ｃおよび５はそれぞれ従来のものと同様、
ヒステリシスを持ったコンパレータである。またこれら
のコンパレータの非反転入力端子にはそれぞれ、基準電
圧発生回路６から基準電圧が入力される。メモリプロテ
クト電圧検出用コンパレータ４ａ、４ｂ、４ｃの出力
は、メモリプロテクト信号発生回路７に入力され、メモ
リプロテクト信号出力端子８からメモリプロテクト信号
が出力される。このメモリプロテクト信号は“Ｈ"レベ
ルの時に内部回路にプロテクトをかけ、“Ｌ"レベルの
時に内部回路へのアクセスが可能な状態となる。
する。図１は第１の発明の一実施例によるバックアップ
可能なＩＣメモリカードの電源制御回路のブロック図を
示す。従来のものと同一もしくは相当する部分は同一符
号で示し、その説明を省略する。外部電源電圧端子１と
グランド端子２に印加された外部電源電圧Ｖccは、直列
接続された分圧抵抗３ａ、３ｂ、３ｃ、３ｄによって３
つの電圧に分圧され、それぞれメモリプロテクト電圧検
出用コンパレータ４ａ、４ｂ、４ｃの反転入力端子に入
力される。また外部電圧は別途、分圧抵抗３ｅ，３ｆに
よって分圧され、電源切換電圧検出用コンパレータ５の
反転入力端子に入力される。これらのコンパレータ４
ａ、４ｂ、４ｃおよび５はそれぞれ従来のものと同様、
ヒステリシスを持ったコンパレータである。またこれら
のコンパレータの非反転入力端子にはそれぞれ、基準電
圧発生回路６から基準電圧が入力される。メモリプロテ
クト電圧検出用コンパレータ４ａ、４ｂ、４ｃの出力
は、メモリプロテクト信号発生回路７に入力され、メモ
リプロテクト信号出力端子８からメモリプロテクト信号
が出力される。このメモリプロテクト信号は“Ｈ"レベ
ルの時に内部回路にプロテクトをかけ、“Ｌ"レベルの
時に内部回路へのアクセスが可能な状態となる。
【００１１】また、図２には図１のメモリプロテクト信
号発生回路７の構成の一例をロジック回路で示した。排
他的論理ＮＯＲゲート７０１にはコンパレータ４ａ、４
ｂの出力Ｘ1、Ｘ2がそれぞれ入力され、ＡＮＤゲート７
０２には排他的論理ＮＯＲゲート７０１の出力およびコ
ンパレータ４ｃの出力Ｘ3が入力されている。そしてＯ
Ｒゲート７０３にはコンパレータ５の出力Ｘ0とＡＮＤ
ゲート７０２の出力が入力され、このＯＲゲート７０３
は出力Ｙをメモリプロテクト信号として出力する。な
お、メモリプロテクト信号発生回路７の構成はこれに限
定されるものではない。
号発生回路７の構成の一例をロジック回路で示した。排
他的論理ＮＯＲゲート７０１にはコンパレータ４ａ、４
ｂの出力Ｘ1、Ｘ2がそれぞれ入力され、ＡＮＤゲート７
０２には排他的論理ＮＯＲゲート７０１の出力およびコ
ンパレータ４ｃの出力Ｘ3が入力されている。そしてＯ
Ｒゲート７０３にはコンパレータ５の出力Ｘ0とＡＮＤ
ゲート７０２の出力が入力され、このＯＲゲート７０３
は出力Ｙをメモリプロテクト信号として出力する。な
お、メモリプロテクト信号発生回路７の構成はこれに限
定されるものではない。
【００１２】なおこの実施例では、電源電圧検出手段は
分圧抵抗３ａ、３ｂ、３ｃ、３ｄ、メモリプロテクト電
圧検出用コンパレータ４ａ、４ｂ、４ｃおよび基準電圧
発生回路６からなる。電源切換手段は分圧抵抗３ｅ、３
ｆ、および電源切換電圧検出用コンパレータ５からな
る。プロテクト制御手段はメモリプロテクト信号発生回
路７からなる。
分圧抵抗３ａ、３ｂ、３ｃ、３ｄ、メモリプロテクト電
圧検出用コンパレータ４ａ、４ｂ、４ｃおよび基準電圧
発生回路６からなる。電源切換手段は分圧抵抗３ｅ、３
ｆ、および電源切換電圧検出用コンパレータ５からな
る。プロテクト制御手段はメモリプロテクト信号発生回
路７からなる。
【００１３】次に図１のバッテリバックアップ回路の動
作について説明する。外部より、外部電源電圧端子１お
よびグランド端子２の間に電圧が印加されない状態にお
いては、ＩＣメモリカードの内部保持データは、バッテ
リ接続端子１１に接続されたバックアップ用バッテリ
(図示せず)の電圧によってバックアップされている。す
なわち、トランジスタ９はオフ状態であり、内部電圧出
力端子１０にはバッテリ電圧がショトキダイオード１
２、および電流制限抵抗１３を介して供給されている。
またこの時、コンパレータ４ａ、４ｂ、４ｃ、５の出力
が全て“Ｈ"レベルなので、メモリプロテクト信号発生
回路７のＯＲゲート７０３の出力Ｙは“Ｈ"レベルであ
り、端子８からは“Ｈ"レベルのメモリプロテクト信号
が出力されている。従って内部回路は当然ながらプロテ
クト状態にある。
作について説明する。外部より、外部電源電圧端子１お
よびグランド端子２の間に電圧が印加されない状態にお
いては、ＩＣメモリカードの内部保持データは、バッテ
リ接続端子１１に接続されたバックアップ用バッテリ
(図示せず)の電圧によってバックアップされている。す
なわち、トランジスタ９はオフ状態であり、内部電圧出
力端子１０にはバッテリ電圧がショトキダイオード１
２、および電流制限抵抗１３を介して供給されている。
またこの時、コンパレータ４ａ、４ｂ、４ｃ、５の出力
が全て“Ｈ"レベルなので、メモリプロテクト信号発生
回路７のＯＲゲート７０３の出力Ｙは“Ｈ"レベルであ
り、端子８からは“Ｈ"レベルのメモリプロテクト信号
が出力されている。従って内部回路は当然ながらプロテ
クト状態にある。
【００１４】次に外部電圧Ｖccが上昇し、電源切換電圧
Ｖs1(＋)になると電源切換電圧検出用コンパレータ５の
出力Ｘ0が反転して“Ｌ"レベルになり、トランジスタ９
がオン状態となり内部電圧出力端子１０には外部電源電
圧Ｖccが、トランジスタ９を介して出力される。これに
より内部回路は外部電源電圧が印加されているがプロテ
クトがかかっておりアクセス不可の状態、すなわちスタ
ンバイ状態になる。さらに外部電源電圧Ｖccが上昇し、
低電圧側の動作保証電圧領域の下限電圧Ｖs2(＋)になる
と、コンパレータ４ａの出力Ｘ1が反転し“Ｌ"レベルに
なり、メモリプロテクト信号発生回路７の排他的論理Ｎ
ＯＲゲート７０１の出力が“Ｌ"レベルになるためＯＲ
ゲート７０３の出力Ｙが“Ｌ"レベルになる。これによ
りメモリプロテクト信号は“Ｌ"レベルとなり、内部回
路のプロテクトは一時解除され、低電圧側の動作保証電
圧領域(Ｖcc＝３.３Ｖ)でのメモリ素子へのアクセスが
可能な状態となる。さらに外部電源電圧Ｖccが上昇し、
低電圧側の動作保証電圧領域の上限電圧Ｖs3(＋)になる
と、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"レベル
となり、メモリプロテクト信号発生回路７の排他的論理
ＮＯＲゲート７０１の出力が“Ｈ"レベルになるためＯ
Ｒゲート７０３の出力Ｙが“Ｈ"レベルになる。これに
よりメモリプロテクト信号は“Ｈ"レベルとなり、再
度、内部回路にプロテクトがかかりスタンバイ状態にな
る。さらに外部電圧Ｖccが上昇し、高電圧側(Ｖcc＝５
Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になると、
コンパレータ４ｃの出力Ｘ3も反転して“Ｌ"レベルにな
り、コンパレータ４ａ、４ｂ、４ｃ、５の出力が全て
“Ｌ"レベルになるため、メモリプロテクト信号は再度
“Ｌ"レベルになり、内部回路のプロテクトが解除さ
れ、高電圧側の動作保証電圧領域(Ｖcc＝５Ｖ)での内部
回路すなわちメモリへのアクセスが可能となる。
Ｖs1(＋)になると電源切換電圧検出用コンパレータ５の
出力Ｘ0が反転して“Ｌ"レベルになり、トランジスタ９
がオン状態となり内部電圧出力端子１０には外部電源電
圧Ｖccが、トランジスタ９を介して出力される。これに
より内部回路は外部電源電圧が印加されているがプロテ
クトがかかっておりアクセス不可の状態、すなわちスタ
ンバイ状態になる。さらに外部電源電圧Ｖccが上昇し、
低電圧側の動作保証電圧領域の下限電圧Ｖs2(＋)になる
と、コンパレータ４ａの出力Ｘ1が反転し“Ｌ"レベルに
なり、メモリプロテクト信号発生回路７の排他的論理Ｎ
ＯＲゲート７０１の出力が“Ｌ"レベルになるためＯＲ
ゲート７０３の出力Ｙが“Ｌ"レベルになる。これによ
りメモリプロテクト信号は“Ｌ"レベルとなり、内部回
路のプロテクトは一時解除され、低電圧側の動作保証電
圧領域(Ｖcc＝３.３Ｖ)でのメモリ素子へのアクセスが
可能な状態となる。さらに外部電源電圧Ｖccが上昇し、
低電圧側の動作保証電圧領域の上限電圧Ｖs3(＋)になる
と、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"レベル
となり、メモリプロテクト信号発生回路７の排他的論理
ＮＯＲゲート７０１の出力が“Ｈ"レベルになるためＯ
Ｒゲート７０３の出力Ｙが“Ｈ"レベルになる。これに
よりメモリプロテクト信号は“Ｈ"レベルとなり、再
度、内部回路にプロテクトがかかりスタンバイ状態にな
る。さらに外部電圧Ｖccが上昇し、高電圧側(Ｖcc＝５
Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になると、
コンパレータ４ｃの出力Ｘ3も反転して“Ｌ"レベルにな
り、コンパレータ４ａ、４ｂ、４ｃ、５の出力が全て
“Ｌ"レベルになるため、メモリプロテクト信号は再度
“Ｌ"レベルになり、内部回路のプロテクトが解除さ
れ、高電圧側の動作保証電圧領域(Ｖcc＝５Ｖ)での内部
回路すなわちメモリへのアクセスが可能となる。
【００１５】外部電源電圧Ｖccが下降する場合は上述と
は逆に、電圧上昇時に対応するそれぞれ電圧Ｖs4(−)、
Ｖs3(−)、Ｖs2(−)になるに従い、コンパレータ４ｃ、
４ｂ、４ａが順次出力を反転して“Ｈ"レベルになり、
高電圧側の動作保証電圧領域の下限と低電圧側の動作保
証電圧領域の上限の電圧の間、および低電圧側の動作保
証電圧領域の下限の電圧以下でメモリプロテクト信号が
“Ｈ"レベルとなり、内部回路にプロテクトがかかる。
さらに電源電圧Ｖccが低下し、電圧降下時の電源切換電
圧Ｖs1(−)になるとコンパレータ５の出力が反転して
“Ｈ"レベルになり、ＰＭＯＳトランジスタ９がオフ状
態にされ、バッテリによるバックアップ状態となる。
は逆に、電圧上昇時に対応するそれぞれ電圧Ｖs4(−)、
Ｖs3(−)、Ｖs2(−)になるに従い、コンパレータ４ｃ、
４ｂ、４ａが順次出力を反転して“Ｈ"レベルになり、
高電圧側の動作保証電圧領域の下限と低電圧側の動作保
証電圧領域の上限の電圧の間、および低電圧側の動作保
証電圧領域の下限の電圧以下でメモリプロテクト信号が
“Ｈ"レベルとなり、内部回路にプロテクトがかかる。
さらに電源電圧Ｖccが低下し、電圧降下時の電源切換電
圧Ｖs1(−)になるとコンパレータ５の出力が反転して
“Ｈ"レベルになり、ＰＭＯＳトランジスタ９がオフ状
態にされ、バッテリによるバックアップ状態となる。
【００１６】なお、上述したように高電圧側(５Ｖ)およ
び低電圧側(３Ｖ)の動作保証電圧領域は、例えば高電圧
側は５Ｖ±５％、すなわち４.７５〜５.２５Ｖの電圧領
域、低電圧側は３Ｖ±５％、すなわち３.１３５〜３.４
６５Ｖの電圧領域である。しかし上述の低電圧側の動作
保証電圧領域の下限電圧Ｖs2(＋)および上限電圧Ｖ
s3(＋)、さらには高電圧側の動作保証電圧領域の下限電
圧Ｖs4(＋)、さらにこれらの対応する電圧降下時の各電
圧は、これらの電圧領域に正確に合わせて設定されてお
らず、多少、余裕を持たせて設定されており、また、外
部電源電圧の上昇時と下降時でそれぞれ異なる。各電圧
の一例を以下に示す。 外部電源電圧上昇時 外部電源電圧下降時 Ｖs1(＋)＝２.８Ｖ Ｖs1(−)＝２.７Ｖ Ｖs2(＋)＝３.０Ｖ Ｖs2(−)＝２.９Ｖ Ｖs3(＋)＝３.６Ｖ Ｖs3(−)＝３.５Ｖ Ｖs4(＋)＝４.７Ｖ Ｖs4(−)＝４.６Ｖ これらの電圧は分圧抵抗および基準電圧発生回路からの
基準電圧を変えることにより、それぞれ所望の値に調整
することができる。また、動作保証電圧領域は３Ｖと５
Ｖのものに限られるものではない。
び低電圧側(３Ｖ)の動作保証電圧領域は、例えば高電圧
側は５Ｖ±５％、すなわち４.７５〜５.２５Ｖの電圧領
域、低電圧側は３Ｖ±５％、すなわち３.１３５〜３.４
６５Ｖの電圧領域である。しかし上述の低電圧側の動作
保証電圧領域の下限電圧Ｖs2(＋)および上限電圧Ｖ
s3(＋)、さらには高電圧側の動作保証電圧領域の下限電
圧Ｖs4(＋)、さらにこれらの対応する電圧降下時の各電
圧は、これらの電圧領域に正確に合わせて設定されてお
らず、多少、余裕を持たせて設定されており、また、外
部電源電圧の上昇時と下降時でそれぞれ異なる。各電圧
の一例を以下に示す。 外部電源電圧上昇時 外部電源電圧下降時 Ｖs1(＋)＝２.８Ｖ Ｖs1(−)＝２.７Ｖ Ｖs2(＋)＝３.０Ｖ Ｖs2(−)＝２.９Ｖ Ｖs3(＋)＝３.６Ｖ Ｖs3(−)＝３.５Ｖ Ｖs4(＋)＝４.７Ｖ Ｖs4(−)＝４.６Ｖ これらの電圧は分圧抵抗および基準電圧発生回路からの
基準電圧を変えることにより、それぞれ所望の値に調整
することができる。また、動作保証電圧領域は３Ｖと５
Ｖのものに限られるものではない。
【００１７】実施例２．上記実施例では、メモリプロテ
クト電圧検出用コンパレータ４ａ、４ｂ、４ｃへの入力
電圧を４つ分圧抵抗３ａ、３ｂ、３ｃ、３ｄにより分圧
して生成したが、図３に示す第１の発明の他の実施例で
は、各コンパレータ４ａ、４ｂ、４ｃの基準電圧が入力
される非反転入力端子の間に定電圧源１４ａ、１４ｂを
挿入し、基準電圧を３つに分け、電源電圧を監視するた
めの入力は分圧抵抗３ａ、３ｂで分圧した共通のものと
した。すなわち実施例１では基準電圧を共通とし、電源
電圧を監視する入力を分圧抵抗により各コンパレータで
段階的に変えたのに対し、この実施例では電源電圧を監
視する入力を共通とし、基準電圧を定電圧源により各コ
ンパレータで段階的に変えるようにした。
クト電圧検出用コンパレータ４ａ、４ｂ、４ｃへの入力
電圧を４つ分圧抵抗３ａ、３ｂ、３ｃ、３ｄにより分圧
して生成したが、図３に示す第１の発明の他の実施例で
は、各コンパレータ４ａ、４ｂ、４ｃの基準電圧が入力
される非反転入力端子の間に定電圧源１４ａ、１４ｂを
挿入し、基準電圧を３つに分け、電源電圧を監視するた
めの入力は分圧抵抗３ａ、３ｂで分圧した共通のものと
した。すなわち実施例１では基準電圧を共通とし、電源
電圧を監視する入力を分圧抵抗により各コンパレータで
段階的に変えたのに対し、この実施例では電源電圧を監
視する入力を共通とし、基準電圧を定電圧源により各コ
ンパレータで段階的に変えるようにした。
【００１８】図３の実施例のメモリプロテクト信号発生
回路７の構成は図２に示した実施例１のものと同様であ
る。また、この実施例では外部電圧Ｖccの上昇時にはコ
ンパレータ４ｃ、４ｂ、４ａの順番に反転する。従っ
て、コンパレータ４ａ、４ｂ、４ｃの出力はそれぞれ図
３に示すように出力Ｘ3、Ｘ2、Ｘ1となり、これは図２
の出力Ｘ1、Ｘ2、Ｘ3に対応する。
回路７の構成は図２に示した実施例１のものと同様であ
る。また、この実施例では外部電圧Ｖccの上昇時にはコ
ンパレータ４ｃ、４ｂ、４ａの順番に反転する。従っ
て、コンパレータ４ａ、４ｂ、４ｃの出力はそれぞれ図
３に示すように出力Ｘ3、Ｘ2、Ｘ1となり、これは図２
の出力Ｘ1、Ｘ2、Ｘ3に対応する。
【００１９】次に動作を簡単に説明すると、外部電圧Ｖ
ccが上昇し、電圧Ｖs1(＋)になると電源切換電圧検出用
コンパレータ５の出力Ｘ0が反転して、トランジスタ９
がオン状態となり内部電圧出力端子１０には外部電源電
圧Ｖccが、トランジスタ９を介して供給される。さらに
外部電圧Ｖccが上昇し、電圧Ｖs2(＋)になると、コンパ
レータ４ｃの出力Ｘ1が反転し“Ｌ"レベルになり、実施
例１と同様にメモリプロテクト信号は“Ｌ"レベルとな
り、内部回路のプロテクトは一時解除され、低電圧側動
作保証電圧領域(Ｖcc＝３.３Ｖ)でのメモリ素子へのア
クセスが可能な状態となる。さらに外部電源電圧Ｖccが
上昇し、低電圧側での動作保証電圧の上限電圧Ｖs3(＋)
になると、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"
レベルとなり、排他的論理ＮＯＲゲート７０１の出力が
“Ｈ"レベルになるためＯＲゲート７０３の出力Ｙが
“Ｈ"レベルになる。これによりプロテクト信号は“Ｈ"
レベルとなり、再度、内部回路にプロテクトがかかる。
さらに外部電源電圧Ｖccが上昇し、高電圧側(Ｖcc＝５
Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になると、
コンパレータ４ａの出力Ｘ3も反転して“Ｌ"レベルにな
り、コンパレータ４ａ、４ｂ、４ｃ、５の出力が全て
“Ｌ"レベルになるため、プロテクト信号は再度“Ｌ"レ
ベルになり、内部回路のプロテクトが解除され、高電圧
側動作保証電圧領域(Ｖcc＝５Ｖ)でのメモリへのアクセ
スが可能となる。
ccが上昇し、電圧Ｖs1(＋)になると電源切換電圧検出用
コンパレータ５の出力Ｘ0が反転して、トランジスタ９
がオン状態となり内部電圧出力端子１０には外部電源電
圧Ｖccが、トランジスタ９を介して供給される。さらに
外部電圧Ｖccが上昇し、電圧Ｖs2(＋)になると、コンパ
レータ４ｃの出力Ｘ1が反転し“Ｌ"レベルになり、実施
例１と同様にメモリプロテクト信号は“Ｌ"レベルとな
り、内部回路のプロテクトは一時解除され、低電圧側動
作保証電圧領域(Ｖcc＝３.３Ｖ)でのメモリ素子へのア
クセスが可能な状態となる。さらに外部電源電圧Ｖccが
上昇し、低電圧側での動作保証電圧の上限電圧Ｖs3(＋)
になると、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"
レベルとなり、排他的論理ＮＯＲゲート７０１の出力が
“Ｈ"レベルになるためＯＲゲート７０３の出力Ｙが
“Ｈ"レベルになる。これによりプロテクト信号は“Ｈ"
レベルとなり、再度、内部回路にプロテクトがかかる。
さらに外部電源電圧Ｖccが上昇し、高電圧側(Ｖcc＝５
Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になると、
コンパレータ４ａの出力Ｘ3も反転して“Ｌ"レベルにな
り、コンパレータ４ａ、４ｂ、４ｃ、５の出力が全て
“Ｌ"レベルになるため、プロテクト信号は再度“Ｌ"レ
ベルになり、内部回路のプロテクトが解除され、高電圧
側動作保証電圧領域(Ｖcc＝５Ｖ)でのメモリへのアクセ
スが可能となる。
【００２０】外部電源電圧Ｖccが下降する場合は上述と
は逆に外部電源電圧が電圧Ｖs4(−)、Ｖs3(−)、Ｖ
s2(−)になるに従い、コンパレータ４ａ、４ｂ、４ｃが
順次出力を反転して“Ｈ"レベルになり、高電圧側の動
作保証電圧領域の下限電圧と低電圧側の動作保証電圧領
域の上限電圧の間、および低電圧側の動作保証電圧領域
の下限電圧以下でプロテクト信号が“Ｈ"レベルとな
り、内部回路にプロテクトがかかる。さらに電源電圧Ｖ
ccが低下し、電圧下降時の電源切換電圧Ｖs1(−)になる
とコンパレータ５の出力が反転して“Ｈ"レベルにな
り、ＰＭＯＳトランジスタ９がオフ状態にされ、バッテ
リによるバックアップ状態となる。
は逆に外部電源電圧が電圧Ｖs4(−)、Ｖs3(−)、Ｖ
s2(−)になるに従い、コンパレータ４ａ、４ｂ、４ｃが
順次出力を反転して“Ｈ"レベルになり、高電圧側の動
作保証電圧領域の下限電圧と低電圧側の動作保証電圧領
域の上限電圧の間、および低電圧側の動作保証電圧領域
の下限電圧以下でプロテクト信号が“Ｈ"レベルとな
り、内部回路にプロテクトがかかる。さらに電源電圧Ｖ
ccが低下し、電圧下降時の電源切換電圧Ｖs1(−)になる
とコンパレータ５の出力が反転して“Ｈ"レベルにな
り、ＰＭＯＳトランジスタ９がオフ状態にされ、バッテ
リによるバックアップ状態となる。
【００２１】実施例３．さらに上記実施例では、メモリ
プロテクト電圧検出用コンパレータ４ａ、４ｂ、４ｃと
電源切換電圧検出用コンパレータ５を別々に設けたが、
図４に示すように電源切換電圧検出用コンパレータ５に
メモリプロテクト電圧検出機能を併せ持たせることによ
り、メモリプロテクト電圧検出用コンパレータを１つ減
らすことも可能である。この実施例では、外部電源電圧
Ｖccが上昇し、低電圧側動作保証電圧領域の下限電圧以
上になると電源電圧がバッテリ電圧から外部電源電圧Ｖ
ccに切換わり、同時にプロテクトも解除される。
プロテクト電圧検出用コンパレータ４ａ、４ｂ、４ｃと
電源切換電圧検出用コンパレータ５を別々に設けたが、
図４に示すように電源切換電圧検出用コンパレータ５に
メモリプロテクト電圧検出機能を併せ持たせることによ
り、メモリプロテクト電圧検出用コンパレータを１つ減
らすことも可能である。この実施例では、外部電源電圧
Ｖccが上昇し、低電圧側動作保証電圧領域の下限電圧以
上になると電源電圧がバッテリ電圧から外部電源電圧Ｖ
ccに切換わり、同時にプロテクトも解除される。
【００２２】図４の実施例では外部電源電圧端子１とグ
ランド端子２に印加された外部電源電圧Ｖccは、直列接
続された分圧抵抗３ａ、３ｂ、３ｃによって２つの電圧
に分圧され、それぞれメモリプロテクト電圧検出用コン
パレータ４ａ、４ｂの反転入力端子に入力される。また
外部電源電圧Ｖccは別途、分圧抵抗３ｄ、３ｅによって
分圧され、電源切換電圧検出用コンパレータ５の反転入
力端子に入力される。また、これらのコンパレータの非
反転入力端子にはそれぞれ、基準電圧発生回路６から基
準電圧が入力される。
ランド端子２に印加された外部電源電圧Ｖccは、直列接
続された分圧抵抗３ａ、３ｂ、３ｃによって２つの電圧
に分圧され、それぞれメモリプロテクト電圧検出用コン
パレータ４ａ、４ｂの反転入力端子に入力される。また
外部電源電圧Ｖccは別途、分圧抵抗３ｄ、３ｅによって
分圧され、電源切換電圧検出用コンパレータ５の反転入
力端子に入力される。また、これらのコンパレータの非
反転入力端子にはそれぞれ、基準電圧発生回路６から基
準電圧が入力される。
【００２３】また、図５には図４のメモリプロテクト信
号発生回路７の構成の一例をロジック回路で示した。Ａ
ＮＤゲート７０４にはコンパレータ４ａ、４ｂの出力Ｘ
1、Ｘ2がそれぞれ入力され、コンパレータ４ａの出力Ｘ
1は反転して入力される。ＯＲゲート７０５にはＡＮＤ
ゲート７０４の出力と電源切換電圧検出用コンパレータ
５の出力Ｘ0が入力され、このＯＲゲート７０５の出力
Ｙがメモリプロテクト信号となる。なお、メモリプロテ
クト信号発生回路７の構成はこれに限定されるものでは
ない。
号発生回路７の構成の一例をロジック回路で示した。Ａ
ＮＤゲート７０４にはコンパレータ４ａ、４ｂの出力Ｘ
1、Ｘ2がそれぞれ入力され、コンパレータ４ａの出力Ｘ
1は反転して入力される。ＯＲゲート７０５にはＡＮＤ
ゲート７０４の出力と電源切換電圧検出用コンパレータ
５の出力Ｘ0が入力され、このＯＲゲート７０５の出力
Ｙがメモリプロテクト信号となる。なお、メモリプロテ
クト信号発生回路７の構成はこれに限定されるものでは
ない。
【００２４】以下図４の実施例の動作を簡単に説明す
る。外部電源電圧Ｖccが上昇し、上記実施例１で説明し
た低電圧側動作保証電圧領域の下限電圧Ｖs2(＋)になる
と電源切換電圧検出用コンパレータ５の出力Ｘ0が反転
して“Ｌ"レベルになり、トランジスタ９がオン状態と
なり内部電圧出力端子１０には外部電源電圧Ｖccが、ト
ランジスタ９を介して供給される。またこれと同時にメ
モリプロテクト信号発生回路７のＯＲゲート７０５への
入力が共に“Ｌ"レベルになるためその出力Ｙが“Ｌ"レ
ベルになる。これによりメモリプロテクト信号は“Ｌ"
レベルとなり、内部回路のプロテクトは一時解除され、
低電圧側(Ｖcc＝３.３Ｖ)でのメモリ素子へのアクセス
が可能な状態となる。さらに外部電源電圧Ｖccが上昇
し、低電圧側での動作保証電圧領域の上限電圧Ｖs3(＋)
になると、コンパレータ４ａの出力Ｘ1が反転して“Ｌ"
レベルとなり、これによりＡＮＤゲート７０４の出力が
“Ｈ"レベルになるためＯＲゲート７０５の出力Ｙが
“Ｈ"レベルになる。これによりメモリプロテクト信号
は“Ｈ"レベルとなり、再度、内部回路にプロテクトが
かかる。さらに外部電圧Ｖccが上昇し、高電圧側(Ｖcc
＝５Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になる
と、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"レベル
になり、コンパレータ４ａ、４ｂ、５の出力が全て
“Ｌ"レベルになるため、メモリプロテクト信号は再度
“Ｌ"レベルになり、内部回路のプロテクトが解除さ
れ、高電圧側(Ｖcc＝５Ｖ)でのメモリへのアクセスが可
能となる。
る。外部電源電圧Ｖccが上昇し、上記実施例１で説明し
た低電圧側動作保証電圧領域の下限電圧Ｖs2(＋)になる
と電源切換電圧検出用コンパレータ５の出力Ｘ0が反転
して“Ｌ"レベルになり、トランジスタ９がオン状態と
なり内部電圧出力端子１０には外部電源電圧Ｖccが、ト
ランジスタ９を介して供給される。またこれと同時にメ
モリプロテクト信号発生回路７のＯＲゲート７０５への
入力が共に“Ｌ"レベルになるためその出力Ｙが“Ｌ"レ
ベルになる。これによりメモリプロテクト信号は“Ｌ"
レベルとなり、内部回路のプロテクトは一時解除され、
低電圧側(Ｖcc＝３.３Ｖ)でのメモリ素子へのアクセス
が可能な状態となる。さらに外部電源電圧Ｖccが上昇
し、低電圧側での動作保証電圧領域の上限電圧Ｖs3(＋)
になると、コンパレータ４ａの出力Ｘ1が反転して“Ｌ"
レベルとなり、これによりＡＮＤゲート７０４の出力が
“Ｈ"レベルになるためＯＲゲート７０５の出力Ｙが
“Ｈ"レベルになる。これによりメモリプロテクト信号
は“Ｈ"レベルとなり、再度、内部回路にプロテクトが
かかる。さらに外部電圧Ｖccが上昇し、高電圧側(Ｖcc
＝５Ｖ)の動作保証電圧領域の下限電圧Ｖs4(＋)になる
と、コンパレータ４ｂの出力Ｘ2も反転して“Ｌ"レベル
になり、コンパレータ４ａ、４ｂ、５の出力が全て
“Ｌ"レベルになるため、メモリプロテクト信号は再度
“Ｌ"レベルになり、内部回路のプロテクトが解除さ
れ、高電圧側(Ｖcc＝５Ｖ)でのメモリへのアクセスが可
能となる。
【００２５】外部電圧Ｖccが下降する場合は上述とは逆
に外部電源電圧ＶccがＶs4(−)、Ｖs3(−)、Ｖs2(−)に
なるに従い、コンパレータ４ｂ、４ａ、５が順次出力を
反転して“Ｈ"レベルになり、高電圧側の動作保証電圧
領域の下限電圧と低電圧側の動作保証電圧領域の上限電
圧の間、および低電圧側の動作保証電圧領域の下限電圧
以下でプロテクト信号が“Ｈ"レベルとなり、内部回路
にプロテクトがかかる。また外部電源電圧がＶs2(−)に
なってコンパレータ５の出力が反転して“Ｈ"レベルに
なると、同時にＰＭＯＳトランジスタ９がオフ状態にさ
れ、バックアップ用バッテリによるバックアップ状態と
なる。
に外部電源電圧ＶccがＶs4(−)、Ｖs3(−)、Ｖs2(−)に
なるに従い、コンパレータ４ｂ、４ａ、５が順次出力を
反転して“Ｈ"レベルになり、高電圧側の動作保証電圧
領域の下限電圧と低電圧側の動作保証電圧領域の上限電
圧の間、および低電圧側の動作保証電圧領域の下限電圧
以下でプロテクト信号が“Ｈ"レベルとなり、内部回路
にプロテクトがかかる。また外部電源電圧がＶs2(−)に
なってコンパレータ５の出力が反転して“Ｈ"レベルに
なると、同時にＰＭＯＳトランジスタ９がオフ状態にさ
れ、バックアップ用バッテリによるバックアップ状態と
なる。
【００２６】実施例４．図６はこの発明の第２の発明の
一実施例による電源制御回路のブロック図である。第２
の発明では、電源電圧検出手段で検出された電圧レベル
を選択的に無効にすることにより、同一の電源制御回路
を、２つの動作保証電圧のそれぞれの単一電源電圧動作
システム(３.３Ｖ或は５Ｖで動作保証電圧領域を持
つ)、２電源電圧動作システム(３.３Ｖおよび５Ｖで動
作保証電圧領域を持つ)および広域電源電圧動作システ
ム(３.３〜５Ｖの広域の範囲で動作保証電圧領域を持
つ)にそれぞれ使用可能とした。回路構成は図１に示す
実施例１のものと殆ど同一である。実施例１の回路と異
なる点は、動作領域切換手段として、メモリプロテクト
電圧検出用コンパレータ４ａ、４ｂ、４ｃの出力側にコ
ンパレータ出力有効／無効制御回路１５ａ、１５ｂ、１
５ｃをそれぞれ設け、かつそれぞれの制御回路に制御端
子１６ａ、１６ｂ、１６ｃを設け、外部よりコンパレー
タ出力の有効／無効をそれぞれ独立に制御可能とした点
である。コンパレータ出力有効／無効制御回路１５ａ、
１５ｂ、１５ｃは共に同一の構造を有し、例えば図７に
示すように、コンパレータの出力Ｃを制御端子１６から
の制御信号Ｇバーで制御するＯＲゲート１５０からな
る。なおメモリプロテクト信号発生回路７の構造は、例
えば実施例１と同様の図２に示すものでよい。
一実施例による電源制御回路のブロック図である。第２
の発明では、電源電圧検出手段で検出された電圧レベル
を選択的に無効にすることにより、同一の電源制御回路
を、２つの動作保証電圧のそれぞれの単一電源電圧動作
システム(３.３Ｖ或は５Ｖで動作保証電圧領域を持
つ)、２電源電圧動作システム(３.３Ｖおよび５Ｖで動
作保証電圧領域を持つ)および広域電源電圧動作システ
ム(３.３〜５Ｖの広域の範囲で動作保証電圧領域を持
つ)にそれぞれ使用可能とした。回路構成は図１に示す
実施例１のものと殆ど同一である。実施例１の回路と異
なる点は、動作領域切換手段として、メモリプロテクト
電圧検出用コンパレータ４ａ、４ｂ、４ｃの出力側にコ
ンパレータ出力有効／無効制御回路１５ａ、１５ｂ、１
５ｃをそれぞれ設け、かつそれぞれの制御回路に制御端
子１６ａ、１６ｂ、１６ｃを設け、外部よりコンパレー
タ出力の有効／無効をそれぞれ独立に制御可能とした点
である。コンパレータ出力有効／無効制御回路１５ａ、
１５ｂ、１５ｃは共に同一の構造を有し、例えば図７に
示すように、コンパレータの出力Ｃを制御端子１６から
の制御信号Ｇバーで制御するＯＲゲート１５０からな
る。なおメモリプロテクト信号発生回路７の構造は、例
えば実施例１と同様の図２に示すものでよい。
【００２７】この実施例のバッテリバックアップ回路の
基本的な動作は実施例１のものと同じである。そして、
実施例１と同様に２電源電圧動作システムに対応した、
すなわち高電圧側(５Ｖ)および低電圧側(３.３Ｖ)の分
離した２つの動作保証電圧領域でそれぞれ内部回路への
アクセスが可能になる動作を行う場合には、制御端子１
６ａ、１６ｂ、１６ｃの全てに“Ｌ"レベルの制御信号
を与える。これにより、各コンパレータ４ａ、４ｂ、４
ｃの出力Ｃがそのままメモリプロテクト信号発生回路７
に与えられるため、実施例１の動作と全く同じ動作とな
る。
基本的な動作は実施例１のものと同じである。そして、
実施例１と同様に２電源電圧動作システムに対応した、
すなわち高電圧側(５Ｖ)および低電圧側(３.３Ｖ)の分
離した２つの動作保証電圧領域でそれぞれ内部回路への
アクセスが可能になる動作を行う場合には、制御端子１
６ａ、１６ｂ、１６ｃの全てに“Ｌ"レベルの制御信号
を与える。これにより、各コンパレータ４ａ、４ｂ、４
ｃの出力Ｃがそのままメモリプロテクト信号発生回路７
に与えられるため、実施例１の動作と全く同じ動作とな
る。
【００２８】次に、低電圧側(３.３Ｖ)の動作保証電圧
領域だけで内部回路にアクセス可能になる動作を行う場
合には、制御端子１６ｃに“Ｈ"レベルの制御信号を入
力して、制御回路１５ｃの出力Ｘ3を常に“Ｈ"レベル
し、コンパレータ４ｃの出力を無効する。次に、高電圧
側(５Ｖ)の動作保証電圧領域だけで内部回路にアクセス
可能になる動作を行う場合には、制御端子１６ａ、１６
ｂにそれぞれ“Ｈ"レベルの制御信号を入力して、制御
回路１５ａ、１５ｂの出力Ｘ1、Ｘ2を常に“Ｈ"レベル
し、コンパレータ４ａ、４ｂの出力を無効する。そして
低電圧側(３.３Ｖ)から高電圧側(５Ｖ)までの広域電圧
領域で内部回路にアクセス可能になる動作を行う場合に
は、制御端子１６ｂに“Ｈ"レベルの制御信号を入力し
て、制御回路１５ｂの出力Ｘ2を常に“Ｈ"レベルし、コ
ンパレータ４ｂの出力を無効する。またこの場合、制御
端子１６ｂおよび１６ｃの両方に“Ｈ"レベルの制御信
号を入力しても同様である。このようにして、電源制御
回路は２つの単一電源動作システム、２電源電圧動作シ
ステム、および広電源電圧動作システムに対応可能とな
る。
領域だけで内部回路にアクセス可能になる動作を行う場
合には、制御端子１６ｃに“Ｈ"レベルの制御信号を入
力して、制御回路１５ｃの出力Ｘ3を常に“Ｈ"レベル
し、コンパレータ４ｃの出力を無効する。次に、高電圧
側(５Ｖ)の動作保証電圧領域だけで内部回路にアクセス
可能になる動作を行う場合には、制御端子１６ａ、１６
ｂにそれぞれ“Ｈ"レベルの制御信号を入力して、制御
回路１５ａ、１５ｂの出力Ｘ1、Ｘ2を常に“Ｈ"レベル
し、コンパレータ４ａ、４ｂの出力を無効する。そして
低電圧側(３.３Ｖ)から高電圧側(５Ｖ)までの広域電圧
領域で内部回路にアクセス可能になる動作を行う場合に
は、制御端子１６ｂに“Ｈ"レベルの制御信号を入力し
て、制御回路１５ｂの出力Ｘ2を常に“Ｈ"レベルし、コ
ンパレータ４ｂの出力を無効する。またこの場合、制御
端子１６ｂおよび１６ｃの両方に“Ｈ"レベルの制御信
号を入力しても同様である。このようにして、電源制御
回路は２つの単一電源動作システム、２電源電圧動作シ
ステム、および広電源電圧動作システムに対応可能とな
る。
【００２９】実施例５．図８はこの発明の第１の発明に
係る電源制御回路１７を設けたバックアップ可能なＩＣ
メモリカード全体のブロック図である。図において１８
はバックアップ用バッテリ、１９はコントロール／アド
レスデコード回路、２０はアドレスバッファ、２１はメ
モリ素子、２２はデータバッファ、２３は例えばカード
イネーブル信号等を入力する制御入力端子、２４はアド
レス入力端子、２５はデータ入出力端子である。
係る電源制御回路１７を設けたバックアップ可能なＩＣ
メモリカード全体のブロック図である。図において１８
はバックアップ用バッテリ、１９はコントロール／アド
レスデコード回路、２０はアドレスバッファ、２１はメ
モリ素子、２２はデータバッファ、２３は例えばカード
イネーブル信号等を入力する制御入力端子、２４はアド
レス入力端子、２５はデータ入出力端子である。
【００３０】次に動作について説明する。バッテリ１８
によるバックアップ状態では、この発明に係る電源制御
回路１７の内部電圧出力端子１０からは、バッテリ１８
の電圧が出力され、内部回路のバックアップが行われ
る。また、この時、電源制御回路１７のメモリプロテク
ト信号出力端子８からコントロール／アドレスデコード
回路１９へメモリプロテクト信号が出力され、メモリ素
子２１はプロテクトがかかりアクセス不可の状態となっ
ている。次に外部電源電圧端子１とグランド端子２に印
加される外部電源電圧Ｖccが上昇し、電源切換検出電圧
Ｖs1(＋)になると、電源制御回路１７の内部電圧出力端
子１０へは外部電源電圧Ｖccが出力される。さらに外部
電源電圧Ｖccが上昇し２電源電圧動作システムの低電圧
側の動作保証電圧領域の下限電圧Ｖs2(＋)を越えると電
源制御回路１７からのメモリプロテクト信号は解除さ
れ、メモリ素子２１は外部よりアクセス可能となる。さ
らに外部電源電圧Ｖccが上昇し、低電圧側の動作保証電
圧領域の上限電圧Ｖs3(＋)を越えると、再び電源制御回
路１７からのメモリプロテクト信号が出力され、メモリ
素子２１はアクセス不可(スタンバイ)状態となる。さら
に外部電源電圧Ｖccが上昇し、２電源動作システムの高
電圧側の動作保証電圧領域の下限電圧Ｖs4(＋)を越える
と電源制御回路１７からのメモリプロテクト信号は解除
され、高電圧側の動作保証電圧領域でのアクセスが可能
となる。電源電圧下降時は上記と逆の順序により、動作
保証がされていない電圧範囲において、確実にメモリプ
ロテクトがかかるように電圧制御回路１７が動作する。
によるバックアップ状態では、この発明に係る電源制御
回路１７の内部電圧出力端子１０からは、バッテリ１８
の電圧が出力され、内部回路のバックアップが行われ
る。また、この時、電源制御回路１７のメモリプロテク
ト信号出力端子８からコントロール／アドレスデコード
回路１９へメモリプロテクト信号が出力され、メモリ素
子２１はプロテクトがかかりアクセス不可の状態となっ
ている。次に外部電源電圧端子１とグランド端子２に印
加される外部電源電圧Ｖccが上昇し、電源切換検出電圧
Ｖs1(＋)になると、電源制御回路１７の内部電圧出力端
子１０へは外部電源電圧Ｖccが出力される。さらに外部
電源電圧Ｖccが上昇し２電源電圧動作システムの低電圧
側の動作保証電圧領域の下限電圧Ｖs2(＋)を越えると電
源制御回路１７からのメモリプロテクト信号は解除さ
れ、メモリ素子２１は外部よりアクセス可能となる。さ
らに外部電源電圧Ｖccが上昇し、低電圧側の動作保証電
圧領域の上限電圧Ｖs3(＋)を越えると、再び電源制御回
路１７からのメモリプロテクト信号が出力され、メモリ
素子２１はアクセス不可(スタンバイ)状態となる。さら
に外部電源電圧Ｖccが上昇し、２電源動作システムの高
電圧側の動作保証電圧領域の下限電圧Ｖs4(＋)を越える
と電源制御回路１７からのメモリプロテクト信号は解除
され、高電圧側の動作保証電圧領域でのアクセスが可能
となる。電源電圧下降時は上記と逆の順序により、動作
保証がされていない電圧範囲において、確実にメモリプ
ロテクトがかかるように電圧制御回路１７が動作する。
【００３１】実施例６．図９はこの発明の第２の発明に
係る電源制御回路２６を用いたバックアップ可能なＩＣ
メモリカード全体のブロック図である。図において、１
６ａ、１６ｂ、１６ｃは図６に示されたコンパレータ出
力有効／無効制御回路１５ａ、１５ｂ、１５ｃの制御端
子であり、これら制御端子１６ａ、１６ｂ、１６ｃによ
り、電源電圧検出手段から出力される各動作保証電圧領
域の上限電圧および下限電圧の検出信号を、カード外部
から有効／無効に設定可能となり、このＩＣメモリカー
ドは、２電源電圧動作システム、単一低電源電圧動作シ
ステム、単一高電源電圧動作システム、および広電源電
圧動作システムのいずれのシステムでも動作可能とな
る。
係る電源制御回路２６を用いたバックアップ可能なＩＣ
メモリカード全体のブロック図である。図において、１
６ａ、１６ｂ、１６ｃは図６に示されたコンパレータ出
力有効／無効制御回路１５ａ、１５ｂ、１５ｃの制御端
子であり、これら制御端子１６ａ、１６ｂ、１６ｃによ
り、電源電圧検出手段から出力される各動作保証電圧領
域の上限電圧および下限電圧の検出信号を、カード外部
から有効／無効に設定可能となり、このＩＣメモリカー
ドは、２電源電圧動作システム、単一低電源電圧動作シ
ステム、単一高電源電圧動作システム、および広電源電
圧動作システムのいずれのシステムでも動作可能とな
る。
【００３２】
【発明の効果】以上のように、第１の発明によれば、２
つの動作保証電圧領域を有する２電源電圧動作システム
に使用されるバックアップ可能なＩＣメモリカードの電
源制御回路において、２つの動作保証電圧領域の間の動
作保証されていない電圧領域においても確実にメモリプ
ロテクトをかけるようにしたので、内部データへの誤ア
クセスによるデータ破壊を防ぐことが可能となり、より
信頼性の高いＩＣメモリカードの電源制御回路が得られ
る効果がある。
つの動作保証電圧領域を有する２電源電圧動作システム
に使用されるバックアップ可能なＩＣメモリカードの電
源制御回路において、２つの動作保証電圧領域の間の動
作保証されていない電圧領域においても確実にメモリプ
ロテクトをかけるようにしたので、内部データへの誤ア
クセスによるデータ破壊を防ぐことが可能となり、より
信頼性の高いＩＣメモリカードの電源制御回路が得られ
る効果がある。
【００３３】さらに第２の発明によれば、第１の発明の
２つの動作保証電圧領域に関連する電源電圧の検出信号
を独立に外部より制御することにより、同一の電源制御
回路を２電源電圧動作システムと２種類の単一電源電圧
動作システム、および広域電源電圧動作システムでそれ
ぞれに使用することが可能となり、各種カードの電源制
御回路の共通化によるコスト低減効果が得られる効果が
ある。
２つの動作保証電圧領域に関連する電源電圧の検出信号
を独立に外部より制御することにより、同一の電源制御
回路を２電源電圧動作システムと２種類の単一電源電圧
動作システム、および広域電源電圧動作システムでそれ
ぞれに使用することが可能となり、各種カードの電源制
御回路の共通化によるコスト低減効果が得られる効果が
ある。
【図１】この発明の第１の発明の一実施例によるＩＣメ
モリカードの電源制御回路のブロック図である。
モリカードの電源制御回路のブロック図である。
【図２】図１のメモリプロテクト信号発生回路の構成の
一例を示すロジック回路図である。
一例を示すロジック回路図である。
【図３】この発明の第１の発明の他の実施例によるＩＣ
メモリカードの電源制御回路のブロック図である。
メモリカードの電源制御回路のブロック図である。
【図４】この発明の第１の発明のさらに別の実施例によ
るＩＣメモリカードの電源制御回路のブロック図であ
る。
るＩＣメモリカードの電源制御回路のブロック図であ
る。
【図５】図４のメモリプロテクト信号発生回路の構成の
一例を示すロジック回路図である。
一例を示すロジック回路図である。
【図６】この発明の第２の発明の一実施例によるＩＣメ
モリカードの電源制御回路のブロック図である。
モリカードの電源制御回路のブロック図である。
【図７】図６のコンパレータ出力有効／無効制御回路の
構成の一例を示すロジック回路図である。
構成の一例を示すロジック回路図である。
【図８】この発明の第１の発明に係る電源制御回路を設
けたＩＣメモリカードのブロック図である。
けたＩＣメモリカードのブロック図である。
【図９】この発明の第２の発明に係る電源制御回路を設
けたＩＣメモリカードのブロック図である。
けたＩＣメモリカードのブロック図である。
【図１０】従来のバックアップ機能を有するＩＣメモリ
カードの電源制御回路のブロック図である。
カードの電源制御回路のブロック図である。
１ 外部電源電圧端子 １ａ 外部電源線 ２ グランド端子 ３ａ 分圧抵抗 ３ｂ 分圧抵抗 ３ｃ 分圧抵抗 ３ｄ 分圧抵抗 ３ｅ 分圧抵抗 ３ｆ 分圧抵抗 ４ａ メモリプロテクト電圧検出用コンパレータ ４ｂ メモリプロテクト電圧検出用コンパレータ ４ｃ メモリプロテクト電圧検出用コンパレータ ５ 電源切換電圧検出用コンパレータ ６ 基準電圧発生回路 ７ メモリプロテクト信号発生回路 ８ メモリプロテクト信号出力端子 ９ 電源切換用ＰＭＯＳトランジスタ １０ 内部電圧出力端子 １０ａ 内部電源線 １１ バックアップ用バッテリ接続端子 １２ ショトキバリアダイオード １３ 電流制限抵抗 １４ａ 定電圧源 １４ｂ 定電圧源 １５ａ コンパレータ出力有効／無効制御回路 １５ｂ コンパレータ出力有効／無効制御回路 １５ｃ コンパレータ出力有効／無効制御回路 １６ａ 制御端子 １６ｂ 制御端子 １６ｃ 制御端子 １７ 電源制御回路 １８ バックアップ用バッテリ １９ コントロール／アドレスデコード回路 ２０ アドレスバッファ ２１ メモリ素子 ２２ データバッファ ２３ 制御入力端子 ２４ アドレス入力端子 ２５ データ入出力端子 ２６ 電源制御回路
Claims (2)
- 【請求項１】 異なる２つの電源電圧領域での動作を保
証したデュアルボルテージ動作システムで用いられ、か
つ内部回路のためのバックアップ用バッテリを有するＩ
Ｃメモリカードのための電源制御回路であって、 外部電源が着脱可能に接続される外部電源線と、 上記内部回路、および上記外部電源からの電力の供給が
ない時に上記内部回路に電力を供給するバックアップ用
バッテリが接続される内部電源線と、 上記外部電源線の電圧レベルが上記２つの動作保証電圧
領域のいずれかにあることを少なくとも検出する電源電
圧検出手段と、 上記電源電圧検出手段に従って上記外部電源線と内部電
源線とを接続／切離しする電源切換手段と、 上記電源電圧検出手段に従って、上記外部電源線の電圧
レベルが上記２つの動作保証電圧領域のいずれかにある
時に、上記内部回路を動作可能な状態にするプロテクト
制御手段と、 を備えたＩＣメモリカードの電源制御回路。 - 【請求項２】 異なる２つの電源電圧領域での動作を保
証したデュアルボルテージ動作システムでも使用可能
で、かつ内部回路のためのバックアップ用バッテリを有
するＩＣメモリカードのための電源制御回路であって、 外部電源が着脱可能に接続される外部電源線と、 上記内部回路、および上記外部電源からの電力の供給が
ない時に上記内部回路に電力を供給するバックアップ用
バッテリが接続される内部電源線と、 上記外部電源線の電圧レベルが上記２つの動作保証電圧
領域のいずれかにあることを少なくとも検出する電源電
圧検出手段と、 上記電源電圧検出手段に従って上記外部電源線と内部電
源線とを接続／切離しする電源切換手段と、 上記電源電圧検出手段に従って、上記外部電源線の電圧
レベルが上記２つの動作保証電圧領域のいずれかにある
時に、上記内部回路を動作可能な状態にするプロテクト
制御手段と、 上記電源電圧検出手段で検出された電圧レベルを選択的
に無効にすることにより、上記２つの動作保証電圧領域
のそれぞれの単一電源電圧動作システム、２電源電圧動
作システムおよび広域電源電圧動作システムに対応する
ように動作領域を切る変える動作領域切換手段と、 を備えたＩＣメモリカードの電源制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246675A JPH06103748A (ja) | 1992-09-16 | 1992-09-16 | Ｉｃメモリカードの電源制御回路 |
| US08/121,189 US5382839A (en) | 1992-09-16 | 1993-09-15 | Power supply control circuit for use in IC memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246675A JPH06103748A (ja) | 1992-09-16 | 1992-09-16 | Ｉｃメモリカードの電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103748A true JPH06103748A (ja) | 1994-04-15 |
Family
ID=17151949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246675A Pending JPH06103748A (ja) | 1992-09-16 | 1992-09-16 | Ｉｃメモリカードの電源制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5382839A (ja) |
| JP (1) | JPH06103748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996003750A1 (en) * | 1994-07-25 | 1996-02-08 | Microunity Systems Engineering, Inc. | A voltage protection circuit |
| US7501883B2 (en) | 2005-07-18 | 2009-03-10 | Samsung Electronics Co., Ltd. | Apparatus and method for generating internal voltage adaptively from external voltage |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105681A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5530398A (en) * | 1994-04-11 | 1996-06-25 | Rockwell International Corporation | Accurate reference generation technique valid during system power-up transients |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| DE69431521T2 (de) * | 1994-10-27 | 2003-06-05 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren und Schaltungsanordnung zum Transistorschutz gegen Ausschaltung und Spannungsregler der dieses Verfahren anwendet |
| JPH08185248A (ja) * | 1994-12-15 | 1996-07-16 | Internatl Business Mach Corp <Ibm> | 電源管理機構、電源管理方法、及び入出力装置用コントローラ |
| US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US5845313A (en) | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
| US6978342B1 (en) | 1995-07-31 | 2005-12-20 | Lexar Media, Inc. | Moving sectors within a block of information in a flash memory mass storage architecture |
| US8171203B2 (en) * | 1995-07-31 | 2012-05-01 | Micron Technology, Inc. | Faster write operations to nonvolatile memory using FSInfo sector manipulation |
| EP0766256B1 (en) * | 1995-09-29 | 1999-12-01 | STMicroelectronics S.r.l. | Voltage regulator for semiconductor non-volatile electrically programmable memory devices |
| US5892394A (en) * | 1996-07-19 | 1999-04-06 | Holtek Microelectronics Inc. | Intelligent bias voltage generating circuit |
| US5852376A (en) * | 1996-08-23 | 1998-12-22 | Ramtron International Corporation | Bandgap reference based power-on detect circuit including a supression circuit |
| JP3524294B2 (ja) * | 1996-10-14 | 2004-05-10 | アルプス電気株式会社 | スイッチ開閉状態検出回路 |
| US5809449A (en) * | 1996-10-30 | 1998-09-15 | Hewlett-Packard Company | Indicator of battery current for portable devices |
| US5894423A (en) * | 1996-12-26 | 1999-04-13 | Motorola Inc. | Data processing system having an auto-ranging low voltage detection circuit |
| EP0860762A3 (de) * | 1997-02-25 | 1999-04-07 | TEMIC TELEFUNKEN microelectronic GmbH | Schaltungsanordnung und Verfahren zum Erzeugen einer Versorgungsgleichspannung |
| JP3621542B2 (ja) * | 1997-02-27 | 2005-02-16 | 株式会社東芝 | 半導体集積回路 |
| US6127879A (en) * | 1998-02-26 | 2000-10-03 | Lockheed Martin Corporation | Multi-channel overvoltage protection circuit |
| JP2000299922A (ja) * | 1999-02-12 | 2000-10-24 | Yazaki Corp | 電源供給制御装置および電源供給制御方法 |
| US6820203B1 (en) * | 1999-04-07 | 2004-11-16 | Sony Corporation | Security unit for use in memory card |
| DE19947115C2 (de) * | 1999-09-30 | 2002-01-03 | Infineon Technologies Ag | Schaltungsanordnung zur stromsparenden Referenzspannungserzeugung |
| US7102671B1 (en) | 2000-02-08 | 2006-09-05 | Lexar Media, Inc. | Enhanced compact flash memory card |
| US7167944B1 (en) | 2000-07-21 | 2007-01-23 | Lexar Media, Inc. | Block management for mass storage |
| JP4057260B2 (ja) * | 2001-08-07 | 2008-03-05 | 株式会社日立製作所 | 電源回路、電源システム、および電子装置 |
| GB0123410D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| GB0123415D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
| GB0123416D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Non-volatile memory control |
| GB0123419D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Data handling system |
| GB0123421D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
| GB0123417D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Improved data processing |
| US6950918B1 (en) | 2002-01-18 | 2005-09-27 | Lexar Media, Inc. | File management of one-time-programmable nonvolatile memory devices |
| US6957295B1 (en) | 2002-01-18 | 2005-10-18 | Lexar Media, Inc. | File management of one-time-programmable nonvolatile memory devices |
| US7231643B1 (en) | 2002-02-22 | 2007-06-12 | Lexar Media, Inc. | Image rescue system including direct communication between an application program and a device driver |
| JP4162076B2 (ja) * | 2002-05-30 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6973519B1 (en) | 2003-06-03 | 2005-12-06 | Lexar Media, Inc. | Card identification compatibility |
| WO2005059854A2 (en) | 2003-12-17 | 2005-06-30 | Lexar Media, Inc. | Electronic equipment point-of-sale activation to avoid theft |
| WO2005081891A2 (en) * | 2004-02-23 | 2005-09-09 | Lexar Media, Inc. | Secure compact flash |
| US7725628B1 (en) | 2004-04-20 | 2010-05-25 | Lexar Media, Inc. | Direct secondary device interface by a host |
| US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
| US7269764B2 (en) * | 2004-06-18 | 2007-09-11 | International Business Machines Corporation | Monitoring VRM-induced memory errors |
| US7594063B1 (en) * | 2004-08-27 | 2009-09-22 | Lexar Media, Inc. | Storage capacity status |
| US7464306B1 (en) * | 2004-08-27 | 2008-12-09 | Lexar Media, Inc. | Status of overall health of nonvolatile memory |
| US7417488B2 (en) * | 2005-11-04 | 2008-08-26 | Intel Corporation | Regulation circuit for inductive charge pump |
| US7675802B2 (en) | 2006-09-29 | 2010-03-09 | Sandisk Corporation | Dual voltage flash memory card |
| US7656735B2 (en) | 2006-09-29 | 2010-02-02 | Sandisk Corporation | Dual voltage flash memory methods |
| CN102299501B (zh) * | 2010-06-28 | 2014-03-19 | 比亚迪股份有限公司 | 一种欠压保护电路 |
| TWI397818B (zh) * | 2010-07-27 | 2013-06-01 | Transcend Information Inc | 儲存裝置及其運作方法 |
| US20130138255A1 (en) * | 2011-06-23 | 2013-05-30 | Integrated Systems International, Llc | Method and Apparatus for Power Control |
| US11915771B2 (en) | 2021-12-29 | 2024-02-27 | Micron Technology, Inc. | Voltage detection for managed memory systems |
| CN114740768A (zh) * | 2022-03-04 | 2022-07-12 | 芯翼信息科技(上海)有限公司 | 低电压检测控制电路、方法及电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371289A (ja) * | 1989-08-10 | 1991-03-27 | Toshiba Corp | Ｉｃ及びそのｉｃを備えたｉｃカード |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288865A (en) * | 1980-02-06 | 1981-09-08 | Mostek Corporation | Low-power battery backup circuit for semiconductor memory |
| EP0079885A4 (en) * | 1981-05-27 | 1984-03-01 | Mostek Corp | POWER SUPPLY CONTROL FOR AN INTEGRATED CIRCUIT. |
| US4428020A (en) * | 1981-10-14 | 1984-01-24 | Scm Corporation | Power supply sensing circuitry |
| JPS60176324A (ja) * | 1984-02-22 | 1985-09-10 | Pioneer Electronic Corp | 波形整形回路 |
| JPS63236113A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | バツテリ駆動携帯用機器 |
| JP2862591B2 (ja) * | 1989-09-29 | 1999-03-03 | 株式会社東芝 | 突入電流防止回路 |
-
1992
- 1992-09-16 JP JP4246675A patent/JPH06103748A/ja active Pending
-
1993
- 1993-09-15 US US08/121,189 patent/US5382839A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371289A (ja) * | 1989-08-10 | 1991-03-27 | Toshiba Corp | Ｉｃ及びそのｉｃを備えたｉｃカード |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996003750A1 (en) * | 1994-07-25 | 1996-02-08 | Microunity Systems Engineering, Inc. | A voltage protection circuit |
| US5535166A (en) * | 1994-07-25 | 1996-07-09 | Microunity Systems Engineering, Inc. | Circuit for isolating and driving interconnect lines |
| US7501883B2 (en) | 2005-07-18 | 2009-03-10 | Samsung Electronics Co., Ltd. | Apparatus and method for generating internal voltage adaptively from external voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US5382839A (en) | 1995-01-17 |
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| JPH06103748A (ja) | Ｉｃメモリカードの電源制御回路 | |
| KR940010419B1 (ko) | 반도체집적회로 | |
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