JPH0556691B2 - - Google Patents
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- JPH0556691B2 JPH0556691B2 JP61160368A JP16036886A JPH0556691B2 JP H0556691 B2 JPH0556691 B2 JP H0556691B2 JP 61160368 A JP61160368 A JP 61160368A JP 16036886 A JP16036886 A JP 16036886A JP H0556691 B2 JPH0556691 B2 JP H0556691B2
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- signal
- phase
- input instruction
- instruction signal
- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はデイジタル位相同期ループに関し、
さらに詳細にいえば、ランダムウオークフイルタ
を使用して入力信号のジツタを効果的に抑制する
ことができるようにしたデイジタル位相同期ルー
プに関する。
さらに詳細にいえば、ランダムウオークフイルタ
を使用して入力信号のジツタを効果的に抑制する
ことができるようにしたデイジタル位相同期ルー
プに関する。
〈従来の技術〉
従来から信号再生・選択等の用途にデイジタル
位相同期ループが広く使用されており(IEEE
TRANSACTTIONS ON
COMMUNICATIONS,VOL.COM−20,No.2,
APRIL 1972参照)、具体的な1構成としては、
第3図、および第4図に示すように、デイジタル
入力信号、および分周器25からの出力信号を2
値位相比較器21に供給することにより進み入力
指示信号、または遅れ入力指示信号を選択的にラ
ンダムウオークフイルタ22に供給している。そ
して、ランダムウオークフイルタ22からの進み
制御信号、または遅れ制御信号を、上記デイジタ
ル入力信号の周波数より充分に高い周波数の信号
が発振器23から供給される位相制御器24に供
給し、位相制御器24からの出力信号を分周器2
5により分周して、外部に出力するようにしてい
る。
位相同期ループが広く使用されており(IEEE
TRANSACTTIONS ON
COMMUNICATIONS,VOL.COM−20,No.2,
APRIL 1972参照)、具体的な1構成としては、
第3図、および第4図に示すように、デイジタル
入力信号、および分周器25からの出力信号を2
値位相比較器21に供給することにより進み入力
指示信号、または遅れ入力指示信号を選択的にラ
ンダムウオークフイルタ22に供給している。そ
して、ランダムウオークフイルタ22からの進み
制御信号、または遅れ制御信号を、上記デイジタ
ル入力信号の周波数より充分に高い周波数の信号
が発振器23から供給される位相制御器24に供
給し、位相制御器24からの出力信号を分周器2
5により分周して、外部に出力するようにしてい
る。
また、上記ランダムウオークフイルタ22は、
2N段のアツプダウンカウンタ22aを主要部と
するものであり、進み入力指示信号が供給される
毎に内容を1ずつ増加させ、遅れ入力指示信号が
供給される毎に内容を1ずつ減少させるようにし
ている。そして、アツプダウンカウンタ22aか
らのキヤリー出力を進み制御信号とし、ボロー出
力を遅れ制御信号とし、両制御信号を入力とする
ORゲート22bからの出力信号を上記アツプダ
ウンカウンタ22aのリセツト端子に供給するこ
とにより、アツプダウンカウンタ22aの内容を
Nにリセツトするようにしている。
2N段のアツプダウンカウンタ22aを主要部と
するものであり、進み入力指示信号が供給される
毎に内容を1ずつ増加させ、遅れ入力指示信号が
供給される毎に内容を1ずつ減少させるようにし
ている。そして、アツプダウンカウンタ22aか
らのキヤリー出力を進み制御信号とし、ボロー出
力を遅れ制御信号とし、両制御信号を入力とする
ORゲート22bからの出力信号を上記アツプダ
ウンカウンタ22aのリセツト端子に供給するこ
とにより、アツプダウンカウンタ22aの内容を
Nにリセツトするようにしている。
したがつて、進み入力指示信号が遅れ入力指示
信号よりもN回多くなつた時点で進み制御信号が
出力され、位相制御器24により遅れ側に位相を
制御し、分周器25により分周することにより、
位相のずれを補償した信号を出力することができ
る。
信号よりもN回多くなつた時点で進み制御信号が
出力され、位相制御器24により遅れ側に位相を
制御し、分周器25により分周することにより、
位相のずれを補償した信号を出力することができ
る。
逆に、遅れ入力指示信号が進み入力指示信号よ
りもN回多くなつた時点で遅れ制御信号が出力さ
れ、位相制御器24により進み側に位相を制御
し、分周器25により分周することにより、位相
のずれを補償した信号を出力することができる。
りもN回多くなつた時点で遅れ制御信号が出力さ
れ、位相制御器24により進み側に位相を制御
し、分周器25により分周することにより、位相
のずれを補償した信号を出力することができる。
即ち、進み入力指示信号、または遅れ入力指示
信号が出力されても、直ちに位相制御を行なうの
ではなく、何れかの入力指示信号が他方よりもN
回多くなつた時点においてのみ位相制御を行なう
のであるから、デイジタル入力信号のジツタを抑
制して、出力位相を安定させることができる。
信号が出力されても、直ちに位相制御を行なうの
ではなく、何れかの入力指示信号が他方よりもN
回多くなつた時点においてのみ位相制御を行なう
のであるから、デイジタル入力信号のジツタを抑
制して、出力位相を安定させることができる。
〈発明が解決しようとする問題点〉
上記の構成のデイジタル位相同期ループにおい
ては、アツプダウンカウンタ22aの段数を増加
させることにより、ジツタ抑制効果を向上させる
ことができるのであるが、アツプダウンカウンタ
22aの段数を増加させると、デイジタル位相同
期ループの応答時間が段数に比例して増加するの
で、ジツタ抑制効果と過渡特性とを共に満足させ
ることができないとう問題がある。即ち、ジツタ
抑制効果を高めると過渡特性が劣化し、過渡特性
を高めるとジツタ抑制効果が劣化するという問題
が発生するのである。
ては、アツプダウンカウンタ22aの段数を増加
させることにより、ジツタ抑制効果を向上させる
ことができるのであるが、アツプダウンカウンタ
22aの段数を増加させると、デイジタル位相同
期ループの応答時間が段数に比例して増加するの
で、ジツタ抑制効果と過渡特性とを共に満足させ
ることができないとう問題がある。即ち、ジツタ
抑制効果を高めると過渡特性が劣化し、過渡特性
を高めるとジツタ抑制効果が劣化するという問題
が発生するのである。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたもの
であり、ジツタ抑制効果と過渡特性とを共に満足
させることができるデイジタル位相同期ループを
提供することを目的としている。
であり、ジツタ抑制効果と過渡特性とを共に満足
させることができるデイジタル位相同期ループを
提供することを目的としている。
〈問題点を解決するための手段〉
上記の目的を達成するための、この発明のデイ
ジタル位相同期ループは、進み入力指示信号、お
よび遅れ入力指示信号を入力として位相のずれ傾
向を示す信号を出力する位相ずれ傾向検出手段
と、位相ずれ傾向検出手段のずれ傾向検出信号を
入力としてランダムウオークフイルタに供給する
基準値を上記ずれ傾向に対応させて変化させる基
準値制御手段とを具備するものである。
ジタル位相同期ループは、進み入力指示信号、お
よび遅れ入力指示信号を入力として位相のずれ傾
向を示す信号を出力する位相ずれ傾向検出手段
と、位相ずれ傾向検出手段のずれ傾向検出信号を
入力としてランダムウオークフイルタに供給する
基準値を上記ずれ傾向に対応させて変化させる基
準値制御手段とを具備するものである。
〈作用〉
以上の構成のデイジタル位相同期ループであれ
ば、入力信号の位相を判別して、進み入力指示信
号、遅れ入力指示信号を選択的にランダムウオー
クフイルタに供給することにより位相進み制御信
号、位相遅れ制御信号を位相制御装置に供給し、
位相補正が施された信号を出力する場合におい
て、上記進み入力指示信号、または遅れ入力指示
信号に基いて位相ずれ傾向検出手段により位相の
ずれ傾向を検出し、位相ずれ傾向検出手段からの
ずれ傾向検出信号に基いて基準値制御手段により
ランダムウオークフイルタに供給する基準値を上
記ずれ傾向に対応させて変化させることができ
る。
ば、入力信号の位相を判別して、進み入力指示信
号、遅れ入力指示信号を選択的にランダムウオー
クフイルタに供給することにより位相進み制御信
号、位相遅れ制御信号を位相制御装置に供給し、
位相補正が施された信号を出力する場合におい
て、上記進み入力指示信号、または遅れ入力指示
信号に基いて位相ずれ傾向検出手段により位相の
ずれ傾向を検出し、位相ずれ傾向検出手段からの
ずれ傾向検出信号に基いて基準値制御手段により
ランダムウオークフイルタに供給する基準値を上
記ずれ傾向に対応させて変化させることができ
る。
即ち、位相のずれは一般的に進み方向、或は遅
れ方向の何れかにのみ偏つて発生するのであるか
ら、位相のずれ傾向を検出すれば、ランダムウオ
ークフイルタの基準値を偏らせて、少ない入力指
示信号に基いて位相制御を行なわせても、充分な
ジツタ抑制効果を発揮させることができる。
れ方向の何れかにのみ偏つて発生するのであるか
ら、位相のずれ傾向を検出すれば、ランダムウオ
ークフイルタの基準値を偏らせて、少ない入力指
示信号に基いて位相制御を行なわせても、充分な
ジツタ抑制効果を発揮させることができる。
〈実施例〉
以下、実施例を示す添付図面によつて詳細に説
明する。
明する。
第2図はこの発明のデイジタル位相同期ループ
の一実施例を示す電気回路図であり、2値位相比
較器1と、ランダムウオークフイルタ2と、固定
発振器3と、位相制御器4と、分周器5と、位相
ずれ傾向検出部6と、基準値制御部7とから構成
されている。
の一実施例を示す電気回路図であり、2値位相比
較器1と、ランダムウオークフイルタ2と、固定
発振器3と、位相制御器4と、分周器5と、位相
ずれ傾向検出部6と、基準値制御部7とから構成
されている。
上記2値位相比較器1は、デイジタル入力信
号、および分周器5からの分周信号とを入力とし
て、デイジタル入力信号の位相が進んでいるか否
かを判別し、進み入力指示信号、遅れ入力指示信
号を選択的に出力するものであり、上記ランダム
ウオークフイルタ2は、例えば2N段のアツプダ
ウンカウンタからなるものであつて、進み入力指
示信号に基いて内容が1つずつ増加させられ、遅
れ入力指示信号に基いて内容が1ずつ減少させら
れ、キヤリー信号を進み制御信号として出力し、
ボロー信号を遅れ制御信号として出力するもので
ある。また、上記固定発振器3は、デイジタル入
力信号の周波数よりも充分に高い周波数(例え
ば、デイジタル入力信号の周波数が100KHzであ
る場合に、1.6MHz程度の周波数)の信号を出力
するものであり、上記位相制御器4は、上記制御
信号に基いて固定発振器3からの信号の周波数を
制御するものであり、上記分周器5は、位相制御
器4からの出力信号を1/k(kは予め設定され
ている整数であり、kを大きくする程、定常状態
における位相誤差を小さくすることができる)に
分周するものである。
号、および分周器5からの分周信号とを入力とし
て、デイジタル入力信号の位相が進んでいるか否
かを判別し、進み入力指示信号、遅れ入力指示信
号を選択的に出力するものであり、上記ランダム
ウオークフイルタ2は、例えば2N段のアツプダ
ウンカウンタからなるものであつて、進み入力指
示信号に基いて内容が1つずつ増加させられ、遅
れ入力指示信号に基いて内容が1ずつ減少させら
れ、キヤリー信号を進み制御信号として出力し、
ボロー信号を遅れ制御信号として出力するもので
ある。また、上記固定発振器3は、デイジタル入
力信号の周波数よりも充分に高い周波数(例え
ば、デイジタル入力信号の周波数が100KHzであ
る場合に、1.6MHz程度の周波数)の信号を出力
するものであり、上記位相制御器4は、上記制御
信号に基いて固定発振器3からの信号の周波数を
制御するものであり、上記分周器5は、位相制御
器4からの出力信号を1/k(kは予め設定され
ている整数であり、kを大きくする程、定常状態
における位相誤差を小さくすることができる)に
分周するものである。
第1図は上記ランダムウオークフイルタ2、位
相ずれ傾向検出部6、および基準値制御部7を詳
細に示す電気回路図である。
相ずれ傾向検出部6、および基準値制御部7を詳
細に示す電気回路図である。
上記ランダムウオークフイルタ2は、進み入力
指示信号がアツプ入力端子に供給されるととも
に、遅れ入力指示信号がダウン入力端子に供給さ
れている。そして、基準値制御部7からのロード
信号がロード端子に供給された時点で基準値制御
部7からの数値信号がプリセツト入力端子に供給
され、さらに、キヤリー信号が進み制御信号とし
て出力されるとともに、ボロー信号が遅れ制御信
号として出力されるようにしている。
指示信号がアツプ入力端子に供給されるととも
に、遅れ入力指示信号がダウン入力端子に供給さ
れている。そして、基準値制御部7からのロード
信号がロード端子に供給された時点で基準値制御
部7からの数値信号がプリセツト入力端子に供給
され、さらに、キヤリー信号が進み制御信号とし
て出力されるとともに、ボロー信号が遅れ制御信
号として出力されるようにしている。
また、上記位相ずれ傾向検出部6は、m段のシ
フトレジスタ8を主要部とするものであり、上記
進み入力指示信号、および遅れ入力指示信号を入
力とするORゲート9からの出力信号をクロツク
信号としてシフトレジスタ8に供給しているとと
もに、上記進み入力指示信号をデータ信号として
シフトレジスタ8に供給している。そして、上記
シフトレジスタ8の全段の出力信号をそのまま第
1のANDゲート10に供給しているとともに、
全段の出力信号を反転させた状態で第2のAND
ゲート11に供給し、各ANDゲート10,11
の出力信号を、上記ORゲート9からの信号によ
り開かれるANDゲート12,13にそれぞれ供
給しているとともに、両ANDゲート10,11
の出力信号を反転させた状態でXORゲート14
に供給している。尚、上記mは、後述するアツプ
ダウンカウンタ15の段数nに依存して定められ
るものであり、ジツタ抑圧効果、および応答性が
最も良好になる所定数に設定されることが好まし
い。
フトレジスタ8を主要部とするものであり、上記
進み入力指示信号、および遅れ入力指示信号を入
力とするORゲート9からの出力信号をクロツク
信号としてシフトレジスタ8に供給しているとと
もに、上記進み入力指示信号をデータ信号として
シフトレジスタ8に供給している。そして、上記
シフトレジスタ8の全段の出力信号をそのまま第
1のANDゲート10に供給しているとともに、
全段の出力信号を反転させた状態で第2のAND
ゲート11に供給し、各ANDゲート10,11
の出力信号を、上記ORゲート9からの信号によ
り開かれるANDゲート12,13にそれぞれ供
給しているとともに、両ANDゲート10,11
の出力信号を反転させた状態でXORゲート14
に供給している。尚、上記mは、後述するアツプ
ダウンカウンタ15の段数nに依存して定められ
るものであり、ジツタ抑圧効果、および応答性が
最も良好になる所定数に設定されることが好まし
い。
さらに、上記基準値制御部7は、アツプダウン
カウンタ15、およびORゲート16から構成さ
れている。そして、上記ANDゲート12からの
出力信号が進み側基準値制御信号としてアツプダ
ウンカウンタのアツプ入力端子に供給されている
とともに、上記ANDゲート13からの出力信号
が遅れ側基準値制御信号としてアツプダウンカウ
ンタのダウン入力端子に供給され、上記XORゲ
ート14からの出力信号がアツプダウンカウンタ
のリセツト入力端子に供給されている。また、上
記進み制御信号、および遅れ制御信号を入力とす
る上記ORゲート16からの出力信号をランダム
ウオークフイルタ2のロード端子に供給してい
る。さらに、上記アツプダウンカウンタ15の数
値出力信号をランダムウオークフイルタ2のプリ
セツト入力端子に供給している。
カウンタ15、およびORゲート16から構成さ
れている。そして、上記ANDゲート12からの
出力信号が進み側基準値制御信号としてアツプダ
ウンカウンタのアツプ入力端子に供給されている
とともに、上記ANDゲート13からの出力信号
が遅れ側基準値制御信号としてアツプダウンカウ
ンタのダウン入力端子に供給され、上記XORゲ
ート14からの出力信号がアツプダウンカウンタ
のリセツト入力端子に供給されている。また、上
記進み制御信号、および遅れ制御信号を入力とす
る上記ORゲート16からの出力信号をランダム
ウオークフイルタ2のロード端子に供給してい
る。さらに、上記アツプダウンカウンタ15の数
値出力信号をランダムウオークフイルタ2のプリ
セツト入力端子に供給している。
上記の構成のデイジタル位相同期ループの動作
は、概略的には、従来のデイジタル位相同期ルー
プの動作と同様であるから、第1図に示した部分
の動作のみを以下に説明する。
は、概略的には、従来のデイジタル位相同期ルー
プの動作と同様であるから、第1図に示した部分
の動作のみを以下に説明する。
進み入力指示信号が供給された場合(ハイレベ
ルである場合、以下同じ)には、シフトレジスタ
8の内容が順次シフトアツプされるとともに、第
1段目の内容がハイレベルになる。逆に遅れ入力
指示信号が供給された場合には、シフトレジスタ
8の内容が順次シフトアツプされるとともに、第
1段目の内容がローレベルになる。
ルである場合、以下同じ)には、シフトレジスタ
8の内容が順次シフトアツプされるとともに、第
1段目の内容がハイレベルになる。逆に遅れ入力
指示信号が供給された場合には、シフトレジスタ
8の内容が順次シフトアツプされるとともに、第
1段目の内容がローレベルになる。
そして、進み入力指示信号のみがm回連続して
供給された場合には、シフトレジスタ8の全段が
ハイレベルになるので、第1のANDゲート10
がハイレベル信号を供給する。そして、次のOR
ゲート9の出力信号の立上りのタイミングで開か
れるANDゲート12を通して上記ハイレベル信
号がアツプダウンカウンタ15のアツプ入力端子
に供給されることにより、アツプダウンカウンタ
15の内容が1だけ増加する。逆に遅れ入力指示
信号がm回連続して供給された場合には、アツプ
ダウンカウンタ15の内容が1だけ減少する。ま
た、上記何れかの入力指示信号がm回連続しなか
つた場合には、両ANDゲート10,11の出力
信号が共にローレベルになるので、XORゲート
14がハイレベル信号を出力してアツプダウンカ
ウンタ15の内容を中間値nにリセツトする。
供給された場合には、シフトレジスタ8の全段が
ハイレベルになるので、第1のANDゲート10
がハイレベル信号を供給する。そして、次のOR
ゲート9の出力信号の立上りのタイミングで開か
れるANDゲート12を通して上記ハイレベル信
号がアツプダウンカウンタ15のアツプ入力端子
に供給されることにより、アツプダウンカウンタ
15の内容が1だけ増加する。逆に遅れ入力指示
信号がm回連続して供給された場合には、アツプ
ダウンカウンタ15の内容が1だけ減少する。ま
た、上記何れかの入力指示信号がm回連続しなか
つた場合には、両ANDゲート10,11の出力
信号が共にローレベルになるので、XORゲート
14がハイレベル信号を出力してアツプダウンカ
ウンタ15の内容を中間値nにリセツトする。
また、上記の動作も行なつている間、ランダム
ウオークフイルタ2にも進み入力指示信号、また
は遅れ入力指示信号が供給され続けるので、両入
力指示信号が供給された回数の差に対応する内容
になり、上記差が所定数に達した時点でキヤリー
信号、またはボロー信号が出力されることにな
る。そして、このキヤリー信号、またはボロー信
号に基いて位相制御器4を制御することができ
る。
ウオークフイルタ2にも進み入力指示信号、また
は遅れ入力指示信号が供給され続けるので、両入
力指示信号が供給された回数の差に対応する内容
になり、上記差が所定数に達した時点でキヤリー
信号、またはボロー信号が出力されることにな
る。そして、このキヤリー信号、またはボロー信
号に基いて位相制御器4を制御することができ
る。
また、上記キヤリー信号、またはボロー信号が
出力された場合には、ORゲート16からロード
信号がランダムウオークフイルタ2に供給される
ので、上記アツプダウンカウンタ15の内容によ
り初期値がプリセツトされる。
出力された場合には、ORゲート16からロード
信号がランダムウオークフイルタ2に供給される
ので、上記アツプダウンカウンタ15の内容によ
り初期値がプリセツトされる。
したがつて、例えば、m回連続して進み入力指
示信号が供給された場合には、アツプダウンカウ
ンタ15の内容がn+1になるので、進み入力指
示信号が供給される回数が1回少ない状態でキヤ
リー信号が出力されることになり、その後は、進
み入力指示信号が供給される毎にアツプダウンカ
ウンタ15の内容が増加させられる。そして、次
にランダムウオークフイルタ2からキヤリー信号
が出力された時点において上記アツプダウンカウ
ンタ15の内容がランダムウオークフイルタ2に
プリセツトされるので、少ない回数の進み入力指
示信号が供給されるのみでランダムウオークフイ
ルタ2からキヤリー信号を出力することができ
る。
示信号が供給された場合には、アツプダウンカウ
ンタ15の内容がn+1になるので、進み入力指
示信号が供給される回数が1回少ない状態でキヤ
リー信号が出力されることになり、その後は、進
み入力指示信号が供給される毎にアツプダウンカ
ウンタ15の内容が増加させられる。そして、次
にランダムウオークフイルタ2からキヤリー信号
が出力された時点において上記アツプダウンカウ
ンタ15の内容がランダムウオークフイルタ2に
プリセツトされるので、少ない回数の進み入力指
示信号が供給されるのみでランダムウオークフイ
ルタ2からキヤリー信号を出力することができ
る。
遅れ入力指示信号が連続的に供給される場合に
は、アツプダウンカウンタ15の内容が減少させ
られるので、ボロー信号が出力されるのに必要な
遅れ入力指示信号の入力回数を少なくすることが
できる。
は、アツプダウンカウンタ15の内容が減少させ
られるので、ボロー信号が出力されるのに必要な
遅れ入力指示信号の入力回数を少なくすることが
できる。
また、進み入力指示信号が供給され続けている
途中において遅れ入力指示信号が供給された場
合、或は逆の場合には、両ANDゲート10,1
1からの出力信号が共にローレベルになるので、
XORゲート14からハイレベル信号が出力され、
アツプダウンカウンタ15の内容を中間値にリセ
ツトする。
途中において遅れ入力指示信号が供給された場
合、或は逆の場合には、両ANDゲート10,1
1からの出力信号が共にローレベルになるので、
XORゲート14からハイレベル信号が出力され、
アツプダウンカウンタ15の内容を中間値にリセ
ツトする。
さらに、上記ANDゲート12,13を、ORゲ
ート9からの出力信号の立上りのタイミングで開
くようにしているので、精度を向上させることが
できる。
ート9からの出力信号の立上りのタイミングで開
くようにしているので、精度を向上させることが
できる。
以上要約すれば、進み傾向が続いている場合、
或は遅れ傾向が続いている場合には、アツプダウ
ンカウンタ15の内容を増加させ、或は減少さ
せ、所定のタイミングでランダムウオークフイル
タ2のプリセツト値を上記アツプダウンカウンタ
15の内容にリセツトするので、キヤリー信号、
或はボロー信号が出力されるまでに必要な入力指
示信号の回数を減少させてフイルタ応答を速くす
ることができる。また、進み傾向、或は遅れ傾向
が続かなくなつた場合には、アツプダウンカウン
タ15の内容の中間値にリセツトするので、ジツ
タ抑圧効果を高めることができる。
或は遅れ傾向が続いている場合には、アツプダウ
ンカウンタ15の内容を増加させ、或は減少さ
せ、所定のタイミングでランダムウオークフイル
タ2のプリセツト値を上記アツプダウンカウンタ
15の内容にリセツトするので、キヤリー信号、
或はボロー信号が出力されるまでに必要な入力指
示信号の回数を減少させてフイルタ応答を速くす
ることができる。また、進み傾向、或は遅れ傾向
が続かなくなつた場合には、アツプダウンカウン
タ15の内容の中間値にリセツトするので、ジツ
タ抑圧効果を高めることができる。
尚、この発明は上記の実施例に限定されるもの
ではなく、例えば余り高速のフイルタリングを行
なわせる必要がない場合には、位相ずれ傾向検出
部6をマイクロコンピユータにより構成すること
が可能である他、この発明の要旨を逸脱しない範
囲内において種々の設計変更を施すことが可能で
ある。
ではなく、例えば余り高速のフイルタリングを行
なわせる必要がない場合には、位相ずれ傾向検出
部6をマイクロコンピユータにより構成すること
が可能である他、この発明の要旨を逸脱しない範
囲内において種々の設計変更を施すことが可能で
ある。
〈発明の効果〉
以上のようにこの発明は、位相ずれの傾向を検
出して基準値を制御するようにしているので、ジ
ツタ抑圧効果を高く維持したままで、フイルタ応
答時間を短縮することができるという特有の効果
を奏する。
出して基準値を制御するようにしているので、ジ
ツタ抑圧効果を高く維持したままで、フイルタ応
答時間を短縮することができるという特有の効果
を奏する。
第1図はこの発明のデイジタル位相同期ループ
の要部の電気的構成を示す電気回路図、第2図は
デイジタル位相同期ループの電気的構成を示す電
気回路図、第3図、および第4図は従来例を示す
電気回路図。 2……ランダムウオークフイルタ、6……位相
ずれ傾向検出部、7……基準値制御部。
の要部の電気的構成を示す電気回路図、第2図は
デイジタル位相同期ループの電気的構成を示す電
気回路図、第3図、および第4図は従来例を示す
電気回路図。 2……ランダムウオークフイルタ、6……位相
ずれ傾向検出部、7……基準値制御部。
Claims (1)
- 1 入力信号の位相を判別して、進み入力指示信
号、遅れ入力指示信号を選択的にランダムウオー
クフイルタに供給することにより位相進み制御信
号、位相遅れ制御信号を位相制御装置に供給し、
位相補正が施された信号を出力するデイジタル位
相同期ループにおいて、上記進み入力指示信号、
および遅れ入力指示信号を入力として位相のずれ
傾向を示す信号を出力する位相ずれ傾向検出手段
と、位相ずれ傾向検出手段からのずれ傾向検出信
号を入力としてランダムウオークフイルタに供給
する基準値を上記ずれ傾向に対応させて変化させ
る基準値制御手段とを具備することを特徴とする
デイジタル位相同期ループ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61160368A JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
EP87109554A EP0252444B1 (en) | 1986-07-08 | 1987-07-02 | Digital phase-locked loops |
US07/069,121 US4791386A (en) | 1986-07-08 | 1987-07-02 | Digital phase-locked loop with random walk filter |
DE8787109554T DE3779820T2 (de) | 1986-07-08 | 1987-07-02 | Digitale phasenregelschleifen. |
KR1019870007288A KR910003027B1 (ko) | 1986-07-08 | 1987-07-08 | 디지탈 위상동기 루우프 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61160368A JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6315530A JPS6315530A (ja) | 1988-01-22 |
JPH0556691B2 true JPH0556691B2 (ja) | 1993-08-20 |
Family
ID=15713463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61160368A Granted JPS6315530A (ja) | 1986-07-08 | 1986-07-08 | デイジタル位相同期ル−プ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4791386A (ja) |
EP (1) | EP0252444B1 (ja) |
JP (1) | JPS6315530A (ja) |
KR (1) | KR910003027B1 (ja) |
DE (1) | DE3779820T2 (ja) |
Families Citing this family (34)
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- 1986-07-08 JP JP61160368A patent/JPS6315530A/ja active Granted
-
1987
- 1987-07-02 DE DE8787109554T patent/DE3779820T2/de not_active Expired - Lifetime
- 1987-07-02 EP EP87109554A patent/EP0252444B1/en not_active Expired - Lifetime
- 1987-07-02 US US07/069,121 patent/US4791386A/en not_active Expired - Fee Related
- 1987-07-08 KR KR1019870007288A patent/KR910003027B1/ko not_active IP Right Cessation
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---|---|
KR910003027B1 (ko) | 1991-05-15 |
DE3779820T2 (de) | 1992-12-24 |
EP0252444A2 (en) | 1988-01-13 |
JPS6315530A (ja) | 1988-01-22 |
EP0252444A3 (en) | 1988-10-19 |
EP0252444B1 (en) | 1992-06-17 |
DE3779820D1 (de) | 1992-07-23 |
KR880002328A (ko) | 1988-04-30 |
US4791386A (en) | 1988-12-13 |
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