JPH0379888B2 - - Google Patents
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- Publication number
- JPH0379888B2 JPH0379888B2 JP56046941A JP4694181A JPH0379888B2 JP H0379888 B2 JPH0379888 B2 JP H0379888B2 JP 56046941 A JP56046941 A JP 56046941A JP 4694181 A JP4694181 A JP 4694181A JP H0379888 B2 JPH0379888 B2 JP H0379888B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- input signal
- counter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、高速位相同期が可能な位相同期回路
に関するものである。
に関するものである。
変復調器に於いては、データの送受信に際して
データとの同期をとつて変復調する必要があり、
その為に位相同期回路が用いられている。このよ
うな従来の位相同期回路は、例えば第１図に示す
構成を有するものであつた。同図に於いて、
VFOは可変周波数発振器、CNTはカウンタ、
PDは位相検出器、LPEはローパスフイルタ、
OSCは水晶発振器、SWは切換回路、DETは入力
信号検出器、INは入力端子である。
データとの同期をとつて変復調する必要があり、
その為に位相同期回路が用いられている。このよ
うな従来の位相同期回路は、例えば第１図に示す
構成を有するものであつた。同図に於いて、
VFOは可変周波数発振器、CNTはカウンタ、
PDは位相検出器、LPEはローパスフイルタ、
OSCは水晶発振器、SWは切換回路、DETは入力
信号検出器、INは入力端子である。
入力信号が加えられていないときは、切換回路
SWは水晶発振器OSC側に切換えられており、水
晶発振器OSCの発信周波数は入力信号の周波数
に選定されているので、位相同期回路としては、
キヤプチヤレンジのほぼ中央で自走している。入
力信号が到来すると、入力信号検出器DETによ
り切換回路SWが制御されて、入力端子IN側に切
換えられる。従つて入力信号とカウンタCNTに
よる分周出力信号との位相差が位相検出器PDに
より検出され、検出出力はローパスフイルタ
LPEを介して可変周波数発振器VFOの制御信号
となり、位相差が零になるように可変周波数発振
器VFOの出力周波数が制御される。
SWは水晶発振器OSC側に切換えられており、水
晶発振器OSCの発信周波数は入力信号の周波数
に選定されているので、位相同期回路としては、
キヤプチヤレンジのほぼ中央で自走している。入
力信号が到来すると、入力信号検出器DETによ
り切換回路SWが制御されて、入力端子IN側に切
換えられる。従つて入力信号とカウンタCNTに
よる分周出力信号との位相差が位相検出器PDに
より検出され、検出出力はローパスフイルタ
LPEを介して可変周波数発振器VFOの制御信号
となり、位相差が零になるように可変周波数発振
器VFOの出力周波数が制御される。
位相同期回路が自走状態から信号入力状態に切
換えられたとき、自走周波数と入力信号周波数と
は殆んど同じであるが、位相が相違しているのが
一般的であり、位相差が大きいと、位相同期確立
に要する時間が長くなるものである。入力信号の
位相ジヤンプ時に於いても同様に、その位相に追
従させる為の時間が長くなるものである。このよ
うな位相同期回路の応答速度を大きくすると、追
従性は良くなるが、ジツタが大きくなる欠点が生
じ、このジツタを小さくするようにする為には応
答速度を小さくすれば良いが、追従性が悪くなる
欠点があり、ジツタを小さくし、且つ応答速度を
大きくすることは困難であつた。
換えられたとき、自走周波数と入力信号周波数と
は殆んど同じであるが、位相が相違しているのが
一般的であり、位相差が大きいと、位相同期確立
に要する時間が長くなるものである。入力信号の
位相ジヤンプ時に於いても同様に、その位相に追
従させる為の時間が長くなるものである。このよ
うな位相同期回路の応答速度を大きくすると、追
従性は良くなるが、ジツタが大きくなる欠点が生
じ、このジツタを小さくするようにする為には応
答速度を小さくすれば良いが、追従性が悪くなる
欠点があり、ジツタを小さくし、且つ応答速度を
大きくすることは困難であつた。
本発明は、ジツタを小さくし、且つ位相ジヤン
プ等に直ちに追従して位相同期を行なわせること
を目的とするものである。以下実施例について詳
細に説明する。
プ等に直ちに追従して位相同期を行なわせること
を目的とするものである。以下実施例について詳
細に説明する。
第２図は本発明の実施例のブロツク線図であ
り、自走用の水晶発振器及び入力信号検出器は図
示を省略してある。同図に於いて、VFOは可変
周波数発振器、CTRはカウンタ、PDは位相検出
器、LPFはローパスフイルタ、Ｇ１，Ｇ２はア
ンド回路、Ｇ３はオア回路、FF１，FF２は第
１、第２のフリツプフロツプ、INは入力端子、
CONTは制御端子である。可変周波数発振器
VFOの出力信号をカウントして分周するカウン
タCTRの出力信号が第３図ａに示すものとする
と、その出力信号の立上り時点をほぼ中心とした
期間Ｔを設定できるように、カウンタCTRの中
間段出力をフリツプフロツプFF１のセツト端子
Ｓ及びリセツト端子Ｒに加える。従つてフリツプ
フロツプFF１の端子Ｑの出力信号は第３図ｂに
示すものとなり、同期範囲信号とするものであ
る。
り、自走用の水晶発振器及び入力信号検出器は図
示を省略してある。同図に於いて、VFOは可変
周波数発振器、CTRはカウンタ、PDは位相検出
器、LPFはローパスフイルタ、Ｇ１，Ｇ２はア
ンド回路、Ｇ３はオア回路、FF１，FF２は第
１、第２のフリツプフロツプ、INは入力端子、
CONTは制御端子である。可変周波数発振器
VFOの出力信号をカウントして分周するカウン
タCTRの出力信号が第３図ａに示すものとする
と、その出力信号の立上り時点をほぼ中心とした
期間Ｔを設定できるように、カウンタCTRの中
間段出力をフリツプフロツプFF１のセツト端子
Ｓ及びリセツト端子Ｒに加える。従つてフリツプ
フロツプFF１の端子Ｑの出力信号は第３図ｂに
示すものとなり、同期範囲信号とするものであ
る。
制御端子CONTに加える制御信号を“０”と
すると、フリツプフロツプFF１の端子Ｑの出力
信号が“１”の期間Ｔのみアンド回路Ｇ１，Ｇ２
が開かれ、カウンタCTRの出力信号と入力信号
とが位相検出器PDに加えられて位相差が検出さ
れる。入力信号が第３図ｃに示すように、同期範
囲信号の“１”の期間Ｔ内の位相の場合は、フリ
ツプフロツプFF２はセツト状態は断続し、端子
Ｑは“１”となり、又位相検出器PDにより位相
差が検出されて可変周波数発振器VFOが制御さ
れ、位相が一致するように発振周波数が制御され
る。
すると、フリツプフロツプFF１の端子Ｑの出力
信号が“１”の期間Ｔのみアンド回路Ｇ１，Ｇ２
が開かれ、カウンタCTRの出力信号と入力信号
とが位相検出器PDに加えられて位相差が検出さ
れる。入力信号が第３図ｃに示すように、同期範
囲信号の“１”の期間Ｔ内の位相の場合は、フリ
ツプフロツプFF２はセツト状態は断続し、端子
Ｑは“１”となり、又位相検出器PDにより位相
差が検出されて可変周波数発振器VFOが制御さ
れ、位相が一致するように発振周波数が制御され
る。
又入力信号が第３図ｄに示すように、同期範囲
信号の“０”の期間内の位相の場合、フリツプフ
ロツプFF２のクロツク端子Ｃには“１”、データ
端子Ｄには“０”がそれぞれ加えられることにな
るから、フリツプフロツプFF２の端子Ｑは“０”
となり、この端子Ｑとセツト端子Ｓとが接続され
ているので、端子Ｑは“０”となつた後再び
“１”となつて、第３図ｃに示す設定信号となる。
信号の“０”の期間内の位相の場合、フリツプフ
ロツプFF２のクロツク端子Ｃには“１”、データ
端子Ｄには“０”がそれぞれ加えられることにな
るから、フリツプフロツプFF２の端子Ｑは“０”
となり、この端子Ｑとセツト端子Ｓとが接続され
ているので、端子Ｑは“０”となつた後再び
“１”となつて、第３図ｃに示す設定信号となる。
この設定信号はカウンタCTRのプリセツト端
子PSに加えられるので、カウンタCTRの出力信
号は第３図ｆに示すように、入力信号（第３図ｄ
参照）とほぼ同一の位相となる。
子PSに加えられるので、カウンタCTRの出力信
号は第３図ｆに示すように、入力信号（第３図ｄ
参照）とほぼ同一の位相となる。
即ち同期範囲内の入力信号の位相の場合は、従
来例と同様な可変周波数発振器VFOの制御によ
る位相同期動作が行なわれ、同期範囲外の入力信
号の位相の場合はカウンタCTRのプリセツトに
より位相同期動作が行なわれる。従つて入力信号
の位相ジヤンプがあつても高速に追従して位相同
期化することができる。又自走状態から信号入力
状態に切換えられたときに於ける位相差が大きい
場合も、高速に位相同期化することができる。又
制御端子CONTに加える制御信号を“１”とす
ると、フリツプフロツプFF２は常にセツト状態
となるので、カウンタCTRのプリセツトは行な
われることなく、通常の位相同期動作が行なわれ
る。従つて制御信号を信号到来初期等に於いての
み“０”とするようにすることもできる。
来例と同様な可変周波数発振器VFOの制御によ
る位相同期動作が行なわれ、同期範囲外の入力信
号の位相の場合はカウンタCTRのプリセツトに
より位相同期動作が行なわれる。従つて入力信号
の位相ジヤンプがあつても高速に追従して位相同
期化することができる。又自走状態から信号入力
状態に切換えられたときに於ける位相差が大きい
場合も、高速に位相同期化することができる。又
制御端子CONTに加える制御信号を“１”とす
ると、フリツプフロツプFF２は常にセツト状態
となるので、カウンタCTRのプリセツトは行な
われることなく、通常の位相同期動作が行なわれ
る。従つて制御信号を信号到来初期等に於いての
み“０”とするようにすることもできる。
以上説明したように、本発明は、カウンタ
CTRの中間出力段により同期範囲信号を形成す
る第１のフリツプフロツプFF１と、この第１の
フリツプフロツプFF１からの同期範囲信号によ
る同期範囲内に於いて位相検出器に入力信号とカ
ウンタCTRの分周出力信号と入力するアンド回
路Ｇ１，Ｇ２等のゲート回路と、第１のフリツプ
フロツプからの同期範囲信号と入力信号とが入力
されて、入力信号の位相が同期範囲信号による同
期範囲内でないことを検出した時に、カウンタ
CTRをプリセツトする第２のフリツプフロツプ
FF２とを設けたもので、入力信号と分周出力信
号との位相差が同期範囲内であれば、通常の位相
同期動作となり、位相差が同期範囲外の如く大き
いときには、カウンタCTRのプリセツトが行な
われ、カウンタCTRの出力信号位相が入力信号
位相に追従してジヤンプすることになる。従つ
て、位相同期回路の自走状態から信号入力状態へ
の切換え時及び入力信号の位相ジヤンプ時には、
高速な追従性を発揮することができ、常時応答速
度が遅くしてジツタを小さくしておいても、大き
な位相差が生じた場合には高速応答となるもの
で、断続的にデータの送受信動作を行なう変復調
器の位相同期回路に適用すれば、安定なデータの
送受信の同期化が可能となる。又位相同期回路を
縦続接続し、位相同期化された複数の周波数の信
号を得る場合、前段の位相同期回路の位相ジヤン
プに対して後段の位相同期回路は高速で追従する
ことができるから、安定な動作が期待できる利点
がある。
CTRの中間出力段により同期範囲信号を形成す
る第１のフリツプフロツプFF１と、この第１の
フリツプフロツプFF１からの同期範囲信号によ
る同期範囲内に於いて位相検出器に入力信号とカ
ウンタCTRの分周出力信号と入力するアンド回
路Ｇ１，Ｇ２等のゲート回路と、第１のフリツプ
フロツプからの同期範囲信号と入力信号とが入力
されて、入力信号の位相が同期範囲信号による同
期範囲内でないことを検出した時に、カウンタ
CTRをプリセツトする第２のフリツプフロツプ
FF２とを設けたもので、入力信号と分周出力信
号との位相差が同期範囲内であれば、通常の位相
同期動作となり、位相差が同期範囲外の如く大き
いときには、カウンタCTRのプリセツトが行な
われ、カウンタCTRの出力信号位相が入力信号
位相に追従してジヤンプすることになる。従つ
て、位相同期回路の自走状態から信号入力状態へ
の切換え時及び入力信号の位相ジヤンプ時には、
高速な追従性を発揮することができ、常時応答速
度が遅くしてジツタを小さくしておいても、大き
な位相差が生じた場合には高速応答となるもの
で、断続的にデータの送受信動作を行なう変復調
器の位相同期回路に適用すれば、安定なデータの
送受信の同期化が可能となる。又位相同期回路を
縦続接続し、位相同期化された複数の周波数の信
号を得る場合、前段の位相同期回路の位相ジヤン
プに対して後段の位相同期回路は高速で追従する
ことができるから、安定な動作が期待できる利点
がある。
なお本発明は前述の実施例にのみ限定されるも
のではなく種々付加変更し得るものであり、例え
ば可変周波数発振器は、制御電圧の大きさで発振
周波数が制御される電圧制御発振器を含むもので
あり、又同期範囲信号を形成する為のフリツプフ
ロツプFF１の代わりに、カウンタCTRの複数の
中間段出力の論理処理を行なうゲート回路構成を
用いることもできる。
のではなく種々付加変更し得るものであり、例え
ば可変周波数発振器は、制御電圧の大きさで発振
周波数が制御される電圧制御発振器を含むもので
あり、又同期範囲信号を形成する為のフリツプフ
ロツプFF１の代わりに、カウンタCTRの複数の
中間段出力の論理処理を行なうゲート回路構成を
用いることもできる。
第１図は従来の位相同期回路のブロツク線図、
第２図は本発明の実施例のブロツク線図、第３図
は動作説明図である。 VFOは可変周波数発振器、CTRはカウンタ、
PDは位相検出器、LPEはローパスフイルタ、FF
１，FF２はフリツプフロツプ、Ｇ１，Ｇ２はア
ンド回路、Ｇ３はオア回路である。
第２図は本発明の実施例のブロツク線図、第３図
は動作説明図である。 VFOは可変周波数発振器、CTRはカウンタ、
PDは位相検出器、LPEはローパスフイルタ、FF
１，FF２はフリツプフロツプ、Ｇ１，Ｇ２はア
ンド回路、Ｇ３はオア回路である。
Claims (1)
- 【特許請求の範囲】 １ 可変周波数発振器の出力信号を分周するカウ
ンタと、該カウンタの分周出力信号と入力信号と
の位相を比較し、位相差に応じて前記可変周波数
発振器を制御する位相検出器とを有する位相同期
回路に於いて、 前記カウンタの中間出力段により同期範囲信号
を形成する第１のフリツプフロツプと、 該第１のフリツプフロツプからの前記同期範囲
信号による同期範囲内に於いて前記位相検出器に
前記入力信号と前記カウンタの分周出力信号とを
入力するゲート回路と、 前記第１のフリツプフロツプからの前記同期範
囲信号と前記入力信号とが入力され、該入力信号
の位相が前記同期範囲信号による同期範囲内でな
いことを検出した時に、前記カウンタをプリセツ
トする第２のフリツプフロツプと を設けたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046941A JPS57162526A (en) | 1981-03-30 | 1981-03-30 | Phase synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046941A JPS57162526A (en) | 1981-03-30 | 1981-03-30 | Phase synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162526A JPS57162526A (en) | 1982-10-06 |
| JPH0379888B2 true JPH0379888B2 (ja) | 1991-12-20 |
Family
ID=12761333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56046941A Granted JPS57162526A (en) | 1981-03-30 | 1981-03-30 | Phase synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162526A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793573B2 (ja) * | 1984-08-27 | 1995-10-09 | ソニー株式会社 | Ｐｌｌ回路 |
| JPS61222320A (ja) * | 1985-03-27 | 1986-10-02 | Nec Corp | 磁気記録再生装置の位相同期回路 |
| JPS61265934A (ja) * | 1985-05-21 | 1986-11-25 | Japan Radio Co Ltd | ビツト同期回路 |
| JPH04301926A (ja) * | 1991-03-28 | 1992-10-26 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
-
1981
- 1981-03-30 JP JP56046941A patent/JPS57162526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162526A (en) | 1982-10-06 |
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