JPH0884071A - 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 - Google Patents
完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路Info
- Publication number
- JPH0884071A JPH0884071A JP6217438A JP21743894A JPH0884071A JP H0884071 A JPH0884071 A JP H0884071A JP 6217438 A JP6217438 A JP 6217438A JP 21743894 A JP21743894 A JP 21743894A JP H0884071 A JPH0884071 A JP H0884071A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- random walk
- walk filter
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 完全２次系ＤＰＬＬにおいて、最小のメモリ
容量、極めて狭帯域かつ短い引き込み時間を同時に実現
する。 【構成】 １次ランダムウォークフィルタ５と２次ラン
ダムウォークフィルタ６の時定数がそれぞれ長短２つ用
意され、多値位相比較器４は、急激な周波数変化が発生
した場合に発生する位相誤差が一定値を越えた場合起動
信号を発生し、起動信号によって、１次ランダムウォー
クフィルタ５と２次ランダムウォークフィルタ６の時定
数を短く設定する。タイマー１０は起動信号によって起
動され一定時間を経過した場合、１次ランダムウォーク
フィルタ５と２次ランダムウォークフィルタ６の時定数
を長い方に切り替える。
容量、極めて狭帯域かつ短い引き込み時間を同時に実現
する。 【構成】 １次ランダムウォークフィルタ５と２次ラン
ダムウォークフィルタ６の時定数がそれぞれ長短２つ用
意され、多値位相比較器４は、急激な周波数変化が発生
した場合に発生する位相誤差が一定値を越えた場合起動
信号を発生し、起動信号によって、１次ランダムウォー
クフィルタ５と２次ランダムウォークフィルタ６の時定
数を短く設定する。タイマー１０は起動信号によって起
動され一定時間を経過した場合、１次ランダムウォーク
フィルタ５と２次ランダムウォークフィルタ６の時定数
を長い方に切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、スタッフ同期に用いる
ＤＰＬＬに関し、特にＳＤＨ（ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）等に用いられ
る完全２次系ＤＰＬＬに関する。
ＤＰＬＬに関し、特にＳＤＨ（ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）等に用いられ
る完全２次系ＤＰＬＬに関する。
【０００２】
【従来の技術】ＳＤＨにおいてはバイトスタッフィング
を用いるポインタ操作が採用されており、一回の制御に
より８［ＵＩ／回］の位相ギャップが発生する。したが
って、ＳＤＨに用いられるＰＬＬにおいては、ポインタ
操作、すなわちスタッフパルスの挿入および除去によっ
て発生する位相ギャップを抑圧するため極めて狭帯域の
ＰＬＬが必要となる。
を用いるポインタ操作が採用されており、一回の制御に
より８［ＵＩ／回］の位相ギャップが発生する。したが
って、ＳＤＨに用いられるＰＬＬにおいては、ポインタ
操作、すなわちスタッフパルスの挿入および除去によっ
て発生する位相ギャップを抑圧するため極めて狭帯域の
ＰＬＬが必要となる。
【０００３】極めて狭帯域のＰＬＬを実現する方法とし
てＢｉｔ−Ｌｅａｋｉｎｇ法が知られている。Ｂｉｔ−
Ｌｅａｋｉｎｇ法は、ポインタ操作によって発生する８
［ＵＩ／回］の位相ギャップを１［ＵＩ］単位に分解し
て、ある時間間隔で分散配置（Ｂｉｔ−Ｌｅａｋ）する
ことによってジッタ振幅を低減しようとする方法であ
る。Ｂｉｔ−Ｌｅａｋｉｎｇ法は全て、従来から伝統的
に用いられている位相制御ループ（ＰＬＬ）をディジタ
ル化したものであり、図２に示すブロック構成を有す
る。図２において、位相比較器４０で入力信号２０と出
力信号３０が位相比較され、その出力が低域フィルタ５
０で平滑化され、可変制御発振器６０でフィルタ５０の
出力に対応した出力信号３０が発生される。この場合、
位相比較器４０に正と負のスレシュショルドを設け、書
き込みクロックと読み出しクロックの位相誤差がスレシ
ュショルドを越えた場合、前以って固定された周期でＢ
ｉｔ−Ｌｅａｋを行なう方法がＦｉｘｅｄ Ｂｉｔ−Ｌ
ｅａｋｉｎｇ法である。また、位相比較器で観測される
位相誤差量に応じて、Ｂｉｔ−Ｌｅａｋを行なう方法が
Ａｄａｐｔｉｖｅ Ｂｉｔ−Ｌｅａｋｉｎｇ法である。
てＢｉｔ−Ｌｅａｋｉｎｇ法が知られている。Ｂｉｔ−
Ｌｅａｋｉｎｇ法は、ポインタ操作によって発生する８
［ＵＩ／回］の位相ギャップを１［ＵＩ］単位に分解し
て、ある時間間隔で分散配置（Ｂｉｔ−Ｌｅａｋ）する
ことによってジッタ振幅を低減しようとする方法であ
る。Ｂｉｔ−Ｌｅａｋｉｎｇ法は全て、従来から伝統的
に用いられている位相制御ループ（ＰＬＬ）をディジタ
ル化したものであり、図２に示すブロック構成を有す
る。図２において、位相比較器４０で入力信号２０と出
力信号３０が位相比較され、その出力が低域フィルタ５
０で平滑化され、可変制御発振器６０でフィルタ５０の
出力に対応した出力信号３０が発生される。この場合、
位相比較器４０に正と負のスレシュショルドを設け、書
き込みクロックと読み出しクロックの位相誤差がスレシ
ュショルドを越えた場合、前以って固定された周期でＢ
ｉｔ−Ｌｅａｋを行なう方法がＦｉｘｅｄ Ｂｉｔ−Ｌ
ｅａｋｉｎｇ法である。また、位相比較器で観測される
位相誤差量に応じて、Ｂｉｔ−Ｌｅａｋを行なう方法が
Ａｄａｐｔｉｖｅ Ｂｉｔ−Ｌｅａｋｉｎｇ法である。
【０００４】
【発明が解決しようとする課題】しかし、Ｆｉｘｅｄ
Ｂｉｔ−Ｌｅａｋｉｎｇ法は、１秒間のポインタ制御回
数にかかわらず制御周期が一定で、そのため制御パルス
が一定周期の中に集中するため、制御が不均一となり、
ジッタ抑圧に限界がある。Ａｄａｐｔｉｖｅ Ｂｉｔ−
Ｌｅａｋｉｎｇ法においては、制御量を時間軸上で均一
化させるためポインタ制御量に対応した定常位相誤差を
発生し、可変制御発振器を制御する方法であるため、発
生する定常位相誤差を吸収するためにＰＬＬの前段に用
意するバッファーメモリを大きくする必要があった。ま
た、強いジッタ抑圧量を確保するためには系の時定数を
長く設定する必要があったため、系の引き込み時間もポ
インタ制御量に比例して長くなるという欠陥があった。
Ｂｉｔ−Ｌｅａｋｉｎｇ法は、１秒間のポインタ制御回
数にかかわらず制御周期が一定で、そのため制御パルス
が一定周期の中に集中するため、制御が不均一となり、
ジッタ抑圧に限界がある。Ａｄａｐｔｉｖｅ Ｂｉｔ−
Ｌｅａｋｉｎｇ法においては、制御量を時間軸上で均一
化させるためポインタ制御量に対応した定常位相誤差を
発生し、可変制御発振器を制御する方法であるため、発
生する定常位相誤差を吸収するためにＰＬＬの前段に用
意するバッファーメモリを大きくする必要があった。ま
た、強いジッタ抑圧量を確保するためには系の時定数を
長く設定する必要があったため、系の引き込み時間もポ
インタ制御量に比例して長くなるという欠陥があった。
【０００５】本発明の目的は、定常位相誤差を零に用意
するバッファーメモリのサイズを最小にし、同時に引き
込み時間を短く設定する完全２次系ＤＰＬＬおよびそれ
を用いたデスタッフ回路を提供することである。
するバッファーメモリのサイズを最小にし、同時に引き
込み時間を短く設定する完全２次系ＤＰＬＬおよびそれ
を用いたデスタッフ回路を提供することである。
【０００６】
【課題を解決するための手段】本発明の完全２次系ＤＰ
ＬＬは、基準周波数ＲｆR をパルスの付加または除去に
より周波数調整する周波数調整器と、該周波数をＲ分周
し、出力周波数ｆout を得るＲ分周器と、入力周波数ｆ
inと前記出力周波数ｆout を位相比較する多値位相比較
器と、前記多値位相比較器の出力である進み位相のパル
ス数と遅れ位相のパルス数の差をＮ１分割する、長短２
つの時定数を有する１次ランダムウォークフィルタと、
前記周波数調整器への制御パルスを得る加減算回路とを
含む１次ループと、前記１次ランダムウォークフィルタ
の出力をＮ２分割する、長短２つの時定数を有する２次
ランダムウォークフィルタと、前記２次ランダムウォー
クフィルタの出力を記憶するＱカウンタと、前記出力周
波数をｆout によって駆動され、前記Ｑカウンタに記憶
される値によって制御されて系の中心周波数に相当する
付加または除去パルスを発生するレートマルチプライア
と、前記１次ランダムウォークフィルタの出力と前記レ
ートマルチプライアの出力を加減算し、前記周波数調整
器への制御パルスを得る前記加減算回路とを含む２次ル
ープと、急激な周波数変化が発生した場合に発生する位
相誤差が一定値を越えた場合、起動信号を発生する位相
比較回路と、前記起動信号によって、前記１次ランダム
ウォークフィルタと前記２次ランダムウォークフィルタ
の時定数を短く設定し、一定時間を経過すると、前記１
次ランダムウォークフィルタと前記２次ランダムウォー
クフィルタの時定数を長い方に設定するタイマーを有す
る。
ＬＬは、基準周波数ＲｆR をパルスの付加または除去に
より周波数調整する周波数調整器と、該周波数をＲ分周
し、出力周波数ｆout を得るＲ分周器と、入力周波数ｆ
inと前記出力周波数ｆout を位相比較する多値位相比較
器と、前記多値位相比較器の出力である進み位相のパル
ス数と遅れ位相のパルス数の差をＮ１分割する、長短２
つの時定数を有する１次ランダムウォークフィルタと、
前記周波数調整器への制御パルスを得る加減算回路とを
含む１次ループと、前記１次ランダムウォークフィルタ
の出力をＮ２分割する、長短２つの時定数を有する２次
ランダムウォークフィルタと、前記２次ランダムウォー
クフィルタの出力を記憶するＱカウンタと、前記出力周
波数をｆout によって駆動され、前記Ｑカウンタに記憶
される値によって制御されて系の中心周波数に相当する
付加または除去パルスを発生するレートマルチプライア
と、前記１次ランダムウォークフィルタの出力と前記レ
ートマルチプライアの出力を加減算し、前記周波数調整
器への制御パルスを得る前記加減算回路とを含む２次ル
ープと、急激な周波数変化が発生した場合に発生する位
相誤差が一定値を越えた場合、起動信号を発生する位相
比較回路と、前記起動信号によって、前記１次ランダム
ウォークフィルタと前記２次ランダムウォークフィルタ
の時定数を短く設定し、一定時間を経過すると、前記１
次ランダムウォークフィルタと前記２次ランダムウォー
クフィルタの時定数を長い方に設定するタイマーを有す
る。
【０００７】また、本発明のデスタッフ回路は、基準周
波数ＲｆR をパルスの付加または除去により周波数調整
する周波数調整器と、該周波数をＲ分周し、出力周波数
ｆout を得るＲ分周器と、入力周波数ｆ in、前記出力周
波数ｆout をそれぞれＮ分周する第１、第２のＮ分周器
と、第１、第２のＮ分周器の出力を位相比較する多値位
相比較器と、前記多値位相比較器の出力である進み位相
のパルス数と遅れ位相のパルス数の差をＮ１分割する、
長短２つの時定数を有する１次ランダムウォークフィル
タと、前記周波数調整器への制御パルスを得る加減算回
路とを含む１次ループと、前記１次ランダムウォークフ
ィルタの出力をＮ２分割する、長短２つの時定数を有す
る２次ランダムウォークフィルタと、前記２次ランダム
ウォークフィルタの出力を記憶するＱカウンタと、前記
出力周波数をｆout によって駆動され、前記Ｑカウンタ
に記憶される値によって制御されて系の中心周波数に相
当する付加または除去パルスを発生するレートマルチプ
ライアと、前記１次ランダムウォークフィルタの出力と
前記レートマルチプライアの出力を加減算し、前記周波
数調整器への制御パルスを得る前記加減算回路とを含む
２次ループと、急激な周波数変化が発生した場合に発生
する位相誤差が一定値を越えた場合、起動信号を発生す
る位相比較回路と、前記起動信号によって、前記１次ラ
ンダムウォークフィルタと前記２次ランダムウォークフ
ィルタの時定数を短く設定し、一定時間を経過すると、
前記１次ランダムウォークフィルタと前記２次ランダム
ウォークフィルタの時定数を長い方に設定するタイマー
を有する。
波数ＲｆR をパルスの付加または除去により周波数調整
する周波数調整器と、該周波数をＲ分周し、出力周波数
ｆout を得るＲ分周器と、入力周波数ｆ in、前記出力周
波数ｆout をそれぞれＮ分周する第１、第２のＮ分周器
と、第１、第２のＮ分周器の出力を位相比較する多値位
相比較器と、前記多値位相比較器の出力である進み位相
のパルス数と遅れ位相のパルス数の差をＮ１分割する、
長短２つの時定数を有する１次ランダムウォークフィル
タと、前記周波数調整器への制御パルスを得る加減算回
路とを含む１次ループと、前記１次ランダムウォークフ
ィルタの出力をＮ２分割する、長短２つの時定数を有す
る２次ランダムウォークフィルタと、前記２次ランダム
ウォークフィルタの出力を記憶するＱカウンタと、前記
出力周波数をｆout によって駆動され、前記Ｑカウンタ
に記憶される値によって制御されて系の中心周波数に相
当する付加または除去パルスを発生するレートマルチプ
ライアと、前記１次ランダムウォークフィルタの出力と
前記レートマルチプライアの出力を加減算し、前記周波
数調整器への制御パルスを得る前記加減算回路とを含む
２次ループと、急激な周波数変化が発生した場合に発生
する位相誤差が一定値を越えた場合、起動信号を発生す
る位相比較回路と、前記起動信号によって、前記１次ラ
ンダムウォークフィルタと前記２次ランダムウォークフ
ィルタの時定数を短く設定し、一定時間を経過すると、
前記１次ランダムウォークフィルタと前記２次ランダム
ウォークフィルタの時定数を長い方に設定するタイマー
を有する。
【０００８】なお、位相比較回路は多値位相比較器に一
体化してもよい。
体化してもよい。
【０００９】
【作用】本発明は系の中心周波数を記憶して動作する完
全２次系ＤＰＬＬの系の中心周波数記憶機能を積極的に
活用する方式であり、系の中心周波数を記憶して動作し
ている間は定常位相誤差を発生しないという特徴を利用
するものである。すなわち、定常位相誤差は入力周波数
とＰＬＬの基準出力周波数がずれている場合にＰＬＬを
入力周波数にロックさせるために発生するものであり、
完全２次系ＤＰＬＬにおいては１次ループの制御情報を
提供する。完全２次系ＤＰＬＬにおいては、系が入力周
波数すなわち系の中心周波数を記憶している間は、２次
ループにより制御パルスが発生するため１次ループの制
御に要求される定常位相誤差は発生しない。
全２次系ＤＰＬＬの系の中心周波数記憶機能を積極的に
活用する方式であり、系の中心周波数を記憶して動作し
ている間は定常位相誤差を発生しないという特徴を利用
するものである。すなわち、定常位相誤差は入力周波数
とＰＬＬの基準出力周波数がずれている場合にＰＬＬを
入力周波数にロックさせるために発生するものであり、
完全２次系ＤＰＬＬにおいては１次ループの制御情報を
提供する。完全２次系ＤＰＬＬにおいては、系が入力周
波数すなわち系の中心周波数を記憶している間は、２次
ループにより制御パルスが発生するため１次ループの制
御に要求される定常位相誤差は発生しない。
【００１０】ここで、急激な周波数シフトが発生した場
合、大きな位相誤差が発生する。この位相誤差を検出す
る位相比較器を用意し、位相誤差がある定められた値を
越えた場合１次ループ及び２次ループの時定数を短く切
替えると同時にタイマーを駆動し、周波数引き込み操作
を行い、タイマーが一定時間経過した後、１次ループ及
び２次ループの時定数を再び長く設定する。
合、大きな位相誤差が発生する。この位相誤差を検出す
る位相比較器を用意し、位相誤差がある定められた値を
越えた場合１次ループ及び２次ループの時定数を短く切
替えると同時にタイマーを駆動し、周波数引き込み操作
を行い、タイマーが一定時間経過した後、１次ループ及
び２次ループの時定数を再び長く設定する。
【００１１】したがって、本発明では、定常状態では系
は２次ループによって系の中心周波数を記憶して動作す
るため定常位相誤差は零となり、従来定常位相誤差とし
てバッファーメモリに割り振られていたメモリ空間が不
要となる。また、急激な周波数シフトが発生した場合１
次ループ、２次ループの時定数を短く切り替えるため短
い引き込み時間が実現できる。更に、系が引き込んだ後
には時定数を切替、長い時定数に設定するため極めて狭
帯域のＰＬＬが実現される。
は２次ループによって系の中心周波数を記憶して動作す
るため定常位相誤差は零となり、従来定常位相誤差とし
てバッファーメモリに割り振られていたメモリ空間が不
要となる。また、急激な周波数シフトが発生した場合１
次ループ、２次ループの時定数を短く切り替えるため短
い引き込み時間が実現できる。更に、系が引き込んだ後
には時定数を切替、長い時定数に設定するため極めて狭
帯域のＰＬＬが実現される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例のデスタッフ回路
のブロック図である。
のブロック図である。
【００１４】本実施例のデスタッフ回路は、周波数調整
器１と、Ｒ分周器２と、Ｎ分周器３−１，３−２と、多
値位相比較器４と、１次ランダムウォークフィルタ５
と、２次ランダムウォークフィルタと、Ｑカウンタ７
と、レートマルチプライア８と、加減算回路９と、タイ
マー１０で構成されている。
器１と、Ｒ分周器２と、Ｎ分周器３−１，３−２と、多
値位相比較器４と、１次ランダムウォークフィルタ５
と、２次ランダムウォークフィルタと、Ｑカウンタ７
と、レートマルチプライア８と、加減算回路９と、タイ
マー１０で構成されている。
【００１５】ここで、周波数調整回路１、Ｒ分周器２、
Ｎ分周器３−１，３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５、加減算回路９は１次ループを
構成し、２次ランダムウォークフィルタ６、Ｑカウンタ
７、レートマルチプライア８、加減算回路９は２次ルー
プを構成している。
Ｎ分周器３−１，３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５、加減算回路９は１次ループを
構成し、２次ランダムウォークフィルタ６、Ｑカウンタ
７、レートマルチプライア８、加減算回路９は２次ルー
プを構成している。
【００１６】周波数調整器１は、基準周波数ＲｆR に対
してパルスの付加または除去により周波数調整する。Ｒ
分周器２は、得られた周波数をＲ分周することにより、
ＤＰＬＬの出力周波数ｆout を得る。Ｎ分周器３−１，
３−２は入力周波数ｆin、出力周波数ｆout をそれぞれ
Ｎ分周する。多値位相比較器４はＮ分周器３−１，３−
２の出力を位相比較しＰｆR で位相差を計数する。１次
ランダムウォークフィルタ５は競合カウンタであり、多
値位相比較器４の出力である進み位相のパルス数と遅れ
位相のパルス数を競合させ、その差をＮ１分割し、周波
数調整器１への制御パルスを得る。２次ランダムウォー
クフィルタ６は競合カウンタであり、１次ランダムウォ
ークフィルタ５と同様に、１次ランダムウォークフィル
タ５の出力をさらにＮ２分割する。ランダムウォークフ
ィルタ５，６の出力は２つあり、１つはインクリメント
（増速）パルス（多値位相比較器４で遅れ位相が検出さ
れた場合に発生）用、もう１つはデクリメント（減速）
パルス（多値位相比較器４で進み位相が検出された場合
に発生）用である。Ｑカウンタ７はその結果を記憶す
る。レートマルチプライア８はレート長をＭとし、Ｑカ
ウンタ７の記憶した値をｘとすると、駆動周波数ｆout
に対し、ｆout ×ｘ／Ｍの制御パルスを発生するように
制御されることにより、系の中心周波数に相当する第２
の付加または除去パルスを発生し、周波数調整器１に対
して制御を加える。加減算回路９は、１次ループと２次
ループの出力を加減演算し、周波数調整器１への最終的
な制御パルスを得る。すなわち、加減算回路９は、１次
ランダムウォークフィルタ５のインクレメントパルスお
よびデクレメントパルスとレートマルチプライヤ８から
のインクレメントパルスおよびデクレメントパルスを加
減演算するものであり、ある定められた期間のなかで、
１次ランダムウォークフィルタ５からの出力とレートマ
ルチプライヤ８の出力が同極性である場合は加算し、逆
極性である場合は減算する。ここで、１次ランダムウォ
ークフィルタ５と２次ランダムウォークフィルタ６の時
定数がそれぞれ長短２つ用意され、多値位相比較器４に
は正負のスレシュショルドが前もって設定され、Ｎ分周
器３−１，３−２の出力の位相比較結果がこのスレシュ
ショルドを越えた場合、急激な周波数変化が発生した場
合に発生する位相誤差が一定値を越えたものと判定し、
起動信号を発生し、起動信号によって、１次ランダムウ
ォークフィルタ５と２次ランダムウォークフィルタの時
定数を短く設定する。タイマー１０は起動信号によって
起動され、一定時間を経過した場合、１次ランダムウォ
ークフィルタ５と２次ランダムウォークフィルタ６の時
定数を長い方に切り替える。
してパルスの付加または除去により周波数調整する。Ｒ
分周器２は、得られた周波数をＲ分周することにより、
ＤＰＬＬの出力周波数ｆout を得る。Ｎ分周器３−１，
３−２は入力周波数ｆin、出力周波数ｆout をそれぞれ
Ｎ分周する。多値位相比較器４はＮ分周器３−１，３−
２の出力を位相比較しＰｆR で位相差を計数する。１次
ランダムウォークフィルタ５は競合カウンタであり、多
値位相比較器４の出力である進み位相のパルス数と遅れ
位相のパルス数を競合させ、その差をＮ１分割し、周波
数調整器１への制御パルスを得る。２次ランダムウォー
クフィルタ６は競合カウンタであり、１次ランダムウォ
ークフィルタ５と同様に、１次ランダムウォークフィル
タ５の出力をさらにＮ２分割する。ランダムウォークフ
ィルタ５，６の出力は２つあり、１つはインクリメント
（増速）パルス（多値位相比較器４で遅れ位相が検出さ
れた場合に発生）用、もう１つはデクリメント（減速）
パルス（多値位相比較器４で進み位相が検出された場合
に発生）用である。Ｑカウンタ７はその結果を記憶す
る。レートマルチプライア８はレート長をＭとし、Ｑカ
ウンタ７の記憶した値をｘとすると、駆動周波数ｆout
に対し、ｆout ×ｘ／Ｍの制御パルスを発生するように
制御されることにより、系の中心周波数に相当する第２
の付加または除去パルスを発生し、周波数調整器１に対
して制御を加える。加減算回路９は、１次ループと２次
ループの出力を加減演算し、周波数調整器１への最終的
な制御パルスを得る。すなわち、加減算回路９は、１次
ランダムウォークフィルタ５のインクレメントパルスお
よびデクレメントパルスとレートマルチプライヤ８から
のインクレメントパルスおよびデクレメントパルスを加
減演算するものであり、ある定められた期間のなかで、
１次ランダムウォークフィルタ５からの出力とレートマ
ルチプライヤ８の出力が同極性である場合は加算し、逆
極性である場合は減算する。ここで、１次ランダムウォ
ークフィルタ５と２次ランダムウォークフィルタ６の時
定数がそれぞれ長短２つ用意され、多値位相比較器４に
は正負のスレシュショルドが前もって設定され、Ｎ分周
器３−１，３−２の出力の位相比較結果がこのスレシュ
ショルドを越えた場合、急激な周波数変化が発生した場
合に発生する位相誤差が一定値を越えたものと判定し、
起動信号を発生し、起動信号によって、１次ランダムウ
ォークフィルタ５と２次ランダムウォークフィルタの時
定数を短く設定する。タイマー１０は起動信号によって
起動され、一定時間を経過した場合、１次ランダムウォ
ークフィルタ５と２次ランダムウォークフィルタ６の時
定数を長い方に切り替える。
【００１７】なお、Ｎ分周器３−１，３−２は受信デー
タを一時記憶するバッファーメモリを駆動するための受
信データの書き込みと読み出しのためのカウンタであ
る。
タを一時記憶するバッファーメモリを駆動するための受
信データの書き込みと読み出しのためのカウンタであ
る。
【００１８】
【発明の効果】以上説明したように、本発明は、急激な
周波数シフトが発生した場合１次ループ及び２次ループ
の時定数を切り替え短い引き込み時間で系の中心周波数
を演算しＱカウンタに記憶し、タイマーで設定された時
間を経過後、１次ループ及び２次ループの時定数を切り
戻すことにより、最小のメモリ容量、極めて狭帯域かつ
短い引き込み時間を同時に実現することができる効果が
ある。
周波数シフトが発生した場合１次ループ及び２次ループ
の時定数を切り替え短い引き込み時間で系の中心周波数
を演算しＱカウンタに記憶し、タイマーで設定された時
間を経過後、１次ループ及び２次ループの時定数を切り
戻すことにより、最小のメモリ容量、極めて狭帯域かつ
短い引き込み時間を同時に実現することができる効果が
ある。
【図１】本発明の一実施例のデスタッフ回路のブロック
図である。
図である。
【図２】ＰＬＬの従来例のブロック図である。
１ 周波数調整器 ２ Ｒ分周器 ３−１ Ｎ分周器 ３−２ Ｎ分周器 ４ 多値位相比較器 ５ １次ランダムウォークフィルタ ６ ２次ランダムウォークフィルタ ７ Ｑカウンタ（系の周波数記憶部） ８ レートマルチプライア ９ 加減算回路 ｆin 入力周波数 ｆout 出力周波数 ＰｆR 位相計数周波数
Claims (4)
- 【請求項１】 基準周波数ＲｆR をパルスの付加または
除去により周波数調整する周波数調整器と、該周波数を
Ｒ分周し、出力周波数ｆout を得るＲ分周器と、入力周
波数ｆinと前記出力周波数ｆout を位相比較する多値位
相比較器と、前記多値位相比較器の出力である進み位相
のパルス数と遅れ位相のパルス数の差をＮ１分割する、
長短２つの時定数を有する１次ランダムウォークフィル
タと、前記周波数調整器への制御パルスを得る加減算回
路とを含む１次ループと、 前記１次ランダムウォークフィルタの出力をＮ２分割す
る、長短２つの時定数を有する２次ランダムウォークフ
ィルタと、前記２次ランダムウォークフィルタの出力を
記憶するＱカウンタと、前記出力周波数をｆout によっ
て駆動され、前記Ｑカウンタに記憶される値によって制
御されて系の中心周波数に相当する付加または除去パル
スを発生するレートマルチプライアと、前記１次ランダ
ムウォークフィルタの出力と前記レートマルチプライア
の出力を加減算し、前記周波数調整器への制御パルスを
得る前記加減算回路とを含む２次ループと、 急激な周波数変化が発生した場合に発生する位相誤差が
一定値を越えた場合、起動信号を発生する位相比較回路
と、 前記起動信号によって、前記１次ランダムウォークフィ
ルタと前記２次ランダムウォークフィルタの時定数を短
く設定し、一定時間を経過すると、前記１次ランダムウ
ォークフィルタと前記２次ランダムウォークフィルタの
時定数を長い方に設定するタイマーを有する完全２次系
ＤＰＬＬ。 - 【請求項２】 前記位相比較回路が前記多値位相比較器
に一体化されている、請求項１記載の完全２次系ＤＰＬ
Ｌ。 - 【請求項３】 基準周波数ＲｆR をパルスの付加または
除去により周波数調整する周波数調整器と、該周波数を
Ｒ分周し、出力周波数ｆout を得るＲ分周器と、入力周
波数ｆin、前記出力周波数ｆout をそれぞれＮ分周する
第１、第２のＮ分周器と、第１、第２のＮ分周器の出力
を位相比較する多値位相比較器と、前記多値位相比較器
の出力である進み位相のパルス数と遅れ位相のパルス数
の差をＮ１分割する、長短２つの時定数を有する１次ラ
ンダムウォークフィルタと、前記周波数調整器への制御
パルスを得る加減算回路とを含む１次ループと、 前記１次ランダムウォークフィルタの出力をＮ２分割す
る、長短２つの時定数を有する２次ランダムウォークフ
ィルタと、前記２次ランダムウォークフィルタの出力を
記憶するＱカウンタと、前記出力周波数をｆout によっ
て駆動され、前記Ｑカウンタに記憶される値によって制
御されて系の中心周波数に相当する付加または除去パル
スを発生するレートマルチプライアと、前記１次ランダ
ムウォークフィルタの出力と前記レートマルチプライア
の出力を加減算し、前記周波数調整器への制御パルスを
得る前記加減算回路とを含む２次ループと、 急激な周波数変化が発生した場合に発生する位相誤差が
一定値を越えた場合、起動信号を発生する位相比較回路
と、 前記起動信号によって、前記１次ランダムウォークフィ
ルタと前記２次ランダムウォークフィルタの時定数を短
く設定し、一定時間を経過すると、前記１次ランダムウ
ォークフィルタと前記２次ランダムウォークフィルタの
時定数を長い方に設定するタイマーを有するデスタッフ
回路。 - 【請求項４】 前記位相比較回路が前記多値位相比較器
に一体化されている、請求項３記載のデスタッフ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217438A JPH0884071A (ja) | 1994-09-12 | 1994-09-12 | 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 |
| EP95306289A EP0701330B1 (en) | 1994-09-12 | 1995-09-08 | DPLL and destuffing circuit using the same |
| DE69516062T DE69516062T2 (de) | 1994-09-12 | 1995-09-08 | DPLL und Entstopfungsschaltung unter Verwendung derselben |
| KR1019950029608A KR0184916B1 (ko) | 1994-09-12 | 1995-09-12 | 완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로 |
| US08/527,353 US5604774A (en) | 1994-09-12 | 1995-09-12 | Fully secondary DPLL and destuffing circuit employing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217438A JPH0884071A (ja) | 1994-09-12 | 1994-09-12 | 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884071A true JPH0884071A (ja) | 1996-03-26 |
Family
ID=16704237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217438A Pending JPH0884071A (ja) | 1994-09-12 | 1994-09-12 | 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5604774A (ja) |
| EP (1) | EP0701330B1 (ja) |
| JP (1) | JPH0884071A (ja) |
| KR (1) | KR0184916B1 (ja) |
| DE (1) | DE69516062T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020082043A1 (en) * | 1994-05-19 | 2002-06-27 | Kari-Pekka Wilska | Device for personal communications, data collection and data processing, and a circuit card |
| JP2817676B2 (ja) * | 1995-07-31 | 1998-10-30 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| JP2996205B2 (ja) * | 1997-05-09 | 1999-12-27 | 日本電気株式会社 | Ｐｄｈ低速信号切替式ｄｐｌｌ |
| JPH1155201A (ja) | 1997-07-29 | 1999-02-26 | Sony Corp | 情報処理装置および方法、情報処理システム、並びに伝送媒体 |
| IT1307715B1 (it) * | 1999-09-30 | 2001-11-14 | Cit Alcatel | Circuito di desincronizzazione di flussi tributari in trame didivisione di tempo in reti di telecomunicazioni e relativo metodo. |
| US7512205B1 (en) * | 2005-03-01 | 2009-03-31 | Network Equipment Technologies, Inc. | Baud rate generation using phase lock loops |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194715A (ja) * | 1988-01-29 | 1989-08-04 | Kyocera Corp | ディジタルｐｌｌ回路 |
| JPH0265314A (ja) * | 1988-08-31 | 1990-03-06 | Nec Corp | インクリメント・ディクリメント・パルス演算回路 |
| JPH02280414A (ja) * | 1989-04-21 | 1990-11-16 | Nec Corp | 完全二次系ｄｐｌｌ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315530A (ja) * | 1986-07-08 | 1988-01-22 | Sumitomo Electric Ind Ltd | デイジタル位相同期ル−プ |
| US4827225A (en) * | 1988-06-13 | 1989-05-02 | Unisys Corporation | Fast locking phase-locked loop utilizing frequency estimation |
| JPH05268077A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
| JP2985489B2 (ja) * | 1992-03-31 | 1999-11-29 | 日本電気株式会社 | 位相同期ループ |
-
1994
- 1994-09-12 JP JP6217438A patent/JPH0884071A/ja active Pending
-
1995
- 1995-09-08 EP EP95306289A patent/EP0701330B1/en not_active Expired - Lifetime
- 1995-09-08 DE DE69516062T patent/DE69516062T2/de not_active Expired - Lifetime
- 1995-09-12 KR KR1019950029608A patent/KR0184916B1/ko not_active IP Right Cessation
- 1995-09-12 US US08/527,353 patent/US5604774A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194715A (ja) * | 1988-01-29 | 1989-08-04 | Kyocera Corp | ディジタルｐｌｌ回路 |
| JPH0265314A (ja) * | 1988-08-31 | 1990-03-06 | Nec Corp | インクリメント・ディクリメント・パルス演算回路 |
| JPH02280414A (ja) * | 1989-04-21 | 1990-11-16 | Nec Corp | 完全二次系ｄｐｌｌ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0701330B1 (en) | 2000-04-05 |
| US5604774A (en) | 1997-02-18 |
| DE69516062T2 (de) | 2001-01-11 |
| KR960012813A (ko) | 1996-04-20 |
| EP0701330A1 (en) | 1996-03-13 |
| KR0184916B1 (ko) | 1999-04-15 |
| DE69516062D1 (de) | 2000-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1391043B1 (en) | Fractional-n synthesiser and method of synchronisation of the output phase | |
| CA2180466A1 (en) | A digitally controlled first order jitter attenuator using a digital frequency synthesizer | |
| EP0740423A2 (en) | Digital phase-locked loop | |
| EP2153523B1 (en) | Frequency synchronization | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| JPH08265140A (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| EP0670635B1 (en) | Phase-locked loop oscillator, and moving-average circuit, and division-ratio equalization circuit suitable for use in the same | |
| JP4446568B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH0884071A (ja) | 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 | |
| EP0454955B1 (en) | Sampling clock generating circuit | |
| US6150858A (en) | Phase compensation circuit of digital processing PLL | |
| JPH01251988A (ja) | 自動周波数制御回路 | |
| EP0975094B1 (en) | Synchronous control apparatus and method | |
| JP2996205B2 (ja) | Ｐｄｈ低速信号切替式ｄｐｌｌ | |
| US6160433A (en) | Method for generating clock and clock generating circuit | |
| JP2964916B2 (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| US8775491B2 (en) | Method and apparatus for reducing signal edge jitter in an output signal from a numerically controlled oscillator | |
| US4354164A (en) | Digital phase lock loop for TIM frequency | |
| US5349613A (en) | Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop | |
| JP2994021B2 (ja) | Ｐｌｌ周波数シンセサイザー | |
| JP3246459B2 (ja) | 刻時同期方法及び刻時同期回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JPH03235522A (ja) | 周波数合成方式と周波数合成器 | |
| JP2018107585A (ja) | 発振装置 | |
| JPH09191247A (ja) | Ｐｌｌ回路 |