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KR0184916B1 - 완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로 - Google Patents

완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로 Download PDF

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KR0184916B1
KR0184916B1 KR1019950029608A KR19950029608A KR0184916B1 KR 0184916 B1 KR0184916 B1 KR 0184916B1 KR 1019950029608 A KR1019950029608 A KR 1019950029608A KR 19950029608 A KR19950029608 A KR 19950029608A KR 0184916 B1 KR0184916 B1 KR 0184916B1
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요시노리 로꾸오
마사키 이또
Original Assignee
가네꼬 히사시
닛폰덴키 가부시끼가이샤
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Abstract

각 1 및 2차 랜덤-워크 필터는 길고 짧은 시정수를 갖는다. 급격한 주파수 발생시 발생된 위상 에러가 설정값을 초과하면, 다수값 위상 비교기는 시작 신호를 발생한다. 시작 신호에 응답해서, 1 및 2차 랜덤-워크 필터는 짧은 시정수로 세트된다. 타이머는 시작 신호에 의해 시작되고, 설정된 시간 주기 경과시, 1 및 2차 랜덤-워크 필터를 긴 시정수로 세트한다.

Description

완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로
제1도는 종래의 PLL(위상 동기 루프)의 블럭도.
제2도는 본 발명에 따른 디스터핑(destuffing) 회로의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
2 : R 분주기 4 : 다수값 위상 비교기
5 : 1차 랜덤-워크 필터 6 : 2차 랜덤-워크 필터
9 : 가산기/및 감산기
[본 발명의 분야]
본 발명은 스터핑(stuffing) 동기에 사용되는 디지탈 위상 동기 루프(DPLL), 특히 디지탈 계층(synchronous digital hierarchy: SDH)에 사용되는 완전한 2차 DPLL에 관한 것이다.
[종래기술의 설명]
SDH는 바이트 스터핑을 사용하는 포인터 동작을 사용하고, 하나의 제어 주기에서 8개의 [UI/회] 위상 간격을 발생한다. SDH에서 사용하는 PLLs은 포인터 동작, 즉, 스터핑 펄스의 삽입 및 제거에 의해 발생되는 위상 간격을 억압하기 위해 매우 좁은 주파수 대역을 갖도록 요구된다.
비트-리킹(bit-leaking) 방법이 매우 좁은 주파수 대역을 갖는 PLL을 실현하는 방법으로서 공지된다. 비트-리킹 방법에 따라, 포인터 동작에 의해 발생된 8[UI/회]개의 위상 간격이 1[UI]단위로 분주해서, 소정 시간 간격에서 분산 배치됨으로써 (비트-리킹됨으로써) 지터 진폭을 감소시킨다. 비트-리킹 방법은 상기 기술에서 통상적으로 사용했던 위상 동기 루프(PLL)를 디지탈화한 것이다. 수반하는 도면중 제1도는 비트-리킹 방법을 도시한다.
제1도에 도시했듯이, 위상 비교기(40)에서 입력 신호(20)와 출력 신호(30)가 위상 비교되고, 위상 비교기(40)는 출력 신호를 저역 필터(50)에 인가한다. 저역 필터(50)는 위상 비교기(40)로부터 출력 신호를 평활화하고, 출력 신호를 가변-제어 발진기(60)에 인가하고, 가변-제어 발진기(60)에서 저역 필터(50)의 출력 신홍 대응한 출력 신호(30)가 발생된다. 고정된 비트-리킹 방법에 따라, 위상 비교기(40)는 정극성 및 부극성 임계치를 갖고, 기록 및 판독 클럭 신호간의 위상 에러 및 위상차가 임계치를 초과하면 위상 간격을 고정된 주기에서 비트-리크된다. 적응형(adaptive)비트 리킹법에 따라, 위상 간격은 위상 비교기(40)에 의해 검출되는 위상 에러에 응해서 비트-리크된다.
고정된 비트-리킹법이 제어가 불균일하고 지터 억압에 한계가 있다는 단점을 가지는데, 왜냐하면 제어 주기 포인터(pointer)가 1초당 제어되는 회수에도 불구하고 일정하고 제어펄스가 일정한 주기에서 집중되기 때문이다. 적응형 비트-리킹법에서, 시간 도메인(domain)에서 제어량을 균일하게 하기 위해, 포인터 제어량에 대응하는 정상 위상 에러는 가변-제어 발진기를 제어하기 위해 발생된다. 그러므로, PLL 이전의 스테이지에 공지된 버퍼 메모리는 발생되는 정상 위상 에러를 흡수하기에 충분히 클 필요가 있다. 또한, 강한 지터 억압 능력을 유지하기 위한 시스템의 시정수를 증가시킬 필요가 있으며, 시스템으로 하여금 동작되게 소비하는 시간 주기는 포인터 제어량에 비례해서 길어진다.
본 발명의 목적은 정상 위상 에러를 제거하는 버퍼 메모리 크기를 최소화하는 완전한 2차 DPPL과, 그 완전한 2차 PPL를 사용하는 디스터핑 회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에서 제공된 완전한 2차 디지탈 위상 동기 루프는, 기준 주파수(RfR)을 펄스의 부가 또는 제거에 의해 조정하기 위한 주파수 조정 수단과, 조정된 주파수를 주파수 조정 수단으로부터 R 분주하고 출력 주파수(fout)를 얻으며 입력 주파수(fin) 및 출력 주파수(fout)를 N으로 분주하는 제1 및 2 N 분주기 수단인 N 분주기와, 상기 제 1 및 2 N 분주기로부터의 출력 신호를 위상 비교하는 다수값 위상 비교기와, 상기 다수값 위상 비교기의 출력으로부터 출력된 앞선 위상 및 뒤진 위상의 펄스수의 차를 N1 분주하고 길고 짧은 시정수를 갖는 1차 랜덤-워크 필터와, 주파수 조정기에 공급되는 제어펄스를 발생하는 가산/감산 수단을 포함하는 1차 루프와, 1차 랜덤-워크 필터의 출력 신호를 N2 분주하고 길고 짧은 시정수를 갖는 2차 랜덤-워크 필터와, 상기 2차 랜덤-워크 필터의 출력 신호를 기억하는 모듈로-Q 카운터와, 상기 출력 주파수(fout)에 의해 구동되고 상기 모듈로-Q 카운터에 의해 기억된 출력 주파수에 의해 제어되어서 중앙 시스템 주파수에 대응하는 부가 또는 제거 펄스를 발생하는 비율 승산기와, 주파수 조정 수단에 공급되는 제어 펄스를 발생시키기 위해 1차 랜덤-워크 필터와 비율 승상기로부터의 출력 신호를 가산 및 감산하는 가산/감산 수단를 포함하는 2차 루프와, 급격한 주파수 변화가 발생한 경우에 발생하는 위상에러가 일정치를 초과한 경우, 시작 신호를 발생하는 위상 비교기와, 상기 시작 신호에 응답하여 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 짧은 시정수에 세트하고, 설정된 시간주기 경과후 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 긴 시간 상수에 세트하는 타이머 수단을 구비한다.
본 발명에 따른 디스터핑 회로는, 기준 주파수(RfR)을 펄스의 부가 또는 제거에 의해 조정하기 위한 주파수 조정 수단과, 조정된 주파수를 주파수 조정 수단으로부터 R 분주하고 출력 주파수(fout)를 얻으며 입력 주파수(fin) 및 출력 주파수(fout)를 N으로 분주하는 제 1 및 2 N 분주기 수단인 N 분주기와, 상기 제 1 및 2 N 분주기로부터의 출력 신호를 위상 비교하는 다수값 위상 비교기와, 상기 다수값 위상 비교기의 출력으로부터 출력된 앞선 위상 및 뒤진 위상의 펄스수의 차를 N1 분주하고 길고 짧은 시정수를 갖는 1차 랜덤-워크 필터와, 주파수 조정기에 공급되느 제어 펄스를 발생하는 가산/감산 수단을 포함하는 1차 루프와, 1차 랜덤-워크 필터의 출력 신호를 N2 분주하고 길고 짧은 시정수를 갖는 2차 램덤 워크 필터와, 상기 2차 랜덤 워크 필터의 출력 신호를 기억하는 모듈로-Q카운터와, 상기 출력 주파수(fout)에 의해 구동되고 상기 모듈로-Q 카운터에 의해 기억된 출력 주파수에 의해 제어되어서 중앙 시스템 주파수에 대응하는 부가 또는 제거 펄스를 발생하는 비율 승산기와, 주파수 조정 수단에 공급되는 제어 펄스를 발생시키기 위해 1차 랜덤-워크 필터와 비율 승산기로부터의 출력 신호를 가산 및 감산하는 가산/감산 수단을 포함하는 2차 루프와, 급격한 주파수 변화가 발생한 경우에 발생하는 위상 에러가 일정치를 초과한 경우, 시작 신호를 발생하는 위상 비교기와, 상기 시작 신호에 응답하여 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 짧은 시정수에 세트하고, 설정된 시간 주기 경과후 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 긴 시간 상수에 세트하는 타이머 수단을 구비한다.
본 발명의 원리는 완전한 2차 DPPL의 기능을 적극적으로 이용하는 것을 토대로하여 중앙 시스템 주파수를 기억하고, DPPL이 기억된 중앙 시스템 주파수에서 동작하기만하면 정상 에러가 발생되지 않는다는 사실에 의존한다. 특히, 입력 주파수가 PLL의 기준 출력 주파수와 다르면 정상 위상 에러는 입력 주파수상의 PLL을 동기시키기 위해 발생된다. 완전한 2차 DPLL에서, 정상 위상 에러는 1차 루프용 제어 정보를 제공한다. 완전한 2차 DPLL이 입력 주파수, 즉, 중앙 시스템 주파수를 기억하는 한, 1차 루프 제어에서 요구된 정상 위상 에러가 발생되지 않는데 왜냐하면 제어 펄스가 2차 루프에 의해 발생되기 때문이다.
급격한 주파수 이동이 발생하면, 큰 위상 에러가 발생된다. 위상 에러가 위상 비교기에 의해 설정된 값을 초과되듯이 검출될때, 1 및 2차 루프의 시정수는 짧은 시정수로 스위치로되고, 타이머는 동시에 시작되고 완전한 2차 DPLL은 주파수상에서 동기된다. 타이머에 의해 측정 설정된 시간 주기 경과후, 1 및 2차 르프는 다시 긴 시정수로 세트된다.
정상 상태에서, 완전한 2차 DPLL이 2차 루프에 의해 기억된 중앙 시스템 주파수를 토대로 동작하기 때문에, 정상 위상 에러가 발생되지 않고, 정상 위상 에러를 기억하는 버퍼 메모리에 이전에 배정된 메모리 영역은 더 이상 필요치 않다.
급격한 주파수 이동이 발생할때, 완전한 2차 DPLL은 짧은 시간 주기에서 주파수상에 동기되는데 왜냐하면 1 및 2차 루프는 짧은 시정수로 세트된다. 완전한 2차 DPLL은 주파수상에서 동기된후, 1 및 2차 루프는 다시 긴 시정수로 세트된다. 그러므로, 완전한 2차 DPLL은 매우 좁은 주파수 대역을 갖는다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 본 발명의 예를 예시하는 첨부 도면을 참고로 다음의 설명으로부터 명백해진다.
제2도에 도시했듯이, 본 발명에 따른 디스터핑(destuffing) 회로는 주파수 조정지(1)와, R 분주기(2)와, N 분주기(3-1, 3-2)와, 다수값(multi-valued) 위상 비교기(4)와, 1차 랜덤-워크(random-walk) 필터(5)와, 2차 랜덤-워크 필터(6)와, 모듈로(modulo)-Q 카운터(7)와, 비율 승산기(8)와, 가산기/감산기(9)와, 타이머(10)를 구비한다.
주파수 조정기(1)와, R 분주기(2)와, N 분주기(3-1, 3-2)와, 다수값 위상 비교기(4)와, 1차 랜덤-워크 필터(5)와, 가산기/감산기(9)는 결합해서 1차 루프를 구성한다. 2차 랜덤-워크 필터(6)와, 모듈로-Q 카운터(7)와, 비율 승산기(8)와, 가산기/감산기(9)는 결합해서 2차 루프를 구성한다.
주파수 조정기(1)는 펄스를가산 또는 제거함으로써 기준 주파수(RfR)를 조정한다. R 분주기(2)는 주파수 조정기(1)로부터 조정된 주파수를 R 분주기(2)는 주파수 조정기(1)로부터 조정된 주파수를 R 분주함에 의해서 DRLL의 출력 주파수(fout)를 얻는다. N 분주기(3-1)는 입력 주파수(fin)를 N 분주하고, N 분주기(3-2)는 출력 주파수(fout)를 N 분주한다.
다수값 위상 비교기(4)는 N 분주기(3-1, 3-2)로부터 출력 신호를 비교하고, 위상차를 주파수(PfR)로써 카운트한다. 경합 카운터인 1차 랜덤 워크 필터(5)는 다수값 위상 비교기(4)로부터 출력된 앞선 펄스 및 뒤진 펄스를 서로 경합시켜서, 그 차를 N1 분주하고, 주파수 조정기(1)에 공급되는 제어 펄스를 발생한다.
또한 경합 카운터인 2차 랜덤-워크 필터(6)은 1차 랜덤-워크 필터(5)로부터 출력 신호를 또한 분주한다. 각 1차 및 2차 랜덤 워크 필터(5, 6)는 2개의 출력 신호를 발생시키는데, 그중 하나는 증가 펄스(뒤진 위상이 다수값 위상 비교기(4)에 의해 검출되면 발생되는)이고 다른 하나는 감소 펄스(앞선 위상이 다수값 위상 비교기(4)에 의해 검출되면 발생디는)이다.
모듈로-Q 카운터(7)는 2차 랜덤-워크 필터(6)로부터 출력신호를 기억한다. 비율 승산기(8)는 비율 길이(M)를 갖는다. 모듈로-Q 카운터(7)가 값(X)을 기억한다고 가정하면, 비율 승산기(8)는 구동 주파수로서 인가되는 출력 주파수(fout)에 대한 제어 펄스(foutXx/M)를 발생시키기 위해 제어됨으로써 주파수 조정기(1)를 제어하는 시스템의 중심 주파수에 대응하는 제2부가 또는 제거 펄스를 발생시킨다. 가산기/감산기(9)는 1차 및 2차 루프로부터의 출력 신호를 가산 및 감산하여 주파수 조정기(1)에 인가되는 최종 제어 펄스를 발생시킨다.
특히, 가산기/감산기(9)는 1차 랜덤-워크 필터(5)로부터 증가 및 펄스를 그리고 비율 승산기(8)로부터 증가 및 감소 펄스를 가산하고 감산한다. 1차 랜덤-워크 필터(5) 및 비율 승산기(8)의 출력 신호가 설정된 주기에서 동일 극성이라면, 가산기/감산기(9)는 증가 및 감소 펄스를 가산한다. 1차 랜덤-워크 필터(5) 및 비율 승산기(8)로부터의 출력 신호가 어느 설정된 주기에서 반대 극성이라면, 가산기/감산기(9)는 증가 및 감소 펄스를 감산하고 동일 극성이라면 가산한다. 각 1 및 2차 랜덤-워크 필터(5, 6)는 2개의 시정수, 즉, 길고 짧은 시정수를 갖는다. 정극성 및 부극성 임계치는 다수값 위상 비교기(4)에서 앞서 설정된다. N 분주기(3-1, 3-2)로부터의 출력 신호상에서 위상 비교 결과가 다수값 위상 비교기(4)의 임계치를 초과한다면, 다수값 위상 비교기(4)의 임계치를 초과한다면, 다수값 위상 비교기(4)는, 급격한 주파수 변화가 발생할 때 발생된, 위상 에러가 어느 설정된 값을 초과하고, 시작 신호를 발생하는 것을 결정한다. 시작 신호에 응답해서, 1차 및 2차 랜덤-워크 필터(5, 6)는 짧은 시정수로 세트된다.
타이머(10)는 다수값 위상 비교기(4)로부터 시작 신호에 의해 시작되고, 설정된 시간 주기 경과후, 1 및 2차 랜덤-워크 필터(5, 6)를 긴 시정수로 스위치한다.
N 분주기(3-1, 3-2)는 수신 데이타를 일시 기억하는 버퍼 메모리를 구동하기 위한 수신 데이타를 기록 및 판독하는 카운터로서 역할한다.
본 발명의 양호한 실시예가 상세하게 되시되고 설명되었지만, 다수의 변화 및 변경은 첨부항의 범위를 벗어남이 없이 이루어짐이 이해된다.

Claims (4)

  1. 완전한 2차 디지탈 위상 동기 루프에 있어서, 기준 주파수(RfR)을 펄스의 부가 또는 제거에 의해 조정하기 이한 주파수 조정 수단과, 조정된 주파수를 주파수 조정 수단으로부터 R 분주하고 출력 주파수(fout)를 얻으며 입력 주파수(fin) 및 출력 주파수(fout)를 얻으며 입력 주파수(fin) 및 출력 주파수(fout)를 N으로 분주하는 제1 및 2N 분주기 수단인 N 분주기와, 상기 제1 및 2N 분주기로부터의 출력 신호를 위상 비교하는 다수값 위상 비교기와, 상기 다수값 위상 비교기의 출력으로부터 출력된 앞선 위상 및 뒤진 위상의 펄스수의 차를 N1 분주하고 길고 짧은 시정수를 갖는 1차 랜덤-워크 필터와, 주파수 조정기에 공급되는 제어 펄스를 발생하는 가산/감산 수단을 포함하는 1차 루프와, 1차 랜덤-워크 필터의 출력 신호를 N2 분주하고 길고 짧은 시정수를 갖는 2차 랜덤 워크 필터와, 상기 2차 랜덤-워크 필터의 출력 신호를 기억하는 모듈로-Q 카운터와, 상기 출력 주파수(fout)에 의해 구동되고 상기 모듈로-Q 카운터에 의해 기억된 출력 주파수에 의해 제어되어서 중앙 시스템 주파수에 대응하는 부가 또는 제거 펄스를 발생하는 비율 승산기와, 주파수 조정 수단에 공급되는 제어 펄스를 발생시키기 위해 1차 랜덤-워크 필터와 비율 승산기로부터의 출력 신호를 가산 및 감산하는 가산/감산 수단을 포함하는 2차 루프와, 급격한 주파수 변화가 발생한 경우에 발생하는 위상 에러가 일정치를 초과한 경우, 시작 신호를 발생하는 위상 비교기와, 상기 시작 신호에 응답하여 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 짧은 시정수에 세트하고, 설정된 시간 주기 경과후 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 긴 시간 상수에 세트하는 타이머 수단을 구비하는 것을 특징으로 하는 완전한 2차 디지탈 위상 동기루프.
  2. 제1항에 있어서, 상기 위상 비교 수단이 상기 다수값 위상 비교 수단에 일체화되는 것을 특징으로 하는 완전한 2차 디지탈 위상 동기 루프.
  3. 디스터핑(stuffing) 회로에 있어서, 기준 주파수(RfR)을 펄스의 부가 또는 제거에 의해 조정하기 위한 주파수 조정 수단과, 조정된 주파수를 주파수 조정 수단으로부터 R 분주하고 출력 주파수(fout)를 얻으며 입력 주파수(fin) 및 출력 주파수(fout)를 N으로 분주하는 제1 및 2N 분주기 수단인 N 분주기와, 상기 제1 및 2N 분주기로부터의 출력 신호를 위상 비교하는 다수값 위상 비교기와, 상기 다수값 위상 비교기의 출력으로부터 출력된 앞선 위상 및 뒤진 위상의 펄스수의 차를 N1 분주하고 길고 짧은 시정수를 갖는 1차 랜덤-워크 필터와, 주파수 조정기에 공급되는 제어 펄스를 발생하는 가산/감산 수단을 포함하는 1차 루프와, 1차 랜덤-워크 필터의 출력 신호를 N2 분주하고 길고 짧은 시정수를 갖는 2차 랜덤 워크 필터와, 상기 2차 랜덤-워크 필터의 출력 신호를 기억하는 모듈로-Q 카운터와, 상기 출력 주파수(fout)에 의해 구동되고 상기 모듈로-Q 카운터에 의해 기억된 출력 주파수에 의해 제어되어서 중앙 시스템 주파수에 대응하는 부가 또는 제거 펄스를 발생하는 비율 승산기와, 주파수 조정 수단에 공급되는 제어 펄스를 발생시키기 위해 1차 랜덤-워크 필터와 비율 승산기로부터의 출력 신호를 가산 및 감산 하는 가산/감산 수단을 포함하는 2차 루프와, 급격한 주파수 변화가 발생한 경우에 발생하는 위상 에러가 일정치를 초과한 경우, 시작 신호를 발생하는 위상 비교기와, 상기 시작 신호에 응답하여 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 짧은 시정수에 세트하고, 설정된 시간 주기 경과후 1차 랜덤-워크 필터 및 2차 랜덤-워크 필터를 긴 시간 상수에 세트하는 타이머 수단을 구비하는 것을 특징으로 하는 디스터핑 회로.
  4. 제3항에 있어서, 상기 위상 비교 수단이 상기 다수값 위상 비교 수단에 일체화되는 것을 특징으로 하는 디스터핑 회로.
KR1019950029608A 1994-09-12 1995-09-12 완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로 Expired - Fee Related KR0184916B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020082043A1 (en) * 1994-05-19 2002-06-27 Kari-Pekka Wilska Device for personal communications, data collection and data processing, and a circuit card
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
JP2996205B2 (ja) * 1997-05-09 1999-12-27 日本電気株式会社 Ｐｄｈ低速信号切替式ｄｐｌｌ
JPH1155201A (ja) 1997-07-29 1999-02-26 Sony Corp 情報処理装置および方法、情報処理システム、並びに伝送媒体
IT1307715B1 (it) * 1999-09-30 2001-11-14 Cit Alcatel Circuito di desincronizzazione di flussi tributari in trame didivisione di tempo in reti di telecomunicazioni e relativo metodo.
US7512205B1 (en) * 2005-03-01 2009-03-31 Network Equipment Technologies, Inc. Baud rate generation using phase lock loops

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315530A (ja) * 1986-07-08 1988-01-22 Sumitomo Electric Ind Ltd デイジタル位相同期ル−プ
JP2651688B2 (ja) * 1988-01-29 1997-09-10 京セラ株式会社 ディジタルｐｌｌ回路
US4827225A (en) * 1988-06-13 1989-05-02 Unisys Corporation Fast locking phase-locked loop utilizing frequency estimation
JPH0265314A (ja) * 1988-08-31 1990-03-06 Nec Corp インクリメント・ディクリメント・パルス演算回路
JPH02280414A (ja) * 1989-04-21 1990-11-16 Nec Corp 完全二次系ｄｐｌｌ
JPH05268077A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd ディジタルｐｌｌ回路
JP2985489B2 (ja) * 1992-03-31 1999-11-29 日本電気株式会社 位相同期ループ

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