JP2575221B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2575221B2 JP2575221B2 JP2024617A JP2461790A JP2575221B2 JP 2575221 B2 JP2575221 B2 JP 2575221B2 JP 2024617 A JP2024617 A JP 2024617A JP 2461790 A JP2461790 A JP 2461790A JP 2575221 B2 JP2575221 B2 JP 2575221B2
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- data
- clock
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- input terminal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPLL（Phase Locked Loop）回路におけるプ
ログラマブルディバイダの分周比設定に関するものであ
る。
ログラマブルディバイダの分周比設定に関するものであ
る。
第３図は従来のPLL回路のブロック図である。図にお
いて、（１）は比較信号入力端子、（２）は比較信号入
力端子（１）の入力信号を1/Nに分周する為のプログラ
マブルディバイダ（２）の分周比Ｎを設定する為のデー
タ入力端子及びクロック入力端子、（５）はデータ入力
端子（３）のデータが入力されるシフトレジスタ、
（６）はシフトレジスタ（５）のデータラッチ回路、
（７）はデータラッチ回路（６）のデータをプログラマ
ブルディバイダ（２）に転送するラッチ信号発生の為の
イネーブル端子、（８）は基準信号入力端子、（９）は
プログラマブルディバイダ（２）の出力信号と基準信号
入力端子（８）から入力された基準信号との間の位相差
を検出する為の位相比較器、（10）はプログラマブルデ
ィバイダ（２）の出力信号と基準信号入力端子（８）か
らの入力信号の位相差を出力する位相比較器出力端子で
ある。
いて、（１）は比較信号入力端子、（２）は比較信号入
力端子（１）の入力信号を1/Nに分周する為のプログラ
マブルディバイダ（２）の分周比Ｎを設定する為のデー
タ入力端子及びクロック入力端子、（５）はデータ入力
端子（３）のデータが入力されるシフトレジスタ、
（６）はシフトレジスタ（５）のデータラッチ回路、
（７）はデータラッチ回路（６）のデータをプログラマ
ブルディバイダ（２）に転送するラッチ信号発生の為の
イネーブル端子、（８）は基準信号入力端子、（９）は
プログラマブルディバイダ（２）の出力信号と基準信号
入力端子（８）から入力された基準信号との間の位相差
を検出する為の位相比較器、（10）はプログラマブルデ
ィバイダ（２）の出力信号と基準信号入力端子（８）か
らの入力信号の位相差を出力する位相比較器出力端子で
ある。
次に動作について説明する。プログラマブルディバイ
ダ（２）の分周比Ｎの値の設定は、データ入力端子
（３）及びクロック入力端子（４）からシフトレジスタ
（５）に入力されたデータをデータラッチ回路（６）に
読み込み、更にイネーブル端子（７）の制御によって、
データラッチ回路（６）のデータを（２）のプログラマ
ブルディバイダ（２）に転送することで設定される。こ
こで、シフトレジスタ（５）へのデータの入力は、クロ
ック入力端子（４）のクロックの“H"から“L"への立下
り時に、データの“H"もしくは“L"の値が読み込まれる
ことによって行なわれる。上記の様にして設定された分
周比Ｎによって、比較信号入力端子（１）からの入力信
号が1/Nに分周されプログラマブルディバイダ（２）か
ら出力される。プログラマブルディバイダ（２）の出力
信号と基準信号入力端子（８）の基準信号との位相比較
が位相比較器（９）によって行なわれ、前記２つの信号
の位相差が位相比較器出力端子（10）より出力される。
ダ（２）の分周比Ｎの値の設定は、データ入力端子
（３）及びクロック入力端子（４）からシフトレジスタ
（５）に入力されたデータをデータラッチ回路（６）に
読み込み、更にイネーブル端子（７）の制御によって、
データラッチ回路（６）のデータを（２）のプログラマ
ブルディバイダ（２）に転送することで設定される。こ
こで、シフトレジスタ（５）へのデータの入力は、クロ
ック入力端子（４）のクロックの“H"から“L"への立下
り時に、データの“H"もしくは“L"の値が読み込まれる
ことによって行なわれる。上記の様にして設定された分
周比Ｎによって、比較信号入力端子（１）からの入力信
号が1/Nに分周されプログラマブルディバイダ（２）か
ら出力される。プログラマブルディバイダ（２）の出力
信号と基準信号入力端子（８）の基準信号との位相比較
が位相比較器（９）によって行なわれ、前記２つの信号
の位相差が位相比較器出力端子（10）より出力される。
従来のPLL回路はデータ入力端子、クロック端子及び
イネーブル端子の３端子によってプログラマブルディバ
イダの分周比Ｎを設定されており、データ入力端子及び
クロック端子の２端子のみによって分周比Ｎを設定する
ことができないという問題点があった。
イネーブル端子の３端子によってプログラマブルディバ
イダの分周比Ｎを設定されており、データ入力端子及び
クロック端子の２端子のみによって分周比Ｎを設定する
ことができないという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、分周比Ｎの設定をデータ入力端子及びクロ
ック端子のみで行なうことができるPLL回路を得ること
を目的とする。
れたもので、分周比Ｎの設定をデータ入力端子及びクロ
ック端子のみで行なうことができるPLL回路を得ること
を目的とする。
この発明にかかるPLL回路は、入力信号を受け、該入
力信号を分周比データに基づき分周するプログラマブル
ディバイダと、入力データを受けるデータ入力端子と、
第１及び第２の電圧からなるクロックを受けるクロック
入力端子と、前記データ端子及びクロック端子に接続さ
れるシフトレジスタとを備え、前記シフトレジスタは、
前記クロックの前記第１の電圧から前記第２の電圧への
第１の状態遷移時に、格納データとして前記入力データ
を順次取り込み、前記クロックの前記第２の電圧から前
記第１の電圧への第２の状態遷移時おける前記入力デー
タが所定の値を有する時、前記格納データを前記分周比
データとして転送している。
力信号を分周比データに基づき分周するプログラマブル
ディバイダと、入力データを受けるデータ入力端子と、
第１及び第２の電圧からなるクロックを受けるクロック
入力端子と、前記データ端子及びクロック端子に接続さ
れるシフトレジスタとを備え、前記シフトレジスタは、
前記クロックの前記第１の電圧から前記第２の電圧への
第１の状態遷移時に、格納データとして前記入力データ
を順次取り込み、前記クロックの前記第２の電圧から前
記第１の電圧への第２の状態遷移時おける前記入力デー
タが所定の値を有する時、前記格納データを前記分周比
データとして転送している。
〔作用〕 この発明におけるPLL回路のシフトレジスタは、クロ
ックの第２の状態遷移時における入力データが所定の値
を有する時、格納データを分周比データとして転送する
ため、従来回路（７）のイネーブル端子を省略すること
ができ、外部端子を１ピン減らすことが可能となり、ま
た、外部から入力されるデータも従来３本必要だったも
のが２本のみのデータ入力で分周比の設定を行なうこと
ができ、データ入力ラインも削減できる。
ックの第２の状態遷移時における入力データが所定の値
を有する時、格納データを分周比データとして転送する
ため、従来回路（７）のイネーブル端子を省略すること
ができ、外部端子を１ピン減らすことが可能となり、ま
た、外部から入力されるデータも従来３本必要だったも
のが２本のみのデータ入力で分周比の設定を行なうこと
ができ、データ入力ラインも削減できる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例によるPLL回路のブロック図
で、図中、前記従来のものと同一符号は同一のものを示
す。
１図はこの発明の一実施例によるPLL回路のブロック図
で、図中、前記従来のものと同一符号は同一のものを示
す。
図において、データ入力端子（３）及びクロック入力
端子（４）から入力されるデータを第２図波形図の様に
設定する。すなわち、クロック入力端子（４）から入力
されるクロックの立上りエッジの時（第１の状態遷移
時）にクロック入力端子（３）の入力データは“H"もし
くは“L"が設定され、これがそのデータとてシフトレジ
スタ（５）に読み込まれて行く。また、クロック入力端
子（４）の立下りエッジの時（第２の状態遷移時）は、
通常データ入力端子（３）の入力データは“L"に設定さ
れる。このクロック入力端子（４）の立下りエッジの時
データ入力端子（３）の入力データを“H"に設定すると
シフトレジスタ（５）に内蔵されたラッチ信号発生回路
によりラッチ信号が出力され、データラッチ回路（６）
の入力される。このラッチ信号によりデータラッチ回路
（６）内のデータがプログラマブルディバイダ（２）に
転送される。この様にクロック入力端子（４）の立上
り、立下り両方のエッジを一方はデータの入力、他方は
ラッチ信号の発生の為に用いることにより、従来のイネ
ーブル端子（７）が省略でき、また同時にシフトレジス
タ（５）へのデータ入力も可能である。
端子（４）から入力されるデータを第２図波形図の様に
設定する。すなわち、クロック入力端子（４）から入力
されるクロックの立上りエッジの時（第１の状態遷移
時）にクロック入力端子（３）の入力データは“H"もし
くは“L"が設定され、これがそのデータとてシフトレジ
スタ（５）に読み込まれて行く。また、クロック入力端
子（４）の立下りエッジの時（第２の状態遷移時）は、
通常データ入力端子（３）の入力データは“L"に設定さ
れる。このクロック入力端子（４）の立下りエッジの時
データ入力端子（３）の入力データを“H"に設定すると
シフトレジスタ（５）に内蔵されたラッチ信号発生回路
によりラッチ信号が出力され、データラッチ回路（６）
の入力される。このラッチ信号によりデータラッチ回路
（６）内のデータがプログラマブルディバイダ（２）に
転送される。この様にクロック入力端子（４）の立上
り、立下り両方のエッジを一方はデータの入力、他方は
ラッチ信号の発生の為に用いることにより、従来のイネ
ーブル端子（７）が省略でき、また同時にシフトレジス
タ（５）へのデータ入力も可能である。
以上のようにこの発明によれば、従来プログラマブル
ディバイダの分周比設定の際、３端子の入力端子が必要
だったものが２端子のみで設定が可能となり、外部端子
を１端子削減できるという効果がある。
ディバイダの分周比設定の際、３端子の入力端子が必要
だったものが２端子のみで設定が可能となり、外部端子
を１端子削減できるという効果がある。
第１図はこの発明の一実施例によるPLL回路を示すブロ
ック図、第２図は第１図の回路のデータ入力端子及びク
ロック入力端子に入力されるデータの波形図、第３図は
従来のPLL回路を示すブロック図である。 図において、（１）は比較信号入力端子、（２）はプロ
グラマブルディバイダ、（３）はデータ入力端子、
（４）はクロック入力端子、（５）はシフトレジスタ、
（６）はデータラッチ回路、（８）は基準信号入力端
子、（９）は位相比較器、（10）は位相比較器出力端子
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
ック図、第２図は第１図の回路のデータ入力端子及びク
ロック入力端子に入力されるデータの波形図、第３図は
従来のPLL回路を示すブロック図である。 図において、（１）は比較信号入力端子、（２）はプロ
グラマブルディバイダ、（３）はデータ入力端子、
（４）はクロック入力端子、（５）はシフトレジスタ、
（６）はデータラッチ回路、（８）は基準信号入力端
子、（９）は位相比較器、（10）は位相比較器出力端子
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】入力信号を受け、該入力信号を分周比デー
タに基づき分周するプログラマブルディバイダと、 入力データを受けるデータ入力端子と、 第１及び第２の電圧からなるクロックを受けるクロック
入力端子と、 前記データ端子及びクロック端子に接続されるシフトレ
ジスタとを備え、 前記シフトレジスタは、 前記クロックの前記第１の電圧から前記第２の電圧への
第１の状態遷移時に、格納データとして前記入力データ
を順次取り込み、 前記クロックの前記第２の電圧から前記第１の電圧への
第２の状態遷移時おける前記入力データが所定の値を有
する時、前記格納データを前記分周比データとして転送
することを特徴とする、 PLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024617A JP2575221B2 (ja) | 1990-02-02 | 1990-02-02 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024617A JP2575221B2 (ja) | 1990-02-02 | 1990-02-02 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229516A JPH03229516A (ja) | 1991-10-11 |
| JP2575221B2 true JP2575221B2 (ja) | 1997-01-22 |
Family
ID=12143110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024617A Expired - Fee Related JP2575221B2 (ja) | 1990-02-02 | 1990-02-02 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575221B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275140A (en) * | 1975-12-19 | 1977-06-23 | Hitachi Ltd | Series-parallel conversion circuit |
| JPH0733468Y2 (ja) * | 1986-02-21 | 1995-07-31 | 日本電気株式会社 | 周波数シンセサイザ |
-
1990
- 1990-02-02 JP JP2024617A patent/JP2575221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03229516A (ja) | 1991-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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