JPH06112812A - バイナリ・カウンタ - Google Patents
バイナリ・カウンタInfo
- Publication number
- JPH06112812A JPH06112812A JP4259190A JP25919092A JPH06112812A JP H06112812 A JPH06112812 A JP H06112812A JP 4259190 A JP4259190 A JP 4259190A JP 25919092 A JP25919092 A JP 25919092A JP H06112812 A JPH06112812 A JP H06112812A
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- JP
- Japan
- Prior art keywords
- output
- type flip
- input
- clock
- binary counter
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】バイナリ・カウンタの動作試験を行う場合に、
テストモードを設けてそのビット数によらず２クロック
で試験を行うようにする。 【構成】セレクト信号Ｓをハイレベルにすることで、セ
レクタ回路５〜７は出力信号としてクロック入力信号Ｃ
ＬＫを選択する。これにより、各Ｄ型フリップフロップ
１〜４は全てＣＬＫの１クロック目の立ち下りでハイレ
ベルを出力し、２クロック目の立ち下りでロウレベルを
出力する。また、各Ｄ型フリップフロップ１〜４の出力
はＡＮＤゲート９に入力され、その出力として端子１４
より出力される。
テストモードを設けてそのビット数によらず２クロック
で試験を行うようにする。 【構成】セレクト信号Ｓをハイレベルにすることで、セ
レクタ回路５〜７は出力信号としてクロック入力信号Ｃ
ＬＫを選択する。これにより、各Ｄ型フリップフロップ
１〜４は全てＣＬＫの１クロック目の立ち下りでハイレ
ベルを出力し、２クロック目の立ち下りでロウレベルを
出力する。また、各Ｄ型フリップフロップ１〜４の出力
はＡＮＤゲート９に入力され、その出力として端子１４
より出力される。
Description
【０００１】
【産業上の利用分野】本発明はバイナリ・カウンタに関
し、特にテストモード付きのバイナリ・カウンタに関す
る。
し、特にテストモード付きのバイナリ・カウンタに関す
る。
【０００２】
【従来の技術】図５は従来の４ビットの非同期型バイナ
リ・カウンタの回路図である。図５において、本バイナ
リ・カウンタは、Ｄ型フリップフロップ６０〜６３を有
する。また、Ｄ型フリップフロップ６０〜６２の各Ｑ出
力は次段のＤ型フリップフロップ６１〜６３のクロック
入力に入力されると共に、出力端子５１〜５４より出力
される。Ｑ（反転値）の出力は、データ入力（Ｄ）にフ
ィードバックされている。
リ・カウンタの回路図である。図５において、本バイナ
リ・カウンタは、Ｄ型フリップフロップ６０〜６３を有
する。また、Ｄ型フリップフロップ６０〜６２の各Ｑ出
力は次段のＤ型フリップフロップ６１〜６３のクロック
入力に入力されると共に、出力端子５１〜５４より出力
される。Ｑ（反転値）の出力は、データ入力（Ｄ）にフ
ィードバックされている。
【０００３】図６のタイミング図を参照しながら、図５
の動作を説明する。図６のようなクロック信号（ＣＬ
Ｋ）を１ビット目のＤ型フリップフロップ６０のＣ入力
に入力すると、そのＱ出力はＣＬＫの立ち下りに同期し
た信号として、Ｑ出力より出力され、２ビット目のＤ型
フリップフロップ６１のＣ入力され、同時に出力端子５
１より出力される。
の動作を説明する。図６のようなクロック信号（ＣＬ
Ｋ）を１ビット目のＤ型フリップフロップ６０のＣ入力
に入力すると、そのＱ出力はＣＬＫの立ち下りに同期し
た信号として、Ｑ出力より出力され、２ビット目のＤ型
フリップフロップ６１のＣ入力され、同時に出力端子５
１より出力される。
【０００４】２ビット目では前段のＱ出力を入力とする
ので出力端子５１の信号の立ち下りに同期した信号とし
て、３ビット目のＤ型フリップフロップ６２のＣ入力に
入力され、同時に出力端子５２より出力される。
ので出力端子５１の信号の立ち下りに同期した信号とし
て、３ビット目のＤ型フリップフロップ６２のＣ入力に
入力され、同時に出力端子５２より出力される。
【０００５】同様にして、出力端子５３，５４の出力に
図６のタイミング図のようなデータが出力され、この出
力端子５１〜５４を調べることにより、バイナリ・カウ
ンタの動作を確認することができる。
図６のタイミング図のようなデータが出力され、この出
力端子５１〜５４を調べることにより、バイナリ・カウ
ンタの動作を確認することができる。
【０００６】しかし、このような構成であると、Ｄ型フ
リップフロップのｎビットのＱ出力に“１”が出力され
るまでに、２のｎ乗のクロック数を必要とする。
リップフロップのｎビットのＱ出力に“１”が出力され
るまでに、２のｎ乗のクロック数を必要とする。
【０００７】
【発明が解決しようとする課題】前述したように、従来
のｎビットのバイナリ・カウンタでは、その動作を試験
するのに２のｎ乗のクロック数を必要とし、ビット数が
増えるとテスト時間も増えるという欠点があった。
のｎビットのバイナリ・カウンタでは、その動作を試験
するのに２のｎ乗のクロック数を必要とし、ビット数が
増えるとテスト時間も増えるという欠点があった。
【０００８】本発明の目的は、前記欠点を解決し、テス
ト時間を短縮したバイナリ・カウンタを提供することに
ある。
ト時間を短縮したバイナリ・カウンタを提供することに
ある。
【０００９】
【課題を解決するための手段】本発明のバイナリ・カウ
ンタの構成は、ｎビットのＤ型フリップフロップを有
し、前記ｎビットのＤ型フリップフロップの各ビットの
Ｑ出力を一方の入力とし、かつクロック信号を他方の入
力とするｎ−１個のセレクタを有し、前記セレクタを制
御するセレクト信号の入力端子を有し、前記セレクタの
出力を次段の前記Ｄ型フリップフロップに入力し、前記
セレクト信号によりテストモード選択時には、前記ｎビ
ットのＤ型フリップフロップの各入力に前記クロック信
号が入力するようにしなしたことを特徴とする。
ンタの構成は、ｎビットのＤ型フリップフロップを有
し、前記ｎビットのＤ型フリップフロップの各ビットの
Ｑ出力を一方の入力とし、かつクロック信号を他方の入
力とするｎ−１個のセレクタを有し、前記セレクタを制
御するセレクト信号の入力端子を有し、前記セレクタの
出力を次段の前記Ｄ型フリップフロップに入力し、前記
セレクト信号によりテストモード選択時には、前記ｎビ
ットのＤ型フリップフロップの各入力に前記クロック信
号が入力するようにしなしたことを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のバイナリ・カウンタ
を示す回路図である。図１においては、簡単のために４
ビットのバイナリ・カウンタを例にとり説明する。
る。図１は本発明の第１の実施例のバイナリ・カウンタ
を示す回路図である。図１においては、簡単のために４
ビットのバイナリ・カウンタを例にとり説明する。
【００１１】図１において、本実施例は、バイナリ・カ
ウンタを構成するＤ型フリップフロップ１〜４と、セレ
クト信号Ｓにより各ビットのＤ型フリップフロップ１〜
４のクロック入力（Ｃ）に前段のＱ出力を入力するかク
ロック信号（ＣＬＫ）入力端子からの信号を入力するか
を選択するためのセレクタ５，６，７とを備えている。
また、Ｄ型フリップフロップ１〜４の各Ｑ出力はそれぞ
れ出力端子１１〜１４より出力される。
ウンタを構成するＤ型フリップフロップ１〜４と、セレ
クト信号Ｓにより各ビットのＤ型フリップフロップ１〜
４のクロック入力（Ｃ）に前段のＱ出力を入力するかク
ロック信号（ＣＬＫ）入力端子からの信号を入力するか
を選択するためのセレクタ５，６，７とを備えている。
また、Ｄ型フリップフロップ１〜４の各Ｑ出力はそれぞ
れ出力端子１１〜１４より出力される。
【００１２】Ｄ型フリップフロップ１〜４のＱ（反転
値）出力は、データ（Ｄ）入力にフィードバックされ
る。セレクタ５，６，７は、いずれも同一の回路構成と
なっており、図７にも示すように、２入力ＡＮＤゲート
７１，７２とＯＲゲート７３とを有する。
値）出力は、データ（Ｄ）入力にフィードバックされ
る。セレクタ５，６，７は、いずれも同一の回路構成と
なっており、図７にも示すように、２入力ＡＮＤゲート
７１，７２とＯＲゲート７３とを有する。
【００１３】次に図２のタイミング図を参照しながら、
図１の動作を説明する。セレクト信号Ｓがロウレベレの
時はセレクタ５〜７は各段のＤ型フリップフロップ１〜
３のＱ出力を選択する。従って、この場合従来例と同様
に、通常のバイナリ・カウンタの動作を行う。
図１の動作を説明する。セレクト信号Ｓがロウレベレの
時はセレクタ５〜７は各段のＤ型フリップフロップ１〜
３のＱ出力を選択する。従って、この場合従来例と同様
に、通常のバイナリ・カウンタの動作を行う。
【００１４】次に、セレクト信号Ｓをハイレベルにする
とテストモードになり、セレクタ５〜７は、クロック入
力信号ＣＬＫを選択し、各Ｄ型フリップフロップ１〜４
に同一のクロックを供給する。クロックが入力される
と、クロックの立ち下りで各Ｄ型フリップフロップ１〜
４のＱ出力は一斉にハイレベルとなる。そして、次のク
ロックの立ち下りで各Ｄ型フリップフロップ１〜４のＱ
出力は一斉にロウレベルを出力する。以上の動作によ
り、バイナリ・カウンタを構成するＤ型フリップフロッ
プの動作をわずか２クロックで試験することができる。
とテストモードになり、セレクタ５〜７は、クロック入
力信号ＣＬＫを選択し、各Ｄ型フリップフロップ１〜４
に同一のクロックを供給する。クロックが入力される
と、クロックの立ち下りで各Ｄ型フリップフロップ１〜
４のＱ出力は一斉にハイレベルとなる。そして、次のク
ロックの立ち下りで各Ｄ型フリップフロップ１〜４のＱ
出力は一斉にロウレベルを出力する。以上の動作によ
り、バイナリ・カウンタを構成するＤ型フリップフロッ
プの動作をわずか２クロックで試験することができる。
【００１５】図３は本発明の第２の実施例のバイナリ・
カウンタを示す回路図である。図３において、本実施例
が前記第１の実施例と相違する点は、各Ｄ型フリップフ
ロップ１〜４のＱ出力の論理ＡＮＤをＡＮＤゲート９で
とり、セレクタ８を介して出力端子１４のみで動作をチ
ェックできるようにした点である。
カウンタを示す回路図である。図３において、本実施例
が前記第１の実施例と相違する点は、各Ｄ型フリップフ
ロップ１〜４のＱ出力の論理ＡＮＤをＡＮＤゲート９で
とり、セレクタ８を介して出力端子１４のみで動作をチ
ェックできるようにした点である。
【００１６】次に、図４のタイミング図を参照しなが
ら、図３の動作を説明する。まず、セレクト信号Ｓがロ
ウレベルの時は、前記第１の実施例の場合と同様に通常
のバイナリ・カウンタの動作をする。
ら、図３の動作を説明する。まず、セレクト信号Ｓがロ
ウレベルの時は、前記第１の実施例の場合と同様に通常
のバイナリ・カウンタの動作をする。
【００１７】次に、セレクト信号Ｓをハイレベルにする
とテストモードとなり、セレクタ５〜７はクロック入力
信号ＣＬＫを選択し、各Ｄ型フリップフロップ１〜４に
同一のクロックを供給する。クロック信号（ＣＬＫ）が
入力されると、クロックの立ち下りで各Ｄ型フリップフ
ロップ１〜４のＱ出力は一斉にハイレベルとなる。
とテストモードとなり、セレクタ５〜７はクロック入力
信号ＣＬＫを選択し、各Ｄ型フリップフロップ１〜４に
同一のクロックを供給する。クロック信号（ＣＬＫ）が
入力されると、クロックの立ち下りで各Ｄ型フリップフ
ロップ１〜４のＱ出力は一斉にハイレベルとなる。
【００１８】ここで、ＡＮＤゲート９により各Ｄ型フリ
ップフロップ１〜４のＱ出力の論理積がとられ、ＡＮＤ
ゲート９の出力もハイレベルとなり、セレクタ８を通し
て、出力端子１４よりハイレベルが出力される。
ップフロップ１〜４のＱ出力の論理積がとられ、ＡＮＤ
ゲート９の出力もハイレベルとなり、セレクタ８を通し
て、出力端子１４よりハイレベルが出力される。
【００１９】そして、次のクロックの立ち下りで各Ｄ型
フリップフロップ１〜４のＱ出力は一斉にロウレベルを
出力する。ここで、ＡＮＤゲート９により各Ｄ型フリッ
プフロップ１〜４のＱ出力の論理積がとられ、ＡＮＤゲ
ート９の出力もロウレベルとなり、セレクタ８を通し
て、出力端子１４よりロウレベルが出力される。このよ
うに、第２の実施例では、出力端子１４の出力のみから
バイナリ・カウンタの動作を試験することができる。尚
セレクタは、図１の回路でもよい。
フリップフロップ１〜４のＱ出力は一斉にロウレベルを
出力する。ここで、ＡＮＤゲート９により各Ｄ型フリッ
プフロップ１〜４のＱ出力の論理積がとられ、ＡＮＤゲ
ート９の出力もロウレベルとなり、セレクタ８を通し
て、出力端子１４よりロウレベルが出力される。このよ
うに、第２の実施例では、出力端子１４の出力のみから
バイナリ・カウンタの動作を試験することができる。尚
セレクタは、図１の回路でもよい。
【００２０】
【発明の効果】以上説明したように、本発明は、テスト
モード時には各段のＤ型フリップフロップのクロック入
力に同一のクロックを与えるようにすることで、２クロ
ックでバイナリ・カウンタの動作試験を行うことができ
る。
モード時には各段のＤ型フリップフロップのクロック入
力に同一のクロックを与えるようにすることで、２クロ
ックでバイナリ・カウンタの動作試験を行うことができ
る。
【図１】本発明の第１の実施例のバイナリ・カウンタを
示す回路図である。
示す回路図である。
【図２】図１の第１の実施例のタイミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の第２の実施例のタイミング図である。
【図５】従来のバイナリ・カウンタの回路図である。
【図６】図５のタイミング図である。
【図７】図１，図３のセレクタを示す回路図である。
１〜４，６０〜，６３ Ｄ型フリップフロップ ５〜８ セレクタ ９，７１，７２ ＡＮＤゲート １１〜１４，５１〜５３ 出力端子 ７３ ＯＲゲート Ｓ セレクト信号 ＣＬＫ クロック信号
Claims (2)
- 【請求項１】 ｎビットのＤ型フリップフロップを有
し、前記ｎビットのＤ型フリップフロップの各ビットの
Ｑ出力を一方の入力とし、かつクロック信号を他方の入
力とするｎ−１個のセレクタを有し、前記セレクタを制
御するセレクト信号の入力端子を有し、前記セレクタの
出力を次段の前記Ｄ型フリップフロップに入力し、前記
セレクト信号によりテストモード選択時には、前記ｎビ
ットのＤ型フリップフロップの各入力に前記クロック信
号が入力するようにしなしたことを特徴とするバイナリ
・カウンタ。 - 【請求項２】 前記Ｄ型フリップフロップの各Ｑ出力を
入力とするＡＮＤゲートを設け、セレクタを介して出力
とする請求項１に記載のバイナリ・カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259190A JPH06112812A (ja) | 1992-09-29 | 1992-09-29 | バイナリ・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259190A JPH06112812A (ja) | 1992-09-29 | 1992-09-29 | バイナリ・カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112812A true JPH06112812A (ja) | 1994-04-22 |
Family
ID=17330629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259190A Pending JPH06112812A (ja) | 1992-09-29 | 1992-09-29 | バイナリ・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989002479A1 (en) * | 1987-09-09 | 1989-03-23 | Nkk Corporation | Process for decarburizing high-cr molten pig iron |
-
1992
- 1992-09-29 JP JP4259190A patent/JPH06112812A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989002479A1 (en) * | 1987-09-09 | 1989-03-23 | Nkk Corporation | Process for decarburizing high-cr molten pig iron |
| AU619488B2 (en) * | 1987-09-09 | 1992-01-30 | Nkk Corporation | Process for decarburizing high-cr molten pig iron |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990921 |