JPS6339209A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPS6339209A JPS6339209A JP61183610A JP18361086A JPS6339209A JP S6339209 A JPS6339209 A JP S6339209A JP 61183610 A JP61183610 A JP 61183610A JP 18361086 A JP18361086 A JP 18361086A JP S6339209 A JPS6339209 A JP S6339209A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- data
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタルデータ通信に関し、特にシリアルデー
タの同期回路に関する。
タの同期回路に関する。
従来、この種の同期回路は単純にＤ形フリップフロップ
でたたき直すだけであった。
でたたき直すだけであった。
上述した従来のＤ形フリップフロップだけの回路は、デ
ータの変化点とたたき直し側クロックが一致した時は動
作が不安定になるという欠点がある。特にたたき直し側
クロックまたはデータ側クロックにジー２夕がある場合
、この欠点は顕著になる。
ータの変化点とたたき直し側クロックが一致した時は動
作が不安定になるという欠点がある。特にたたき直し側
クロックまたはデータ側クロックにジー２夕がある場合
、この欠点は顕著になる。
本発明の同期回路は、シリアルデータを取込む第１のＤ
形フリップフロップと、第１のＤ形フリ、ブフロップの
Ｑ出力を第２のクロックに同期して取込む第２のＤ形フ
リップフロップと、シリアルデータに同期し、第２のク
ロックと同一周波数の第１のクロックと第２のクロック
の排他的オアあるいは排他的ノアをとる第１のゲート回
路と、第１のゲート回路の出力を積分する積分回路と、
ｖＬ分分路路出力を予め決められたしきい値と比較す
るヒステリシス付コンパレータと、第１のクロックとコ
ンパレータの出力を入力し、第１のクロックと第２のク
ロックがほぼ逆相となっているとき第１のクロックと同
相のクロックを第１のＤ形フリップフロップに出力し、
第１のクロックと第２のクロックがほぼ同相となってい
るとき第１のクロックと逆相のクロックを第２のＤ形フ
リップフロップに出力する第２のゲート回路を有する。
形フリップフロップと、第１のＤ形フリ、ブフロップの
Ｑ出力を第２のクロックに同期して取込む第２のＤ形フ
リップフロップと、シリアルデータに同期し、第２のク
ロックと同一周波数の第１のクロックと第２のクロック
の排他的オアあるいは排他的ノアをとる第１のゲート回
路と、第１のゲート回路の出力を積分する積分回路と、
ｖＬ分分路路出力を予め決められたしきい値と比較す
るヒステリシス付コンパレータと、第１のクロックとコ
ンパレータの出力を入力し、第１のクロックと第２のク
ロックがほぼ逆相となっているとき第１のクロックと同
相のクロックを第１のＤ形フリップフロップに出力し、
第１のクロックと第２のクロックがほぼ同相となってい
るとき第１のクロックと逆相のクロックを第２のＤ形フ
リップフロップに出力する第２のゲート回路を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の同期回路の一実施例の回路図・である
。
。
Ｄ形フリップフロップ５はシリアルデータａをクロック
ｆにより取り込む。Ｄ形フリップフロップ６はＤ形フリ
ップフロップ５のＱ出力ｇをクロック（たたき直し側）
Ｃに同期して取り込み、シリアルデータａのたたき直さ
れたデータｈをＱ出力から出力する。排他的論理和回路
８は同一周波数であるクロックｂとクロックＣの排他的
論理をとることにより、クロックｂとクロックＣの位相
関係を検出し、出力ｄとして出力する。積分回路９は排
他的論理和回路８の出力を積分する。ヒステリシス付コ
ンパレータｌＯは、積分回路９の出力電圧ｅが高い電圧
のとき論理Ｏ１低い電圧のとき論理１の信号を出力する
。排他的論理和回路７はクロックｂとコンパレータ１０
の出力を入力し。
ｆにより取り込む。Ｄ形フリップフロップ６はＤ形フリ
ップフロップ５のＱ出力ｇをクロック（たたき直し側）
Ｃに同期して取り込み、シリアルデータａのたたき直さ
れたデータｈをＱ出力から出力する。排他的論理和回路
８は同一周波数であるクロックｂとクロックＣの排他的
論理をとることにより、クロックｂとクロックＣの位相
関係を検出し、出力ｄとして出力する。積分回路９は排
他的論理和回路８の出力を積分する。ヒステリシス付コ
ンパレータｌＯは、積分回路９の出力電圧ｅが高い電圧
のとき論理Ｏ１低い電圧のとき論理１の信号を出力する
。排他的論理和回路７はクロックｂとコンパレータ１０
の出力を入力し。
クロックｆをＤ形フリップフロップ５に出力する。
第２図はシリアルデータａの中央付近にたたき直し側ク
ロックＣのタイミングがある場合の波形を示す図である
。第３図はシリアルデータａの変化点付近にたたき直し
側クロックＣのタイミングがある場合を示す図である。
ロックＣのタイミングがある場合の波形を示す図である
。第３図はシリアルデータａの変化点付近にたたき直し
側クロックＣのタイミングがある場合を示す図である。
なお、シリアルデータａの変化点に対しクロックｂの立
上りはわずかに進んでいるものとする。
上りはわずかに進んでいるものとする。
第２図はクロックｂとクロックＣがほぼ逆相となってい
る場合であり、両クロックｂとＣの排他的論理和回路８
で排他的論理和をとると、図に示すような波形の出力ｄ
となり、これを積分回路９で積分すれば高い電圧ｅが得
られ、コンパレータ１０の出力は論理Ｏとなる。したが
って、排他的論理和回路７の出力ｆはクロックｂと同相
となり。
る場合であり、両クロックｂとＣの排他的論理和回路８
で排他的論理和をとると、図に示すような波形の出力ｄ
となり、これを積分回路９で積分すれば高い電圧ｅが得
られ、コンパレータ１０の出力は論理Ｏとなる。したが
って、排他的論理和回路７の出力ｆはクロックｂと同相
となり。
シリアルデータａとＤ形フリップフロップ５の出力ｇは
同相となる。この出力ｇをクロックＣでたたき直して出
力りを得ることができる。クロックＣは出力ｇのほぼ中
央で立上るので安定してたたき直すことができる。
同相となる。この出力ｇをクロックＣでたたき直して出
力りを得ることができる。クロックＣは出力ｇのほぼ中
央で立上るので安定してたたき直すことができる。
第３図はクロックｂとクロックＣがほぼ同相となってい
る場合であり、両クロックｂとＣの排他的論理和回路８
で排他的論理和をとると１図に示すような波形の出力ｄ
となり、これを積分回路９で積分すれば低い電圧ｅが得
られコンパレータ１０の出力は論理１となる。したがっ
て、排他的論理和回路７の出力ｆはクロックｂと逆相と
なり、Ｄ形フリッププロップ５の出力ｇはシリアルデー
タａに対して１８０°ずれた波形となる。この出力ｇを
クロックＣでたたき直して出力りを得ることができる。
る場合であり、両クロックｂとＣの排他的論理和回路８
で排他的論理和をとると１図に示すような波形の出力ｄ
となり、これを積分回路９で積分すれば低い電圧ｅが得
られコンパレータ１０の出力は論理１となる。したがっ
て、排他的論理和回路７の出力ｆはクロックｂと逆相と
なり、Ｄ形フリッププロップ５の出力ｇはシリアルデー
タａに対して１８０°ずれた波形となる。この出力ｇを
クロックＣでたたき直して出力りを得ることができる。
クロックＣは出力ｇのほぼ中央で立上るので安定してた
たき直すことができる。
たき直すことができる。
クロックｂまたはクロックＣにジッタがある場合、出力
ｄにもジッタ成分が出るが積分回路９で積分することに
より吸収されてコンパレータ１０の出力には現われない
、したがって、ジッタによりＤ形フリップフロップ５の
出力ｇの波形が１８０゜ずれたり ０°になったりして
ばたつきが起きることはない。
ｄにもジッタ成分が出るが積分回路９で積分することに
より吸収されてコンパレータ１０の出力には現われない
、したがって、ジッタによりＤ形フリップフロップ５の
出力ｇの波形が１８０゜ずれたり ０°になったりして
ばたつきが起きることはない。
以上説明したように本発明は、データ側クロックとたた
き直し側クロックとの位相差を検出し、たたき直し側ク
ロックがデータの変化点に接近しないようにすることに
より、安定にデータのたたき直しができる効果がある。
き直し側クロックとの位相差を検出し、たたき直し側ク
ロックがデータの変化点に接近しないようにすることに
より、安定にデータのたたき直しができる効果がある。
第１図は本発明の同期回路の一実施例を示す回路図、第
２図はデータ側クロック２とたたき直し側クロック４が
ほぼ逆相になっている場合の各部の波形を示す図、第３
図はデータ側クロック２とたたき直し側クロック４がほ
ぼ同相になっている場合の各部の波形を示す図である。 １・・・・・・たたき直す前のシリアルデータ、２・・
・・・・シリアルデータｌに同期したクロック、３・・
・・・・たたき直されたデータ、４・・・・・・クロッ
ク２と同一周波数のたたき直し側クロック、 ５・・・・・・シリアルデータ１を１８００ずらすため
のＤ形フリップフロップ、 ６・・・・・・データをたたき直すためのＤ形フリップ
フロップ、 ７・・・・・・ １８０°ずらすためのクロックを作る
排他的論理和回路、 ８・・・・・・データ側クロック２とたたき直し側クロ
ック４との位相差検出用の排他的論理和回路、 ９・・・・・・積分回路、 １０・・・・・・ヒステリシス付コンパレータ。
２図はデータ側クロック２とたたき直し側クロック４が
ほぼ逆相になっている場合の各部の波形を示す図、第３
図はデータ側クロック２とたたき直し側クロック４がほ
ぼ同相になっている場合の各部の波形を示す図である。 １・・・・・・たたき直す前のシリアルデータ、２・・
・・・・シリアルデータｌに同期したクロック、３・・
・・・・たたき直されたデータ、４・・・・・・クロッ
ク２と同一周波数のたたき直し側クロック、 ５・・・・・・シリアルデータ１を１８００ずらすため
のＤ形フリップフロップ、 ６・・・・・・データをたたき直すためのＤ形フリップ
フロップ、 ７・・・・・・ １８０°ずらすためのクロックを作る
排他的論理和回路、 ８・・・・・・データ側クロック２とたたき直し側クロ
ック４との位相差検出用の排他的論理和回路、 ９・・・・・・積分回路、 １０・・・・・・ヒステリシス付コンパレータ。
Claims (1)
- 【特許請求の範囲】 シリアルデータを取込む第１のＤ形フリップフロップと
、 第１のＤ形フリップフロップのＱ出力を第２のクロック
に同期して取込む第２のＤ形フリップフロップと、 シリアルデータと同期し、第２のクロックと同一周波数
の第１のクロックと第２のクロックの排他的オアあるい
は排他的ノアをとる第１のゲート回路と、 第１のゲート回路の出力を積分する積分回路と、 積分回路の出力を予め定められたしきい値と比較するヒ
ステリシス付コンパレータと、 第１のクロックとコンパレータの出力を入力し、第１の
クロックと第２のクロックがほぼ逆相となっているとき
第１のクロックと同相のクロックを第１のＤ形フリップ
フロップに出力し、第１のクロックと第２のクロックが
ほぼ同相となっているとき第１のクロックと逆相のクロ
ックを第１のＤ形フリップフロップに出力する第２のゲ
ート回路を有する同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183610A JPS6339209A (ja) | 1986-08-04 | 1986-08-04 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183610A JPS6339209A (ja) | 1986-08-04 | 1986-08-04 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339209A true JPS6339209A (ja) | 1988-02-19 |
Family
ID=16138804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183610A Pending JPS6339209A (ja) | 1986-08-04 | 1986-08-04 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339209A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349414A (ja) * | 1989-07-18 | 1991-03-04 | Nec Corp | 位相自動調整回路 |
| JPH05226989A (ja) * | 1992-02-13 | 1993-09-03 | Nec Corp | 出力ラッチ回路 |
| JPH0653945A (ja) * | 1992-07-31 | 1994-02-25 | Nec Corp | データ転送回路 |
| US5659645A (en) * | 1994-05-13 | 1997-08-19 | Mitsubishi Cable Industries, Ltd. | Collimator with adjusting mechanism for improved alignment between optical fiber and lens |
| WO2009110123A1 (ja) * | 2008-03-07 | 2009-09-11 | Kurita Masakatsu | 非同期型における送受信装置間の同期方法及び送受信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466010A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Time adjustment circuit |
-
1986
- 1986-08-04 JP JP61183610A patent/JPS6339209A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466010A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Time adjustment circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349414A (ja) * | 1989-07-18 | 1991-03-04 | Nec Corp | 位相自動調整回路 |
| JPH05226989A (ja) * | 1992-02-13 | 1993-09-03 | Nec Corp | 出力ラッチ回路 |
| JPH0653945A (ja) * | 1992-07-31 | 1994-02-25 | Nec Corp | データ転送回路 |
| US5659645A (en) * | 1994-05-13 | 1997-08-19 | Mitsubishi Cable Industries, Ltd. | Collimator with adjusting mechanism for improved alignment between optical fiber and lens |
| WO2009110123A1 (ja) * | 2008-03-07 | 2009-09-11 | Kurita Masakatsu | 非同期型における送受信装置間の同期方法及び送受信装置 |
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