JPH0513444A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0513444A JPH0513444A JP27524891A JP27524891A JPH0513444A JP H0513444 A JPH0513444 A JP H0513444A JP 27524891 A JP27524891 A JP 27524891A JP 27524891 A JP27524891 A JP 27524891A JP H0513444 A JPH0513444 A JP H0513444A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】短ゲート効果の小さい高性能のＦＥＴを提供す
る。 【構成】ソース／ドレイン領域のチャネル２に近い側の
領域２０，２０′の抵抗値をチャネルから遠い側の領域
１９，１９′の抵抗値より大きくする。それにより高抵
抗領域と半絶縁性ＧａＡｓ基板との間の電界強度が減少
する結果、ソース領域から半絶縁性ＧａＡｓ基板へのキ
ヤリアの注入が減少し、短ゲート効果を小さくできる。
る。 【構成】ソース／ドレイン領域のチャネル２に近い側の
領域２０，２０′の抵抗値をチャネルから遠い側の領域
１９，１９′の抵抗値より大きくする。それにより高抵
抗領域と半絶縁性ＧａＡｓ基板との間の電界強度が減少
する結果、ソース領域から半絶縁性ＧａＡｓ基板へのキ
ヤリアの注入が減少し、短ゲート効果を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明はショットキーゲート電界
効果トランジスタ（ＭＥＳＦＥＴ）に係り、特に超高速
のコンピュータや通信回路に好適な高性能ＦＥＴを提供
することにある。
効果トランジスタ（ＭＥＳＦＥＴ）に係り、特に超高速
のコンピュータや通信回路に好適な高性能ＦＥＴを提供
することにある。
【０００２】
【従来の技術】図１に従来の高性能ＦＥＴの断面図を示
す。このＦＥＴでは半絶縁性ＧａＡｓ基板１の表面部に
形成されたチャネル層２の上に形成したゲート電極３と
ｎ+ソース／ドレイン領域４，４′とが自己整合されて
おり、寄生抵抗が低減されることにより高性能化が達成
されている。５，６はそれぞれソース／ドレイン電極で
ある。
す。このＦＥＴでは半絶縁性ＧａＡｓ基板１の表面部に
形成されたチャネル層２の上に形成したゲート電極３と
ｎ+ソース／ドレイン領域４，４′とが自己整合されて
おり、寄生抵抗が低減されることにより高性能化が達成
されている。５，６はそれぞれソース／ドレイン電極で
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来構
造のＦＥＴでは、図２に示すように、ゲート長７が１μ
ｍ以下になると、ゲート長が短くなるにしたがってしき
い電圧値が負側にずれるという現象がある。これはＭＥ
ＳＦＥＴの短ゲート効果と称しており、原因としてはｎ
+ソース／ドレイン領域の接近によって、チャネル層２
の下の基板側に電子が注入され、基板を通してソース
５，ドレイン６間に電流が流れるためと考えられてい
る。また、この現象が顕著になると、ピンチオフするに
必要なゲート電圧が増加し、ＦＥＴの性能劣化を生じ
る。
造のＦＥＴでは、図２に示すように、ゲート長７が１μ
ｍ以下になると、ゲート長が短くなるにしたがってしき
い電圧値が負側にずれるという現象がある。これはＭＥ
ＳＦＥＴの短ゲート効果と称しており、原因としてはｎ
+ソース／ドレイン領域の接近によって、チャネル層２
の下の基板側に電子が注入され、基板を通してソース
５，ドレイン６間に電流が流れるためと考えられてい
る。また、この現象が顕著になると、ピンチオフするに
必要なゲート電圧が増加し、ＦＥＴの性能劣化を生じ
る。
【０００４】本発明の目的は、短ゲート効果の小さい高
性能のＦＥＴを提供することを目的とする。
性能のＦＥＴを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的は、ソース／ド
レイン領域のチャネルに近い側の領域の抵抗値をチャネ
ルから遠い側の領域の抵抗値より大きくすることにより
達成できる。
レイン領域のチャネルに近い側の領域の抵抗値をチャネ
ルから遠い側の領域の抵抗値より大きくすることにより
達成できる。
【０００６】
【作用】上記高抵抗領域を設けることにより、高抵抗領
域と半絶縁性半導体基板との間の電界強度が減少する。
その結果、ソース領域から半絶縁性半導体基板へのキャ
リアの注入が減少し、短ゲート効果を小さくできる。
域と半絶縁性半導体基板との間の電界強度が減少する。
その結果、ソース領域から半絶縁性半導体基板へのキャ
リアの注入が減少し、短ゲート効果を小さくできる。
【０００７】
【実施例】以下、本発明の実施例を図３（ａ）乃至図３
（ｅ）により説明する。本実施例は半絶縁性ＧａＡｓ基
板上に形成した自己整合型ＭＥＳＦＥＴに本発明を適用
した例であるが、基板としとはＧａＡｓに限らず、Ｉｎ
Ｐ，ＩｎＧａＡｓやＧａＡｌＡｓ，ＩｎＧａＡｓＰ等の
化合物半導体やＳｉＧｅ等の半導体を用いてもよい。
図３（ａ）乃至図３（ｅ）は、本実施例の素子の作製プ
ロセスと完成時の断面構造を示す。本実施例の素子作製
にあたっては、まず図３（ａ）に示すように、フォトレ
ジスト膜１０のパターンをマスクとしてイオン注入を行
い、半絶縁性ＧａＡｓ基板１上にチャネル２を形成す
る。注入イオンとしてはＳｉ+を使用し、注入エネルギ
ーは３０ＫｅＶ、ドース量はノーマリオフ型の場合２.
５×１０12cm-2、ノーマリオン型の場合５.５×１０12c
m-2である。１０はＦＥＴの領域外をマスクするための
ホトレジスト膜である。このイオン打込み層２は、この
後アニールによって活性化する。アニールは通常行われ
ている条件（８００℃，１５分）でよい。雰囲気はＡｓ
Ｈ3ガスとＨ2ガスの混合ガスとする。
（ｅ）により説明する。本実施例は半絶縁性ＧａＡｓ基
板上に形成した自己整合型ＭＥＳＦＥＴに本発明を適用
した例であるが、基板としとはＧａＡｓに限らず、Ｉｎ
Ｐ，ＩｎＧａＡｓやＧａＡｌＡｓ，ＩｎＧａＡｓＰ等の
化合物半導体やＳｉＧｅ等の半導体を用いてもよい。
図３（ａ）乃至図３（ｅ）は、本実施例の素子の作製プ
ロセスと完成時の断面構造を示す。本実施例の素子作製
にあたっては、まず図３（ａ）に示すように、フォトレ
ジスト膜１０のパターンをマスクとしてイオン注入を行
い、半絶縁性ＧａＡｓ基板１上にチャネル２を形成す
る。注入イオンとしてはＳｉ+を使用し、注入エネルギ
ーは３０ＫｅＶ、ドース量はノーマリオフ型の場合２.
５×１０12cm-2、ノーマリオン型の場合５.５×１０12c
m-2である。１０はＦＥＴの領域外をマスクするための
ホトレジスト膜である。このイオン打込み層２は、この
後アニールによって活性化する。アニールは通常行われ
ている条件（８００℃，１５分）でよい。雰囲気はＡｓ
Ｈ3ガスとＨ2ガスの混合ガスとする。
【０００８】次に、ホトレジストパターン１８，１８′
をマスクとして第１ソース／ドレイン領域１９，１９′
用のイオン注入を行う。従ってこの領域１９，１９′は
ゲートは電極とは自己整合されていないが、ゲート電極
のない状態でアニールが可能であるため、高温でのアニ
ールができ、低抵抗の領域が形成可能となる。注入イオ
ンをＳｉ+とし、１００ＫｅＶ，２×１０13cm-2の注入
を行った場合、８００℃，１５分のアニールで１３０Ω
／□という低いシート抵抗が得られる（図３（ｂ））。
但し、ゲート電極とは、マスクアライナのみで位置合わ
せを行うため、合わせ精度の裕度を見てゲート電極との
間隔を取る必要があり、１／１０縮少投影露光装置を用
いた場合、約１μｍ離す必要がある。電子ビーム露光装
置を利用するとゲート長０.５μｍとして約０.５μｍず
つ離すことは容易である。この方法を採用することは任
意である。
をマスクとして第１ソース／ドレイン領域１９，１９′
用のイオン注入を行う。従ってこの領域１９，１９′は
ゲートは電極とは自己整合されていないが、ゲート電極
のない状態でアニールが可能であるため、高温でのアニ
ールができ、低抵抗の領域が形成可能となる。注入イオ
ンをＳｉ+とし、１００ＫｅＶ，２×１０13cm-2の注入
を行った場合、８００℃，１５分のアニールで１３０Ω
／□という低いシート抵抗が得られる（図３（ｂ））。
但し、ゲート電極とは、マスクアライナのみで位置合わ
せを行うため、合わせ精度の裕度を見てゲート電極との
間隔を取る必要があり、１／１０縮少投影露光装置を用
いた場合、約１μｍ離す必要がある。電子ビーム露光装
置を利用するとゲート長０.５μｍとして約０.５μｍず
つ離すことは容易である。この方法を採用することは任
意である。
【０００９】次に、上記のチャネル層上に、ホトリソグ
ラフィプロセスを用いて耐熱金属ゲート１１を形成する
（図３（ｃ））。耐熱金属ゲート１１にはＣＶＤ（熱分
解化学蒸着）で形成したＷＳｉ合金膜を用い、ホトレジ
ストのパターン（図示せず）をマスクとして反応性ドラ
イエッチングによってゲート電極を形成する。ＷＳｉの
エッチングにはＮＦ3ガスを使用する。耐熱金属ゲート
としては上記の材料以外に、スパッタＷＳｉ，ＣＶＤ−
Ｗ，スパッタＷ，ＭｏＳｉ，ＴｉＷ等を使用してもよ
い。
ラフィプロセスを用いて耐熱金属ゲート１１を形成する
（図３（ｃ））。耐熱金属ゲート１１にはＣＶＤ（熱分
解化学蒸着）で形成したＷＳｉ合金膜を用い、ホトレジ
ストのパターン（図示せず）をマスクとして反応性ドラ
イエッチングによってゲート電極を形成する。ＷＳｉの
エッチングにはＮＦ3ガスを使用する。耐熱金属ゲート
としては上記の材料以外に、スパッタＷＳｉ，ＣＶＤ−
Ｗ，スパッタＷ，ＭｏＳｉ，ＴｉＷ等を使用してもよ
い。
【００１０】次に、新たにイオン注入用のホトレジスト
マスク１０´を形成し、これとゲート電極をマスクとし
て第２ソース／ドレイン領域２０，２０′用のイオン注
入を行うイオン注入条件は、Ｓｉ+，６０ＫｅＶ，８×
１０12cm-2である。またアニール条件は第一実施例と同
様７５０℃，２０分であり、これによって４００〜５０
０Ω／□のシート抵抗でかつ、浅いソース／ドレイン領
域が得られる。 次に、ｐ型層１６，１６′（図３
（ｄ））を不純物イオン１７注入により形成する。不純
物イオンとしてはＢｅを使用し、注入条件は６０Ｋｅ
Ｖ，２×１０18cm-2である。この時の注入層の中心深さ
は約０.１６μｍである。また、このドーズ量の場合、
ｐ層は空乏化されるので容量は半絶縁性のＧａＡｓ基板
と比べて、実質的に増加しない。このイオン注入の後７
００℃，２０分の条件でアニールを行う。このアニール
は、ＡｌＮ等の保護膜を使用するかＡｓＨ3，ガス雰囲
気中で行う。また、フラッシュランプなどを使用した。
高温（９５０〜１００℃）短時間（５〜３０秒）のアニ
ールで活性化してもよい。また、ｐ型層形成用の不純物
イオンとしては、ＭｇやＣを用いてもよく、同様のアニ
ールによってｐ型層形成が可能である。
マスク１０´を形成し、これとゲート電極をマスクとし
て第２ソース／ドレイン領域２０，２０′用のイオン注
入を行うイオン注入条件は、Ｓｉ+，６０ＫｅＶ，８×
１０12cm-2である。またアニール条件は第一実施例と同
様７５０℃，２０分であり、これによって４００〜５０
０Ω／□のシート抵抗でかつ、浅いソース／ドレイン領
域が得られる。 次に、ｐ型層１６，１６′（図３
（ｄ））を不純物イオン１７注入により形成する。不純
物イオンとしてはＢｅを使用し、注入条件は６０Ｋｅ
Ｖ，２×１０18cm-2である。この時の注入層の中心深さ
は約０.１６μｍである。また、このドーズ量の場合、
ｐ層は空乏化されるので容量は半絶縁性のＧａＡｓ基板
と比べて、実質的に増加しない。このイオン注入の後７
００℃，２０分の条件でアニールを行う。このアニール
は、ＡｌＮ等の保護膜を使用するかＡｓＨ3，ガス雰囲
気中で行う。また、フラッシュランプなどを使用した。
高温（９５０〜１００℃）短時間（５〜３０秒）のアニ
ールで活性化してもよい。また、ｐ型層形成用の不純物
イオンとしては、ＭｇやＣを用いてもよく、同様のアニ
ールによってｐ型層形成が可能である。
【００１１】最後に、ソース／ドレイン領域上に通常の
リフトオフプロセスによってソース／ドレイン電極５，
６を形成を経てＦＥＴを完成する（図３（ｅ））。
リフトオフプロセスによってソース／ドレイン電極５，
６を形成を経てＦＥＴを完成する（図３（ｅ））。
【００１２】本実施例によれば、図３（ｅ）に示すよう
にソース／ドレイン領域を低抵抗領域１９，１９′と高
抵抗領域２０，２０′の２段階に形成し、短ゲート効果
を押えるとともにゲート耐圧を高めている。
にソース／ドレイン領域を低抵抗領域１９，１９′と高
抵抗領域２０，２０′の２段階に形成し、短ゲート効果
を押えるとともにゲート耐圧を高めている。
【００１３】また、ｎ+ソース／ドレイン領域１９，１
９′を取り囲む形にｐ型層１６，１６′を形成でき、ソ
ース領域から基板１へのキャリアの注入を防ぐことがで
きるため、より短ゲート効果の小さいＦＥＴの形成が可
能となる。
９′を取り囲む形にｐ型層１６，１６′を形成でき、ソ
ース領域から基板１へのキャリアの注入を防ぐことがで
きるため、より短ゲート効果の小さいＦＥＴの形成が可
能となる。
【００１４】さらには、ｎ型チャネル及びｎ+型ソース
／ドレイン領域用の活性化アニールの後に、ｐ型層のア
ニールが可能なため、この層のみの活性化に必要な低温
のアニールが可能であり、アニール時のｐ型層の拡散が
押えられるため、しきい電圧の制御性のよい安定したプ
ロセスでＦＥＴを形成できる。
／ドレイン領域用の活性化アニールの後に、ｐ型層のア
ニールが可能なため、この層のみの活性化に必要な低温
のアニールが可能であり、アニール時のｐ型層の拡散が
押えられるため、しきい電圧の制御性のよい安定したプ
ロセスでＦＥＴを形成できる。
【００１５】
【発明の効果】以上、実施例を用いて説明して来たよう
に、本発明によれば、耐熱ゲート金属を用いてゲート電
極とソース／ドレイン領域との自己整合されたＦＥＴに
おいて、短ゲート効果の小さい高性能のＦＥＴ作製が可
能となる。
に、本発明によれば、耐熱ゲート金属を用いてゲート電
極とソース／ドレイン領域との自己整合されたＦＥＴに
おいて、短ゲート効果の小さい高性能のＦＥＴ作製が可
能となる。
【図１】従来の自己整合型ＦＥＴの断面図である。
【図２】従来の自己整合型ＦＥＴの短ゲート効果を説明
する図である。
する図である。
【図３】本発明の実施例のＦＥＴの作製手順を示す断面
図である。
図である。
１…半導体基板、２…チャネル層、３…ゲート電極、４
／４′，１９／１９′，２０／２０′…ソース／ドレイ
ン領域、５，６…ソース／ドレイン電極、１６／１６′
…ｐ型埋込み層。
／４′，１９／１９′，２０／２０′…ソース／ドレイ
ン領域、５，６…ソース／ドレイン電極、１６／１６′
…ｐ型埋込み層。
フロントページの続き (72)発明者 梅本 康成 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (1)
- 【特許請求の範囲】 【請求項１】半絶縁性半導体基板上に形成された電界効
果トランジスタにおいて、ソース／ドレイン領域はチャ
ネルに近い側の領域とチャネルから遠い側の領域とで抵
抗値が異なっており、上記チャネルに近い側の領域の抵
抗値の方が上記チャネルから遠い側の領域の抵抗値より
大きいことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27524891A JPH0513444A (ja) | 1991-10-23 | 1991-10-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27524891A JPH0513444A (ja) | 1991-10-23 | 1991-10-23 | 電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222060A Division JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513444A true JPH0513444A (ja) | 1993-01-22 |
Family
ID=17552762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27524891A Pending JPH0513444A (ja) | 1991-10-23 | 1991-10-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513444A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5382179A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Field effect transistor |
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
| JPS5852881A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS58130572A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5972774A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | ガリウム・ヒ素電界効果トランジスタ |
-
1991
- 1991-10-23 JP JP27524891A patent/JPH0513444A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
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