JPS59105376A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPS59105376A JPS59105376A JP57215866A JP21586682A JPS59105376A JP S59105376 A JPS59105376 A JP S59105376A JP 57215866 A JP57215866 A JP 57215866A JP 21586682 A JP21586682 A JP 21586682A JP S59105376 A JPS59105376 A JP S59105376A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- type
- mask
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高周波用あるいは高速論理回路に簿した電界
効果型半導体装置に係わる。
効果型半導体装置に係わる。
背景技術とその問題点
接合型電界効果トランジスタの性能特に相互コンダクタ
ンスｇｍを向上させる最も大きな要因はゲート長Ｌｇで
あることが知られている。ゲート長を短かくすることに
よってゲート領域下の抵抗分による負帰還が減り、相互
コンダクタンスが増える。しかしながら、通常の光によ
るリソグラフィー技術を用いて製造する場合はゲート長
として１μｍが限界と言われている。また、拡散でゲー
ト領域を形成すると深さ方向と同程度の横方向拡散が生
じるため、実効的なゲート長Ｌ”はさらに大きくなる。
ンスｇｍを向上させる最も大きな要因はゲート長Ｌｇで
あることが知られている。ゲート長を短かくすることに
よってゲート領域下の抵抗分による負帰還が減り、相互
コンダクタンスが増える。しかしながら、通常の光によ
るリソグラフィー技術を用いて製造する場合はゲート長
として１μｍが限界と言われている。また、拡散でゲー
ト領域を形成すると深さ方向と同程度の横方向拡散が生
じるため、実効的なゲート長Ｌ”はさらに大きくなる。
一方、この点を改善するものとして例えば第１図に示す
構造の接合型電界効果トランジスタが提案されている。
構造の接合型電界効果トランジスタが提案されている。
この接合型電界効果トランジスタは、半導体基板（１）
の−主面に第１導電形例えばＮ形の半導体領域（２１を
形成し、このＮ影領域（２）にＰ形のゲート領域（３）
を形成すると共に、このゲート領域（３）の直下にソー
ス領域（２Ｓ）及びドレイン領域（２Ｄ）より高濃度の
Ｎ影領域（４）を形成して構成される。Ｐ形のゲート領
域（３］とその直下のＮ影領域（４）は゛同一のマスク
を用いて拡散あるいはイオン注入によって形成される。
の−主面に第１導電形例えばＮ形の半導体領域（２１を
形成し、このＮ影領域（２）にＰ形のゲート領域（３）
を形成すると共に、このゲート領域（３）の直下にソー
ス領域（２Ｓ）及びドレイン領域（２Ｄ）より高濃度の
Ｎ影領域（４）を形成して構成される。Ｐ形のゲート領
域（３］とその直下のＮ影領域（４）は゛同一のマスク
を用いて拡散あるいはイオン注入によって形成される。
なお、（７）、（８）及び（９）はソース電極、ドレイ
ン電極及びゲート電極である。
ン電極及びゲート電極である。
この接合型電界効果トランジスタにおいては、ゲート領
域（３）直下の電子濃度が高いので、ソース及びドレイ
ン間に正電圧を印加した動作時に空乏層（破線図示）α
ωがドレイン領域（２Ｄ）側に伸び、実効的なゲート長
Ｌｇ＊が短かくなる。しかし、この場合のゲート容量Ｃ
ｇは従来のマスク寸法で決するゲートと同じであり、高
周波特性の目安となるｇｍ／Ｃｇのうちｇｍだけが向上
したことになる。また、上記構成ではゲート領域（３）
＠下の抵抗Ｒ２は小さくなるが、ソース及びゲート間の
抵抗ｆＬ１はゲート及びドレイン間の抵抗Ｒ３と同じ濃
度であるために大きい。このソース抵抗Ｒ１は電界効果
トランジスタの電流による電位降下分が実効ゲート電圧
に負帰還を与えるために相互コンダクタンスｇｍを低下
させる原因となる。従ってゲート領域直下の抵抗ｋＬ２
を低下させても相互コンダクタンスｇｍを上げる効果は
ソース抵抗几１で制限される。
域（３）直下の電子濃度が高いので、ソース及びドレイ
ン間に正電圧を印加した動作時に空乏層（破線図示）α
ωがドレイン領域（２Ｄ）側に伸び、実効的なゲート長
Ｌｇ＊が短かくなる。しかし、この場合のゲート容量Ｃ
ｇは従来のマスク寸法で決するゲートと同じであり、高
周波特性の目安となるｇｍ／Ｃｇのうちｇｍだけが向上
したことになる。また、上記構成ではゲート領域（３）
＠下の抵抗Ｒ２は小さくなるが、ソース及びゲート間の
抵抗ｆＬ１はゲート及びドレイン間の抵抗Ｒ３と同じ濃
度であるために大きい。このソース抵抗Ｒ１は電界効果
トランジスタの電流による電位降下分が実効ゲート電圧
に負帰還を与えるために相互コンダクタンスｇｍを低下
させる原因となる。従ってゲート領域直下の抵抗ｋＬ２
を低下させても相互コンダクタンスｇｍを上げる効果は
ソース抵抗几１で制限される。
発明の目的
本発明は、上述の点に鑑み、相、互コンダクタンスｇｍ
を高めると共にゲート容量Ｃｇも低減させて、より高周
波特性、高速動作に優れた電界効果型半導体装置を提供
するものである。
を高めると共にゲート容量Ｃｇも低減させて、より高周
波特性、高速動作に優れた電界効果型半導体装置を提供
するものである。
発明の概要
本発明は、半導体基板の一生面に臨んで第１導電形の第
１領域（ソース、ドレイン、チャンネル輝域）と、この
第１領域の一部に重なって同一マスクによって形成され
た第１導電形のイオン注入第２領域、高抵抗のイオン注
入第３領域及び第２導電形のゲート領域を有し、第２領
域が最も深くなるように第２領域、第３領域、ゲート領
域の順に深く形成する。
１領域（ソース、ドレイン、チャンネル輝域）と、この
第１領域の一部に重なって同一マスクによって形成され
た第１導電形のイオン注入第２領域、高抵抗のイオン注
入第３領域及び第２導電形のゲート領域を有し、第２領
域が最も深くなるように第２領域、第３領域、ゲート領
域の順に深く形成する。
この発明の電界効果型半導体装ｆｔＫよれば、動作時に
おける実効ゲート長が極めて短かく、相互コンダクタン
スｇｍが大きくなると共にゲート容量Ｃｇが低減し、高
周波特性、高速動作に優れるものである。
おける実効ゲート長が極めて短かく、相互コンダクタン
スｇｍが大きくなると共にゲート容量Ｃｇが低減し、高
周波特性、高速動作に優れるものである。
実施例
以下、図面を用いて本発明による電界効果型半導体装置
の実施例をその製法と共に説明する。
の実施例をその製法と共に説明する。
第２図は本発明の一実施例であり、ＧａＡｓによる接合
型電界効果トランジスタに適用した場合である。
型電界効果トランジスタに適用した場合である。
先づ、第２図Ａに示すように半絶縁性のＱａＡＳ基板（
ＩＩＪを用意し、その−主面にホトレジストによるマス
ク（１２１を介して第１導電形例えばＮ形のドーパント
であるＳＬイオンを例えば打込みエネルギー１３０ｋｅ
Ｖで４ Ｘ １０ ｃｍ−２の量だけイオン注入して
ソース、ドレインを含む所謂チャンネル層となるＮ形半
導体領域α３）を形成する。
ＩＩＪを用意し、その−主面にホトレジストによるマス
ク（１２１を介して第１導電形例えばＮ形のドーパント
であるＳＬイオンを例えば打込みエネルギー１３０ｋｅ
Ｖで４ Ｘ １０ ｃｍ−２の量だけイオン注入して
ソース、ドレインを含む所謂チャンネル層となるＮ形半
導体領域α３）を形成する。
次に、マスク（１２１を除去して後、Ａ ｓ Ｈ３を３
Ｔｏｒｒ含んだＨ２ガス中で基板ａυを他のＱａＡｓ基
板に対向密層させて８５０℃、１５分の所謂キャップレ
ス・アニール処理を行う。
Ｔｏｒｒ含んだＨ２ガス中で基板ａυを他のＱａＡｓ基
板に対向密層させて８５０℃、１５分の所謂キャップレ
ス・アニール処理を行う。
次に、第２図Ｂに示すように基板（１１１の一生面にプ
ラズマＣＶＤ法によって厚さ５００Ｘ〜１００ＯＸ程度
の窒化シリコン（Ｓｉ３Ｎ４）膜＜１４１を被着形成す
る。
ラズマＣＶＤ法によって厚さ５００Ｘ〜１００ＯＸ程度
の窒化シリコン（Ｓｉ３Ｎ４）膜＜１４１を被着形成す
る。
この窒化シリコン喚α滲のゲート部に対応する部分をホ
トレジストによるマスクα９を介してＣＦ４＋０２ガス
によるプラズマエツチングで選択的に除去し、窓孔（１
６）を形成する。この窓孔（１６１を通じて例えばＭｇ
４％Ｂｅなどのアクセプタ、或いは０．Ｃｒ、Ｂなどの
高抵抗化させ得る原子をイオン注入してＮ形半導体領域
（１３ｊに重なるように高抵抗領域（即ち低濃度のＮ影
領域）ａηを形成する。
トレジストによるマスクα９を介してＣＦ４＋０２ガス
によるプラズマエツチングで選択的に除去し、窓孔（１
６）を形成する。この窓孔（１６１を通じて例えばＭｇ
４％Ｂｅなどのアクセプタ、或いは０．Ｃｒ、Ｂなどの
高抵抗化させ得る原子をイオン注入してＮ形半導体領域
（１３ｊに重なるように高抵抗領域（即ち低濃度のＮ影
領域）ａηを形成する。
次に、第２図Ｃに示すように同じ窓孔（１６１からＳｔ
イオンを例えば打込みエネルギー３００ ｋｅＶで６Ｘ
１０ ｃｍ の量でイオン注入し、領域（１３）に
一部重なるように且つ高抵抗領域ａηより深くＮ影領域
１１８１を形成する。このＮ影領域１Ｉ８１はソース、
ドレインとなるＮ形半導体領域（１３１より高濃度とな
る。
イオンを例えば打込みエネルギー３００ ｋｅＶで６Ｘ
１０ ｃｍ の量でイオン注入し、領域（１３）に
一部重なるように且つ高抵抗領域ａηより深くＮ影領域
１１８１を形成する。このＮ影領域１Ｉ８１はソース、
ドレインとなるＮ形半導体領域（１３１より高濃度とな
る。
次に、ホトレジストのマスク（１５１を除去して後、前
記と同じようにＡＳＨ３を３Ｔｏｒｒ含んだＨ２ガス雰
囲気中で８５０℃、１０分のキャップレス・アニール処
理を行う（第２図Ｄ）。
記と同じようにＡＳＨ３を３Ｔｏｒｒ含んだＨ２ガス雰
囲気中で８５０℃、１０分のキャップレス・アニール処
理を行う（第２図Ｄ）。
次に、第２図Ｅに示すように窒化シリコン膜（１４１に
よる同じ窓孔（１６１を通じてＺｎを選択拡散して第２
導電形即ちＰ形のゲート領域住９を形成する。なお、Ｚ
ｎのイオン注入でゲート領域（１９を形成することもで
きる。然る後、ソース領域（１３８）、ドレイン領域（
１３Ｄ）及びゲート領域任９に夫々ソース電極（優、ド
レイン電極（２１＋及びゲート電極■２を形成する。こ
の場合、Ｎ形であるソース及びドレイン領城（１３Ｓ）
及び（１３１））に形成する電＊ （２０＋及び（２１
１としてはＡｕＧｅＮｉを用い、Ｐ形であるゲート領域
α９に形成する電極！２２）としては’Ｌ’ｒＰｔＡｕ
を用いる。これらの電極（２０）、（２１）及び（２２
１はリフトオフ法で形成し、その後シンタリング、アロ
イ処理を行う。
よる同じ窓孔（１６１を通じてＺｎを選択拡散して第２
導電形即ちＰ形のゲート領域住９を形成する。なお、Ｚ
ｎのイオン注入でゲート領域（１９を形成することもで
きる。然る後、ソース領域（１３８）、ドレイン領域（
１３Ｄ）及びゲート領域任９に夫々ソース電極（優、ド
レイン電極（２１＋及びゲート電極■２を形成する。こ
の場合、Ｎ形であるソース及びドレイン領城（１３Ｓ）
及び（１３１））に形成する電＊ （２０＋及び（２１
１としてはＡｕＧｅＮｉを用い、Ｐ形であるゲート領域
α９に形成する電極！２２）としては’Ｌ’ｒＰｔＡｕ
を用いる。これらの電極（２０）、（２１）及び（２２
１はリフトオフ法で形成し、その後シンタリング、アロ
イ処理を行う。
斯くすることによって、第２図Ｅに示すよう忙ソース領
域（１３８）、ドレイン領域（１３Ｄ）及びゲート領域
（＋９１を有し、そのゲート領域σ９下の浅い領域にＮ
形の高抵抗領域σηが設けられると共に、深い領域にソ
ース及びドレイン領域（１３Ｓ）及び（１３Ｄ）より高
濃度のＮ影領域（１８）が設けられた目的のＧａＡｓ接
合型電界効果トランジスタ（２３）を得る。
域（１３８）、ドレイン領域（１３Ｄ）及びゲート領域
（＋９１を有し、そのゲート領域σ９下の浅い領域にＮ
形の高抵抗領域σηが設けられると共に、深い領域にソ
ース及びドレイン領域（１３Ｓ）及び（１３Ｄ）より高
濃度のＮ影領域（１８）が設けられた目的のＧａＡｓ接
合型電界効果トランジスタ（２３）を得る。
この構成によれば、動作時における実効ゲート本 。
長Ｌｇかドレイン側のゲート領域端に局在して極めて短
かくなる（０．１μｍ程度も可）と共に、ケート領域（
１９Ｍ下の抵抗が深いＮ影領域＋１８１により減らすこ
とができるので相互コンダクタンスｇｍが大きくなる。
かくなる（０．１μｍ程度も可）と共に、ケート領域（
１９Ｍ下の抵抗が深いＮ影領域＋１８１により減らすこ
とができるので相互コンダクタンスｇｍが大きくなる。
同時にゲート領域０下の高抵抗領域αｎにより空乏層ｆ
２４１の広がりが大きくなり、ゲート容量Ｃｇを小さく
することができる。この結果、相互コンダクタンスｇｍ
が大きく且つゲート容量Ｃｇの小さい、高周波特性、高
速動作に優れたＧａＡｓ接合型電界効果トランジスタが
得られる。
２４１の広がりが大きくなり、ゲート容量Ｃｇを小さく
することができる。この結果、相互コンダクタンスｇｍ
が大きく且つゲート容量Ｃｇの小さい、高周波特性、高
速動作に優れたＧａＡｓ接合型電界効果トランジスタが
得られる。
第３図は本発明の他の実施例である。これは、ソース及
びゲート間の抵抗をさらに小さくしてソース抵抗の負帰
還を少なくし更に高周波特性の向上を図った場合である
。なお、第３図は工程的には第２図とほぼ対応するので
、詳細説明は省略する。本例においては第２図と同様に
高抵抗領域ａｎを形成して後（第３図Ａ及びＢ）、特に
第３図Ｃの工程に示すように窓孔（１６）と連続するよ
うにソース領域に対応する部分のホトレジストのマスク
（１５１を一部選択的に除去して窓孔（１６）を形成す
る。そして、このホトレジストのマスク（１５１の窓孔
（１６’）を通して第２図Ｃで述べたと同様の８１イオ
ンをイオン注入し、ゲート部下にＮ型領域（１８１を形
成すると同時に、窒化シリコンｐａ４１を通過したＳ１
イオンにより、ドレイン・領域（１３Ｄ）より深いソー
ス領域（１３８）を形成する。このとき、ソース領域（
１３８）の深くなった部分は濃度が高い。これ以後の第
３図り及びＥの工程は第２ ｉｌｌ Ｄ及びＥと同じで
ある。
びゲート間の抵抗をさらに小さくしてソース抵抗の負帰
還を少なくし更に高周波特性の向上を図った場合である
。なお、第３図は工程的には第２図とほぼ対応するので
、詳細説明は省略する。本例においては第２図と同様に
高抵抗領域ａｎを形成して後（第３図Ａ及びＢ）、特に
第３図Ｃの工程に示すように窓孔（１６）と連続するよ
うにソース領域に対応する部分のホトレジストのマスク
（１５１を一部選択的に除去して窓孔（１６）を形成す
る。そして、このホトレジストのマスク（１５１の窓孔
（１６’）を通して第２図Ｃで述べたと同様の８１イオ
ンをイオン注入し、ゲート部下にＮ型領域（１８１を形
成すると同時に、窒化シリコンｐａ４１を通過したＳ１
イオンにより、ドレイン・領域（１３Ｄ）より深いソー
ス領域（１３８）を形成する。このとき、ソース領域（
１３８）の深くなった部分は濃度が高い。これ以後の第
３図り及びＥの工程は第２ ｉｌｌ Ｄ及びＥと同じで
ある。
この構成においては、第２図で述べた効果に加えて、さ
らにソース領域（１３Ｓ）の抵抗分が小さくなるので、
ソース抵抗の負帰還が小さくなり、さらに高い相互コン
ダクタンスｇｍが得られることから、より高周波特性、
高速動作に優れるものである。
らにソース領域（１３Ｓ）の抵抗分が小さくなるので、
ソース抵抗の負帰還が小さくなり、さらに高い相互コン
ダクタンスｇｍが得られることから、より高周波特性、
高速動作に優れるものである。
尚、このソース領域からゲート領域の直下贅でを自己整
合的に低抵抗のＮ影領域とする技術は第３図の構成にお
いて高抵抗領域（Ｉｎの形成を省略した構造にも適用す
ることが可能である。
合的に低抵抗のＮ影領域とする技術は第３図の構成にお
いて高抵抗領域（Ｉｎの形成を省略した構造にも適用す
ることが可能である。
応用例
上側ではＱａＡｓを用いた接合型電界効果トランジスタ
について述べたが、Ｓｉその他の半導体を用いた接合型
電界効果トランジスタにも適用できる。
について述べたが、Ｓｉその他の半導体を用いた接合型
電界効果トランジスタにも適用できる。
箇た、上側ではゲート部としてＰ形のゲート領域を形１
戊したが、この他ショットキ接合を用いたゲート部とす
ることもできる。
戊したが、この他ショットキ接合を用いたゲート部とす
ることもできる。
発明の効果
上述の本発明によれば、動作時において実効ゲート長が
ドレイン側のゲート領域端に局在し極めて短かくなると
共に、深いＮ形領域叩によってゲート領域（１９）下の
抵抗が小さくなるので相互コンダクタンスｇｍが大きく
なる。１だ、ゲート領域（１９）直下の高抵抗領域ａ７
１により空乏層（２４１の拡がりカー大きく、ゲート容
量Ｃｇが小さくなる。従って、高周波特性、高速特性の
目安となるｇｍ／Ｃｇが小さくなり、高周波用あるいは
高速論理回路に適した電界突）果型半導体装置を提供で
きる。
ドレイン側のゲート領域端に局在し極めて短かくなると
共に、深いＮ形領域叩によってゲート領域（１９）下の
抵抗が小さくなるので相互コンダクタンスｇｍが大きく
なる。１だ、ゲート領域（１９）直下の高抵抗領域ａ７
１により空乏層（２４１の拡がりカー大きく、ゲート容
量Ｃｇが小さくなる。従って、高周波特性、高速特性の
目安となるｇｍ／Ｃｇが小さくなり、高周波用あるいは
高速論理回路に適した電界突）果型半導体装置を提供で
きる。
瀉１図は本発明の説明に供する接合型電界効果トランジ
スタの例を示す断面図、第２図Ａ〜Ｅは本発明による接
合型電界効果トランジスタの一実施例を示−を製造工程
順の断面図、第３図Ａ、Ｅは本発明の他の実施例を示す
同様の工８１１１１ｉｉｆ）断面図である。 ｔＪＤは半導体基板、（１３１は第１導電形の＠１領域
、（１１３１は窓孔、（１ηは高抵抗のイオン注入第３
領域、（１８１は第１導電形のイオン注入第２領域、（
１９１は第２導型彫のゲート領域である。 第３図 第３図１
スタの例を示す断面図、第２図Ａ〜Ｅは本発明による接
合型電界効果トランジスタの一実施例を示−を製造工程
順の断面図、第３図Ａ、Ｅは本発明の他の実施例を示す
同様の工８１１１１ｉｉｆ）断面図である。 ｔＪＤは半導体基板、（１３１は第１導電形の＠１領域
、（１１３１は窓孔、（１ηは高抵抗のイオン注入第３
領域、（１８１は第１導電形のイオン注入第２領域、（
１９１は第２導型彫のゲート領域である。 第３図 第３図１
Claims (1)
- 半導体基板の一生面に臨んで形成された第１導電形の第
１領域と、該第１領域の一部に重なって同一マスクによ
って形成された第１導電形のイオン注入第２領域、高抵
抗のイオン注入第３領域及び第２導電形のゲート領域を
有し、上記第２領域、第３領域、ゲート領域の順に深く
形成されて成る電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215866A JPS59105376A (ja) | 1982-12-09 | 1982-12-09 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215866A JPS59105376A (ja) | 1982-12-09 | 1982-12-09 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105376A true JPS59105376A (ja) | 1984-06-18 |
Family
ID=16679563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215866A Pending JPS59105376A (ja) | 1982-12-09 | 1982-12-09 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251664A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | 電界郊果トランジスタ |
-
1982
- 1982-12-09 JP JP57215866A patent/JPS59105376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251664A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | 電界郊果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1049154A (en) | Field effect transistor having improved threshold stability | |
| JPH0216020B2 (ja) | ||
| JPH0620132B2 (ja) | 電界効果トランジスタ | |
| US4523368A (en) | Semiconductor devices and manufacturing methods | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JP3058981B2 (ja) | トランジスタの製造方法 | |
| JPS59105376A (ja) | 電界効果型半導体装置 | |
| JPH0316141A (ja) | 半導体装置 | |
| GB2074374A (en) | Method of making field effect transistors | |
| KR0156156B1 (ko) | 반도체 장치 제조방법 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP2924395B2 (ja) | 半導体装置の製造方法 | |
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP3356817B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0824132B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR0175329B1 (ko) | 반도체 장치의 제조방법 | |
| JP2003115585A (ja) | 半導体装置の製造方法 | |
| JP3297102B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR930011464B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPS59124164A (ja) | 半導体装置の製造方法 | |
| JPH0513444A (ja) | 電界効果トランジスタ | |
| JPS6146984B2 (ja) | ||
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JPS62159470A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0385733A (ja) | 電界効果トランジスタ |