JP2000277533A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JP2000277533A JP2000277533A JP11077605A JP7760599A JP2000277533A JP 2000277533 A JP2000277533 A JP 2000277533A JP 11077605 A JP11077605 A JP 11077605A JP 7760599 A JP7760599 A JP 7760599A JP 2000277533 A JP2000277533 A JP 2000277533A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- layer
- compound semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 この発明は、容易なプロセスでソース抵抗な
どの低抵抗化及びゲート耐圧の高耐圧化が図れる化合物
半導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】 ＧａＡｓ基板１上にＳｉＯｘ膜５を形成
する工程と、ＳｉＯｘ膜５上にゲート電極接触部から離
間する方向で膜厚が順次増加する膜厚分布を有してＡｓ
原子の外部拡散を防止するＳｉＮ膜８を形成する工程
と、熱処理を行いＧａＡｓ基板１に前記ＳｉＯｘ膜内の
シリコンを拡散させ前記基板１内に高濃度不純物層９
ｓ、９ｄ及びゲート電極側から高濃度不純物層側にシー
ト抵抗値が連続して変化するドーピング層９ａを形成す
る工程と、を有する。
どの低抵抗化及びゲート耐圧の高耐圧化が図れる化合物
半導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】 ＧａＡｓ基板１上にＳｉＯｘ膜５を形成
する工程と、ＳｉＯｘ膜５上にゲート電極接触部から離
間する方向で膜厚が順次増加する膜厚分布を有してＡｓ
原子の外部拡散を防止するＳｉＮ膜８を形成する工程
と、熱処理を行いＧａＡｓ基板１に前記ＳｉＯｘ膜内の
シリコンを拡散させ前記基板１内に高濃度不純物層９
ｓ、９ｄ及びゲート電極側から高濃度不純物層側にシー
ト抵抗値が連続して変化するドーピング層９ａを形成す
る工程と、を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、化合物半導体装
置及びその製造装置に関し、特に電界効果型トランジス
タのソース抵抗の低抵抗化とゲート耐圧の高耐圧化に有
効な電界効果型トランジスタの構造とその製造方法に関
するものである。
置及びその製造装置に関し、特に電界効果型トランジス
タのソース抵抗の低抵抗化とゲート耐圧の高耐圧化に有
効な電界効果型トランジスタの構造とその製造方法に関
するものである。
【０００２】
【従来の技術】ＧａＡｓなどを用いたＭＥＳ型電界効果
型トランジスタ（以下、ＭＥＳＦＥＴという。）は、一
般にゲート長の精度を高め、かつ表面空乏層の影響を極
力抑えてソース抵抗などの低抵抗化、また、ゲート耐圧
の高耐圧化が求められている。
型トランジスタ（以下、ＭＥＳＦＥＴという。）は、一
般にゲート長の精度を高め、かつ表面空乏層の影響を極
力抑えてソース抵抗などの低抵抗化、また、ゲート耐圧
の高耐圧化が求められている。
【０００３】このため、従来のＭＥＳＦＥＴにおいて
は、ゲート電極接触部のチャネル層の片側または両側
に、チャネル層よリキャリア濃度が高く、しかもドレイ
ン領域、ソース領域を構成する高不純物濃度活性層のキ
ャリア濃度よりも低い、ゲート電極と非接触のドーピン
グ層を介在させることでソース抵抗などの低抵抗化、並
びにゲート耐圧の高耐圧化が図られている。
は、ゲート電極接触部のチャネル層の片側または両側
に、チャネル層よリキャリア濃度が高く、しかもドレイ
ン領域、ソース領域を構成する高不純物濃度活性層のキ
ャリア濃度よりも低い、ゲート電極と非接触のドーピン
グ層を介在させることでソース抵抗などの低抵抗化、並
びにゲート耐圧の高耐圧化が図られている。
【０００４】図７は、従来のＭＥＳＦＥＴの製造方法を
工程別に示す断面図である。図７に基づいて、従来のＭ
ＥＳＦＥＴの製造方法について説明する。
工程別に示す断面図である。図７に基づいて、従来のＭ
ＥＳＦＥＴの製造方法について説明する。
【０００５】まず、ＧａＡｓ基板５１にスルーイオン注
入用の膜厚１５０ÅのＳｉＮ膜５２をプラズマＣＶＤ法
などを用いて積層形成する（図７（ａ）参照）。
入用の膜厚１５０ÅのＳｉＮ膜５２をプラズマＣＶＤ法
などを用いて積層形成する（図７（ａ）参照）。
【０００６】続いて、このＳｉＮ膜５２上にフォトレジ
ストを塗布し、チャネル層を開口するようにパターニン
グした後、このフォトレジスト５３をマスクとして、先
ずＧａＡｓ基板５１の表面側からイオン注入法によリ、
Ｍｇを所定深さにまで注入しｐ-型のバッファ層を形成
し、続いて同じくイオン注入法によリＳｉをその表面か
ら前記バッファ層より浅い一様な深さに注入してｎ型の
チャネル層５４を形成する（図７（ｂ）参照）。バッフ
ァ層の注入条件はドーパントとしてＭｇを用い、注入エ
ネルギーは１７０ｋｅＶ、注入量１×１０12ｃｍ-2と
し、またチャネル層５４の注入条件はドーパントとして
Ｓｉを用い、注入エネルギーは１００ｋｅＶ、注入量２
×１０12cm-2とする。
ストを塗布し、チャネル層を開口するようにパターニン
グした後、このフォトレジスト５３をマスクとして、先
ずＧａＡｓ基板５１の表面側からイオン注入法によリ、
Ｍｇを所定深さにまで注入しｐ-型のバッファ層を形成
し、続いて同じくイオン注入法によリＳｉをその表面か
ら前記バッファ層より浅い一様な深さに注入してｎ型の
チャネル層５４を形成する（図７（ｂ）参照）。バッフ
ァ層の注入条件はドーパントとしてＭｇを用い、注入エ
ネルギーは１７０ｋｅＶ、注入量１×１０12ｃｍ-2と
し、またチャネル層５４の注入条件はドーパントとして
Ｓｉを用い、注入エネルギーは１００ｋｅＶ、注入量２
×１０12cm-2とする。
【０００７】次に、前記フォトレジスト５３及びＳｉＮ
膜５２を除去した後、再びアニール処理に耐えうるよう
に、膜厚５００ÅのＳＩＮ膜５５をプラズマＣＶＤ法な
どを用いて堆積した後、ダミーゲート形成のためフォト
レジストをパターンニングする。この後、このフォトレ
ジスト５６をマスクしてイオン注入法によリＳｉをＧａ
Ａｓ基板５１の表面から所定深さにまで注入し、ｎ型の
イオン注入層であるドレイン、ソース領域（高不純物濃
度活性層）５７ｄ、５７ｓを形成する（図７（ｃ）参
照）。ドレイン領域５７ｄとソース領域５７ｓの間隔は
２．５μｍである。これら高不純物濃度活性層の注入条
件は注入エネルギー９０ｋｅＶ、注入量５×１０13ｃｍ
-2である。
膜５２を除去した後、再びアニール処理に耐えうるよう
に、膜厚５００ÅのＳＩＮ膜５５をプラズマＣＶＤ法な
どを用いて堆積した後、ダミーゲート形成のためフォト
レジストをパターンニングする。この後、このフォトレ
ジスト５６をマスクしてイオン注入法によリＳｉをＧａ
Ａｓ基板５１の表面から所定深さにまで注入し、ｎ型の
イオン注入層であるドレイン、ソース領域（高不純物濃
度活性層）５７ｄ、５７ｓを形成する（図７（ｃ）参
照）。ドレイン領域５７ｄとソース領域５７ｓの間隔は
２．５μｍである。これら高不純物濃度活性層の注入条
件は注入エネルギー９０ｋｅＶ、注入量５×１０13ｃｍ
-2である。
【０００８】続いて、ダミーゲートであるフォトレジス
ト５６を酸素プラズマによりエッチングを施し、２．５
μｍから１．５μｍまで細線化した後、チャネル層より
キャリア濃度が高く、しかもドレイン領域５７ｄ及びソ
ース領域５７ｓを構成する高不純物濃度層のキャリア濃
度よりも低いドーピンク層５８、５８を、Ｓｉを一様な
深さに注入することで形成する（図７（ｄ）参照）。ド
ーピング層の注入条件は注入エネルギー７０ｋｅＶ、注
入量２×１０12ｃｍ-2とする。
ト５６を酸素プラズマによりエッチングを施し、２．５
μｍから１．５μｍまで細線化した後、チャネル層より
キャリア濃度が高く、しかもドレイン領域５７ｄ及びソ
ース領域５７ｓを構成する高不純物濃度層のキャリア濃
度よりも低いドーピンク層５８、５８を、Ｓｉを一様な
深さに注入することで形成する（図７（ｄ）参照）。ド
ーピング層の注入条件は注入エネルギー７０ｋｅＶ、注
入量２×１０12ｃｍ-2とする。
【０００９】さらに、ダミーゲートであるフォトレジス
ト５６を酸素プラズマにより、１・５μｍから０．５μ
ｍまで細線化した後、フォトレジスト５６及びＳｉＮ膜
５５全面にＥＣＲ−ＣＶＤ法により、膜厚２５００Å程
度のＳｉＯ2膜５９を形成する（図７（ｅ）参照）。
ト５６を酸素プラズマにより、１・５μｍから０．５μ
ｍまで細線化した後、フォトレジスト５６及びＳｉＮ膜
５５全面にＥＣＲ−ＣＶＤ法により、膜厚２５００Å程
度のＳｉＯ2膜５９を形成する（図７（ｅ）参照）。
【００１０】次に、ダミーゲートのフォトレジストを除
去してリフトオフし、ＳｉＮ膜５５を露出させて状態で
ランプアニール処理を施す。ランプアニールはＮ2雰囲
気下で８５０℃にて５秒程度行う。続いて、ドレイン領
域５７ｄ及びソース領域５７ｓと対応する位置のＳｉＮ
膜５５、ＳｉＯ2膜５９をエッチング除去し、ドレイン
領域５７ｄ及びソース領域５７ｓの表面を露出させ、Ａ
ｕＧｅ／Ｎｉ／Ａｕの多層金属膜からなるドレイン電極
６０ｄ及びソース電極６０ｓを形成する。さらに、ゲー
ト領域のＳｉＮ膜５５エッチング除去して、表面を露出
させ、Ｔｉ／Ｐｄ／Ａｕの多層金属膜からなるゲート電
極６１を形成する（図７（ｆ）参照）。
去してリフトオフし、ＳｉＮ膜５５を露出させて状態で
ランプアニール処理を施す。ランプアニールはＮ2雰囲
気下で８５０℃にて５秒程度行う。続いて、ドレイン領
域５７ｄ及びソース領域５７ｓと対応する位置のＳｉＮ
膜５５、ＳｉＯ2膜５９をエッチング除去し、ドレイン
領域５７ｄ及びソース領域５７ｓの表面を露出させ、Ａ
ｕＧｅ／Ｎｉ／Ａｕの多層金属膜からなるドレイン電極
６０ｄ及びソース電極６０ｓを形成する。さらに、ゲー
ト領域のＳｉＮ膜５５エッチング除去して、表面を露出
させ、Ｔｉ／Ｐｄ／Ａｕの多層金属膜からなるゲート電
極６１を形成する（図７（ｆ）参照）。
【００１１】
【発明が解決しようとする課題】ソース抵抗などの低抵
抗化及びゲート耐圧の高耐圧化を図るためには、ゲート
電極接触部のチャネル層の片側または両側に、チャネル
層よりキャリア濃度が高く、しかもドレイン領域、ソー
ス領域を構成する高不純物濃度層のキャリア濃度よりも
低い、ゲート電極と非接触のドーピンク層を介在させる
ことが有効である。また、そのドーピング層はゲート電
極側から高濃度層側に段階的にドーピング層のキャリア
濃度が高くなる分布を形成できれば、さらにソース抵抗
などの低抵抗化及びゲート耐圧の高耐圧化が図られる。
抗化及びゲート耐圧の高耐圧化を図るためには、ゲート
電極接触部のチャネル層の片側または両側に、チャネル
層よりキャリア濃度が高く、しかもドレイン領域、ソー
ス領域を構成する高不純物濃度層のキャリア濃度よりも
低い、ゲート電極と非接触のドーピンク層を介在させる
ことが有効である。また、そのドーピング層はゲート電
極側から高濃度層側に段階的にドーピング層のキャリア
濃度が高くなる分布を形成できれば、さらにソース抵抗
などの低抵抗化及びゲート耐圧の高耐圧化が図られる。
【００１２】しかしながら、イオン注入技術においては
一様にドーピングが施されるため、段階的にキャリア濃
度が変化するドーピング層を形成するためには、イオン
注入技術とドライエッチング技術を繰り返して行う必要
があり、プロセス工程及びドライエッチング工程が複雑
になると共にバラツキが発生する。
一様にドーピングが施されるため、段階的にキャリア濃
度が変化するドーピング層を形成するためには、イオン
注入技術とドライエッチング技術を繰り返して行う必要
があり、プロセス工程及びドライエッチング工程が複雑
になると共にバラツキが発生する。
【００１３】この発明は、容易なプロセスで歩留よく、
ゲート電極と高濃度層との間にゲート電極側から高濃度
層側にキャリア濃度が高くなるドーピング層を形成で
き、ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧
化が図れる化合物半導体装置及びその製造方法を提供す
ることを目的とする。
ゲート電極と高濃度層との間にゲート電極側から高濃度
層側にキャリア濃度が高くなるドーピング層を形成で
き、ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧
化が図れる化合物半導体装置及びその製造方法を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】この発明の化合物半導体
装置は、III−V族化合物半導体からなる動作層上に設け
られたゲート電極と、前記動作層内に設けられた高濃度
不純物層と、を備え、前記ゲート電極端と前記高濃度不
純物層との間をゲート電極側から高濃度不純物層側にシ
ート抵抗値が連続して変化するドーピング層が設けられ
ていることを特徴とする。
装置は、III−V族化合物半導体からなる動作層上に設け
られたゲート電極と、前記動作層内に設けられた高濃度
不純物層と、を備え、前記ゲート電極端と前記高濃度不
純物層との間をゲート電極側から高濃度不純物層側にシ
ート抵抗値が連続して変化するドーピング層が設けられ
ていることを特徴とする。
【００１５】また、この発明の化合物半導体装置の製造
方法は、III−V族化合物半導体基板上にノンドープのＳ
ｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ膜）を形
成する工程と、前記ＳｉＯｘ膜上にゲート電極接触部か
ら離間する方向で膜厚が順次増加する膜厚分布を有して
Ｖ族原子の外部拡散を防止する膜を形成する工程と、熱
処理を行い前記化合物半導体基板に前記ＳｉＯｘ膜内の
シリコンを拡散させ前記基板内に高濃度不純物層及びゲ
ート電極側から高濃度不純物層側にシート抵抗値が連続
して変化するドーピング層を形成する工程と、を有する
ことを特徴とする。
方法は、III−V族化合物半導体基板上にノンドープのＳ
ｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ膜）を形
成する工程と、前記ＳｉＯｘ膜上にゲート電極接触部か
ら離間する方向で膜厚が順次増加する膜厚分布を有して
Ｖ族原子の外部拡散を防止する膜を形成する工程と、熱
処理を行い前記化合物半導体基板に前記ＳｉＯｘ膜内の
シリコンを拡散させ前記基板内に高濃度不純物層及びゲ
ート電極側から高濃度不純物層側にシート抵抗値が連続
して変化するドーピング層を形成する工程と、を有する
ことを特徴とする。
【００１６】さらに、この発明は、前記基板に接する側
の幅より最上部の幅が広いダミーゲートパターンを形成
し、このダミーゲートパターンをマスクとしてリフトオ
フにより前記ＳｉＯｘ膜上にゲート電極接触部から離間
する方向で膜厚が順次増加する膜厚分布を有してＶ族原
子の外部拡散を防止する膜を形成するように構成するこ
とができる。
の幅より最上部の幅が広いダミーゲートパターンを形成
し、このダミーゲートパターンをマスクとしてリフトオ
フにより前記ＳｉＯｘ膜上にゲート電極接触部から離間
する方向で膜厚が順次増加する膜厚分布を有してＶ族原
子の外部拡散を防止する膜を形成するように構成するこ
とができる。
【００１７】また、この発明の化合物半導体装置の製造
方法は、III−V族化合物半導体基板上にノンドープのＳ
ｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ膜）を形
成する工程と、前記化合物半導体基板上にＴ字型ゲート
電極を形成する工程と、このゲート電極をマスクとして
リフトオフ法により前記ＳｉＯｘ膜上にゲート電極の前
記基板との接触部から離間する方向で膜厚が順次増加す
る膜厚分布を有してＶ族原子の外部拡散を防止する膜を
形成する工程と、熱処理を行い前記化合物半導体基板に
前記ＳｉＯｘ膜内のシリコンを拡散させ前記基板内に高
濃度不純物層及びゲート電極側から高濃度不純物層側に
シート抵抗値が連続して変化するドーピング層を形成す
る工程と、を有することを特徴とする。
方法は、III−V族化合物半導体基板上にノンドープのＳ
ｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ膜）を形
成する工程と、前記化合物半導体基板上にＴ字型ゲート
電極を形成する工程と、このゲート電極をマスクとして
リフトオフ法により前記ＳｉＯｘ膜上にゲート電極の前
記基板との接触部から離間する方向で膜厚が順次増加す
る膜厚分布を有してＶ族原子の外部拡散を防止する膜を
形成する工程と、熱処理を行い前記化合物半導体基板に
前記ＳｉＯｘ膜内のシリコンを拡散させ前記基板内に高
濃度不純物層及びゲート電極側から高濃度不純物層側に
シート抵抗値が連続して変化するドーピング層を形成す
る工程と、を有することを特徴とする。
【００１８】特開平６−３２６１３２号公報に開示され
ているように、ＧａＡｓ基板上にＳｉＯｘ膜（ｘ＜２）
とＳｉＮ膜を積層して、熱処理を施すとＧａＡｓ基板中
にＳｉ原子が拡散し、導電層を形成させることができ
る。ＳｉＯｘ膜上にＡｓの外部拡散を防止するＳｉＮ膜
を積層しない場合にはＳｉ拡散が発生せず、ＳｉＮ膜の
膜厚に応じてドーピング量（Ｓｉ拡散）が変化する。図
４に、ＳｉＯｘ膜上に積層するＳｉＮ膜の膜厚とＧａＡ
ｓ基板に拡散された導電層のシート抵抗値の関係を示
す。図４に示すように、上層のＳｉＮ膜に膜厚分布を設
け、熱処理を施すことで、シート抵抗値が変化する、す
なわち、ドーピング層のキャリア濃度に分布を設けるこ
とができる。ゲート電極端部から高濃度層までＳｉＮ膜
の膜厚を徐々に増加させ、熱処理を施すことで、ゲート
電極端部と高濃度層の間をゲート電極側から高濃度層側
に連続的にドーピング層のキャリア濃度が高くなる分布
を形成することができる。なお、ドーピング層のキャリ
ア濃度が変化することは、ＧａＡｓ基板に拡散でＳｉを
ドーピングする場合には、ドーピング深さが変化するこ
とになる。
ているように、ＧａＡｓ基板上にＳｉＯｘ膜（ｘ＜２）
とＳｉＮ膜を積層して、熱処理を施すとＧａＡｓ基板中
にＳｉ原子が拡散し、導電層を形成させることができ
る。ＳｉＯｘ膜上にＡｓの外部拡散を防止するＳｉＮ膜
を積層しない場合にはＳｉ拡散が発生せず、ＳｉＮ膜の
膜厚に応じてドーピング量（Ｓｉ拡散）が変化する。図
４に、ＳｉＯｘ膜上に積層するＳｉＮ膜の膜厚とＧａＡ
ｓ基板に拡散された導電層のシート抵抗値の関係を示
す。図４に示すように、上層のＳｉＮ膜に膜厚分布を設
け、熱処理を施すことで、シート抵抗値が変化する、す
なわち、ドーピング層のキャリア濃度に分布を設けるこ
とができる。ゲート電極端部から高濃度層までＳｉＮ膜
の膜厚を徐々に増加させ、熱処理を施すことで、ゲート
電極端部と高濃度層の間をゲート電極側から高濃度層側
に連続的にドーピング層のキャリア濃度が高くなる分布
を形成することができる。なお、ドーピング層のキャリ
ア濃度が変化することは、ＧａＡｓ基板に拡散でＳｉを
ドーピングする場合には、ドーピング深さが変化するこ
とになる。
【００１９】上記のように、この発明は、容易なプロセ
スで歩留まりよく、ゲート電極端部と高濃度層の間にゲ
ート電極側から高濃度層側に連続的にドーピンク層のキ
ャリア濃度が変化するドーピング層を形成でき、ソース
抵抗などの低抵抗化及びゲート耐圧の高耐圧化が図れる
電界効果型トランジスタなどの化合物半導体装置を提供
することができ、素子特性の向上が図れる。
スで歩留まりよく、ゲート電極端部と高濃度層の間にゲ
ート電極側から高濃度層側に連続的にドーピンク層のキ
ャリア濃度が変化するドーピング層を形成でき、ソース
抵抗などの低抵抗化及びゲート耐圧の高耐圧化が図れる
電界効果型トランジスタなどの化合物半導体装置を提供
することができ、素子特性の向上が図れる。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の第１の
実施の形態にかかる化合物半導体装置をその製造工程別
に示す断面図である。この第１の実施の形態は、化合物
半導体の代表例として、ＧａＡｓ基板を用い、ダミーゲ
ート反転パターンを利用したセルフアラインプロセスの
工程により製造される電界効果型トランジスタに適用し
たものである。図１ないし図３に従いこの発明の第１の
実施の形態につき説明する。
き図面を参照して説明する。図１は、この発明の第１の
実施の形態にかかる化合物半導体装置をその製造工程別
に示す断面図である。この第１の実施の形態は、化合物
半導体の代表例として、ＧａＡｓ基板を用い、ダミーゲ
ート反転パターンを利用したセルフアラインプロセスの
工程により製造される電界効果型トランジスタに適用し
たものである。図１ないし図３に従いこの発明の第１の
実施の形態につき説明する。
【００２１】まず、ＧａＡｓ基板１にスルーイオン注入
用の膜厚１５０ÅのＳｉＮ膜２をプラズマＣＶＤ法を用
いて積層形成する（図１（ａ）参照）。このＳｉＮ膜２
は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、ＮＨ3：２
００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワー：２
５０Ｗ、成膜温度：３００℃で形成される。
用の膜厚１５０ÅのＳｉＮ膜２をプラズマＣＶＤ法を用
いて積層形成する（図１（ａ）参照）。このＳｉＮ膜２
は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、ＮＨ3：２
００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワー：２
５０Ｗ、成膜温度：３００℃で形成される。
【００２２】続いて、このＳｉＮ膜２上にフォトレジス
トを塗布し、チャネル部分を開口するように露光、現像
してパターニングした後、このフォトレジスト３をマス
クとして、まずＧａＡｓ基板１の表面側からイオン注入
法によリ、Ｍｇを所定深さにまで注入し、ｐ-型のバッ
ファ層を形成する。続いて、同じくイオン注入法によリ
Ｓｉをその表面から前記バッファ層より浅い一様な深さ
に注入してｎ型の動作層となるチャネル層４を形成する
（図１（ｂ）参照）。なお、バッファ層の注入条件は、
ドーパントとしてＭｇを用い、注入エネルギーは１７０
ｋｅＶ、注入量１×１０12ｃｍ-2で行い、また、チャネ
ル層４の注入条件はドーパントとしてＳｉを用い、注入
エネルギーは１００ｋｅＶ、注入量２×１０12cm-2で行
う。
トを塗布し、チャネル部分を開口するように露光、現像
してパターニングした後、このフォトレジスト３をマス
クとして、まずＧａＡｓ基板１の表面側からイオン注入
法によリ、Ｍｇを所定深さにまで注入し、ｐ-型のバッ
ファ層を形成する。続いて、同じくイオン注入法によリ
Ｓｉをその表面から前記バッファ層より浅い一様な深さ
に注入してｎ型の動作層となるチャネル層４を形成する
（図１（ｂ）参照）。なお、バッファ層の注入条件は、
ドーパントとしてＭｇを用い、注入エネルギーは１７０
ｋｅＶ、注入量１×１０12ｃｍ-2で行い、また、チャネ
ル層４の注入条件はドーパントとしてＳｉを用い、注入
エネルギーは１００ｋｅＶ、注入量２×１０12cm-2で行
う。
【００２３】次に、フォトレジスト３及びＳｉＮ膜２を
除去した後、プラズマＣＶＤ法により、膜厚１５０Åの
ＳｉＯｘ膜５及び膜厚５０ÅのＳｉＮ膜６を堆積する。
このＳｉＯｘ膜５においては、ｘ＜２とし、次の成膜条
件、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2Ｏ：２０ｓｃｃｍ、Ｒ
Ｆパワー：１５０Ｗ、成膜温度：３００℃で形成され
る。また、ＳｉＮ膜６は、次の成膜条件、ＳｉＨ4：１
５ｓｃｃｍ、ＮＨ3：２００ｓｃｃｍ、Ｎ2：１００ｓｃ
ｃｍ、ＲＦパワー：２５０Ｗ、成膜温度：３００℃で形
成される。そして、このＳｉＮ膜６上にＰＧＭＥＡ系フ
ォトレジストを１．５μｍの厚みで塗布した後、ダミー
ゲートパターンを形成するように、露光、現像する。こ
のフォトレジストのパターニングによりテーパを有する
ダミーゲートパターン７が形成される（図１（ｃ）参
照）。
除去した後、プラズマＣＶＤ法により、膜厚１５０Åの
ＳｉＯｘ膜５及び膜厚５０ÅのＳｉＮ膜６を堆積する。
このＳｉＯｘ膜５においては、ｘ＜２とし、次の成膜条
件、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2Ｏ：２０ｓｃｃｍ、Ｒ
Ｆパワー：１５０Ｗ、成膜温度：３００℃で形成され
る。また、ＳｉＮ膜６は、次の成膜条件、ＳｉＨ4：１
５ｓｃｃｍ、ＮＨ3：２００ｓｃｃｍ、Ｎ2：１００ｓｃ
ｃｍ、ＲＦパワー：２５０Ｗ、成膜温度：３００℃で形
成される。そして、このＳｉＮ膜６上にＰＧＭＥＡ系フ
ォトレジストを１．５μｍの厚みで塗布した後、ダミー
ゲートパターンを形成するように、露光、現像する。こ
のフォトレジストのパターニングによりテーパを有する
ダミーゲートパターン７が形成される（図１（ｃ）参
照）。
【００２４】このダミーゲートパターン７は、図２に示
すように、ゲート長が０．４μｍになるようにパターニ
ングすると、ＧａＡｓ基板１に対して、６０°の角度で
テーパ形状になり、レジストの最上部では、ゲート端部
aから０．８７μｍの幅で突出したように形成される。
すように、ゲート長が０．４μｍになるようにパターニ
ングすると、ＧａＡｓ基板１に対して、６０°の角度で
テーパ形状になり、レジストの最上部では、ゲート端部
aから０．８７μｍの幅で突出したように形成される。
【００２５】その後、ＥＣＲ−ＣＶＤ法により基板全面
に膜厚５００Å程度のＳｉＮ膜８を形成する。その際、
レジストパターン７がテーパを有するためゲート電極付
近ではＳｉＮ膜８が堆積されず、ＳｉＮ膜８の膜厚分布
がゲート電極から遠ざかるにつれ厚くなって自己整合的
に形成される（図１（ｄ）参照）。
に膜厚５００Å程度のＳｉＮ膜８を形成する。その際、
レジストパターン７がテーパを有するためゲート電極付
近ではＳｉＮ膜８が堆積されず、ＳｉＮ膜８の膜厚分布
がゲート電極から遠ざかるにつれ厚くなって自己整合的
に形成される（図１（ｄ）参照）。
【００２６】このＳｉＮ膜８は、次の成膜条件、ＳｉＨ
4：１０〜２０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイクロ
波パワー：３００〜６００Ｗ、マグネット電流：１６
Ａ、成膜温度：室温、で形成できる。この実施の形態で
は、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイ
クロ波パワー：３００Ｗ、マグネット電流：１６Ａ、成
膜温度：室温、で形成した。
4：１０〜２０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイクロ
波パワー：３００〜６００Ｗ、マグネット電流：１６
Ａ、成膜温度：室温、で形成できる。この実施の形態で
は、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイ
クロ波パワー：３００Ｗ、マグネット電流：１６Ａ、成
膜温度：室温、で形成した。
【００２７】このＳｉＮ膜８はＡｓの外部拡散を抑制す
るために推積するものであり、同様な効果を有するもの
であればＳｉＮ膜以外のものでも良く、例えば、ＡｌＮ
膜、ＷＳｉ膜、ＷＳｉＮ膜等を用いることができる。
るために推積するものであり、同様な効果を有するもの
であればＳｉＮ膜以外のものでも良く、例えば、ＡｌＮ
膜、ＷＳｉ膜、ＷＳｉＮ膜等を用いることができる。
【００２８】次に、レジスト上のＳｉＮ膜をリフトオフ
法により除去し、Ｎ2雰囲気下で８８０℃にて５秒程度
ランプアニール（ＲＴＡ）処理を施す。この熱処理によ
り、ＧａＡｓ基板１中にＳｉＯｘ膜５からＳｉが拡散さ
れる。前述したように、ＳｉＮ膜８の膜厚に応じてＳｉ
の拡散量（ドーピング深さ）が変化する。ドレイン領域
９ｄ、ソース領域９ｓに位置する部分のＳｉＮ膜８はＡ
ｓの外部拡散の抑制が十分になされる膜厚を有してお
り、高濃度の拡散層が形成される。そして、ＳｉＮ膜８
の膜厚が徐々に薄くなってゆくと、この膜厚分布によリ
ドーピンク層の深さが浅くなるドーピング層９ａが形成
できる（図１（ｅ）参照）。この結果、ゲート電極端部
と高濃度の拡散層からなるドレイン領域９ｄ、ソース領
域９ｓの間にゲート電極側から両領域側にそれぞれ連続
的にドーピンク層のキャリア濃度が高くなって行くドー
ピング層９ａが形成される。
法により除去し、Ｎ2雰囲気下で８８０℃にて５秒程度
ランプアニール（ＲＴＡ）処理を施す。この熱処理によ
り、ＧａＡｓ基板１中にＳｉＯｘ膜５からＳｉが拡散さ
れる。前述したように、ＳｉＮ膜８の膜厚に応じてＳｉ
の拡散量（ドーピング深さ）が変化する。ドレイン領域
９ｄ、ソース領域９ｓに位置する部分のＳｉＮ膜８はＡ
ｓの外部拡散の抑制が十分になされる膜厚を有してお
り、高濃度の拡散層が形成される。そして、ＳｉＮ膜８
の膜厚が徐々に薄くなってゆくと、この膜厚分布によリ
ドーピンク層の深さが浅くなるドーピング層９ａが形成
できる（図１（ｅ）参照）。この結果、ゲート電極端部
と高濃度の拡散層からなるドレイン領域９ｄ、ソース領
域９ｓの間にゲート電極側から両領域側にそれぞれ連続
的にドーピンク層のキャリア濃度が高くなって行くドー
ピング層９ａが形成される。
【００２９】続いて、ドレイン領域９ｄ及びソース領域
９ｓの各々対応する位置にあるＳｉＮ膜８、ＳｉＮ膜
６、ＳｉＯｘ膜５を工ッチング除去し、ドレイン領域９
ｄ、ソース領域９ｓの表面を露出させ、ＡｕＧｅ／Ｎｉ
／Ａｕの多層金属膜からなるドレイン電極１０ｄ、ソー
ス電極１０ｓを形成する。さらに、ゲート領域のＳｉＮ
膜６及びＳｉＯｘ膜５をエッチング除去して、表面を露
出させ、Ｔｉ／Ｐｄ／Ａｕの多層金属膜からなるゲート
電極１１を形成する（図１（ｆ）参照）。
９ｓの各々対応する位置にあるＳｉＮ膜８、ＳｉＮ膜
６、ＳｉＯｘ膜５を工ッチング除去し、ドレイン領域９
ｄ、ソース領域９ｓの表面を露出させ、ＡｕＧｅ／Ｎｉ
／Ａｕの多層金属膜からなるドレイン電極１０ｄ、ソー
ス電極１０ｓを形成する。さらに、ゲート領域のＳｉＮ
膜６及びＳｉＯｘ膜５をエッチング除去して、表面を露
出させ、Ｔｉ／Ｐｄ／Ａｕの多層金属膜からなるゲート
電極１１を形成する（図１（ｆ）参照）。
【００３０】上記した方法により、ゲート電極端部と高
濃度層の間にゲート電極側から高濃度層側に連続的にド
ーピンク層のキャリア濃度が変化するドーピング層を有
する電解効果型トランジスタが形成できる。この結果、
ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧化が
図れ、素子特性の向上が図れる。
濃度層の間にゲート電極側から高濃度層側に連続的にド
ーピンク層のキャリア濃度が変化するドーピング層を有
する電解効果型トランジスタが形成できる。この結果、
ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧化が
図れ、素子特性の向上が図れる。
【００３１】上述した実施例においては、ＳｉＯｘ上に
形成するＳｉＮ膜にゲート端部から徐々に膜厚を増やし
て設けるために、ダミーゲートパターン７として、ＰＧ
ＭＥＡ系の単層レジストを用いて、テーパ状に形成して
いるが、図３に示すように、ＰＭＭＡ／ＰＭＧＩ系の２
つのレジストを用い、下層にＰＭＧＩ系レジスト７ａを
１．３μｍの厚みで塗布し、その上にＰＭＭＡ系レジス
ト７ｂを０．５μｍ塗布した２層レジストで構成し、
０．４μｍのゲート長のダミーゲートパターンをパター
ニングすると、１層目は０．４μｍ、２層目は２μｍの
幅に露光、現像されることになり、それぞれゲート電極
の両端側に０．８μｍの傘部分が形成されることにな
る。このダミーゲートパターン７を用いて上記と同様に
基板全面に上にＳｉＮ膜８を形成すると、膜厚分布を有
するＳｉＮ膜８が形成される。
形成するＳｉＮ膜にゲート端部から徐々に膜厚を増やし
て設けるために、ダミーゲートパターン７として、ＰＧ
ＭＥＡ系の単層レジストを用いて、テーパ状に形成して
いるが、図３に示すように、ＰＭＭＡ／ＰＭＧＩ系の２
つのレジストを用い、下層にＰＭＧＩ系レジスト７ａを
１．３μｍの厚みで塗布し、その上にＰＭＭＡ系レジス
ト７ｂを０．５μｍ塗布した２層レジストで構成し、
０．４μｍのゲート長のダミーゲートパターンをパター
ニングすると、１層目は０．４μｍ、２層目は２μｍの
幅に露光、現像されることになり、それぞれゲート電極
の両端側に０．８μｍの傘部分が形成されることにな
る。このダミーゲートパターン７を用いて上記と同様に
基板全面に上にＳｉＮ膜８を形成すると、膜厚分布を有
するＳｉＮ膜８が形成される。
【００３２】図５及び図６は、この発明の第２の実施の
形態にかかる化合物半導体装置をその製造工程別に示す
断面図である。この第２の実施の形態は、化合物半導体
の代表例として、ＧａＡｓ基板を用いたダミーゲート反
転パターンを利用したセルフアラインプロセスの工程に
より製造される電界効果型トランジスタに適用したもの
である。図５及び図６に従いこの発明の第２の実施の形
態につき説明する。
形態にかかる化合物半導体装置をその製造工程別に示す
断面図である。この第２の実施の形態は、化合物半導体
の代表例として、ＧａＡｓ基板を用いたダミーゲート反
転パターンを利用したセルフアラインプロセスの工程に
より製造される電界効果型トランジスタに適用したもの
である。図５及び図６に従いこの発明の第２の実施の形
態につき説明する。
【００３３】まず、ＧａＡｓ基板１にスルーイオン注入
用の膜厚１５０ÅのＳｉＮ膜２をプラズマＣＶＤ法を用
いて積層形成する（図５（ａ）参照）。このＳｉＮ膜２
は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、ＮＨ3：２
００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワー：２
５０Ｗ、成膜温度：３００℃で形成される。
用の膜厚１５０ÅのＳｉＮ膜２をプラズマＣＶＤ法を用
いて積層形成する（図５（ａ）参照）。このＳｉＮ膜２
は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、ＮＨ3：２
００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワー：２
５０Ｗ、成膜温度：３００℃で形成される。
【００３４】続いて、このＳｉＮ膜２上にフォトレジス
トを塗布し、チャネル部分を開口するように露光、現像
してパターニングした後、このフォトレジスト３をマス
クとして、まずＧａＡｓ基板１の表面側からイオン注入
法によリ、Ｍｇを所定深さにまで注入し、ｐ-型のバッ
ファ層を形成する。続いて、同じくイオン注入法によリ
Ｓｉをその表面から前記バッファ層より浅い一様な深さ
に注入してｎ型の動作層となるチャネル層４を形成する
（図５（ｂ）参照）。なお、バッファ層の注入条件は、
ドーパントとしてＭｇを用い、注入エネルギーは１７０
ｋｅＶ、注入量１×１０12ｃｍ-2で行い、また、チャネ
ル層４の注入条件はドーパントとしてＳｉを用い、注入
エネルギーは１００ｋｅＶ、注入量２×１０12cm-2で行
う。
トを塗布し、チャネル部分を開口するように露光、現像
してパターニングした後、このフォトレジスト３をマス
クとして、まずＧａＡｓ基板１の表面側からイオン注入
法によリ、Ｍｇを所定深さにまで注入し、ｐ-型のバッ
ファ層を形成する。続いて、同じくイオン注入法によリ
Ｓｉをその表面から前記バッファ層より浅い一様な深さ
に注入してｎ型の動作層となるチャネル層４を形成する
（図５（ｂ）参照）。なお、バッファ層の注入条件は、
ドーパントとしてＭｇを用い、注入エネルギーは１７０
ｋｅＶ、注入量１×１０12ｃｍ-2で行い、また、チャネ
ル層４の注入条件はドーパントとしてＳｉを用い、注入
エネルギーは１００ｋｅＶ、注入量２×１０12cm-2で行
う。
【００３５】次に、フォトレジストパターン３を除去
し、続いて、基板全面にフォトレジストを塗布し、露
光、現像してパターンニングして幅１．５μｍのダミー
ゲートを形成後、酸素プラズマによリ１．５μｍから
０．５μｍまで細線化する。その後、レジスト及びＳｉ
Ｎ膜全面にＥＣＲ−ＣＶＤ法により厚さ２５００Å程度
のＳｉＯ2膜を形成し、続いてリフトオフ法によリダミ
ーゲートを反転したパターンのＳｉＯ2膜１５を形成す
る（図５（ｃ）参照）。
し、続いて、基板全面にフォトレジストを塗布し、露
光、現像してパターンニングして幅１．５μｍのダミー
ゲートを形成後、酸素プラズマによリ１．５μｍから
０．５μｍまで細線化する。その後、レジスト及びＳｉ
Ｎ膜全面にＥＣＲ−ＣＶＤ法により厚さ２５００Å程度
のＳｉＯ2膜を形成し、続いてリフトオフ法によリダミ
ーゲートを反転したパターンのＳｉＯ2膜１５を形成す
る（図５（ｃ）参照）。
【００３６】次に、前記ＳｉＯ2膜１５で形成されたゲ
ート部分のＳｉＮ膜２をＲＩＥ法により除去した後、ス
バッタリング法により、厚さ１５００／４５００／５０
０ÅのＷＳｉＮ／Ａｕ／ＷＳｉＮからなる多層金属膜１
６を全面に堆積する（図５（ｄ）参照）。
ート部分のＳｉＮ膜２をＲＩＥ法により除去した後、ス
バッタリング法により、厚さ１５００／４５００／５０
０ÅのＷＳｉＮ／Ａｕ／ＷＳｉＮからなる多層金属膜１
６を全面に堆積する（図５（ｄ）参照）。
【００３７】その後、パターンニング技術及びＲＩＥ
法、イオンミリング法を用いて、ゲート電極以外の前記
ＷＳｉＮ／Ａｕ／ＷＳｉＮからなる多層金属膜１６をエ
ッチング除去し、Ｔ字型のゲート電極１７を形成する
（図５（ｅ）参照）。
法、イオンミリング法を用いて、ゲート電極以外の前記
ＷＳｉＮ／Ａｕ／ＷＳｉＮからなる多層金属膜１６をエ
ッチング除去し、Ｔ字型のゲート電極１７を形成する
（図５（ｅ）参照）。
【００３８】さらに、前記ダミーゲートパターンを反転
したＳｉＯ2膜１５及びＳｉＮ膜２をＢＨＦ処理により
除去した後、プラズマＣＶＤ法により、膜厚１５０／５
０ÅのＳｉＯｘ／ＳｉＮ膜１８を形成する（図５（ｆ）
参照）。このＳｉＯｘ膜においては、前述した第１の実
施の形態と同じく、ｘ＜２とし、次の成膜条件、ＳｉＨ
4：１０ｓｃｃｍ、Ｎ2Ｏ：２０ｓｃｃｍ、ＲＦパワー：
１５０Ｗ、成膜温度：３００℃で形成される。また、Ｓ
ｉＮ膜は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、Ｎ
Ｈ3：２００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワ
ー：２５０Ｗ、成膜温度：３００℃で形成される。
したＳｉＯ2膜１５及びＳｉＮ膜２をＢＨＦ処理により
除去した後、プラズマＣＶＤ法により、膜厚１５０／５
０ÅのＳｉＯｘ／ＳｉＮ膜１８を形成する（図５（ｆ）
参照）。このＳｉＯｘ膜においては、前述した第１の実
施の形態と同じく、ｘ＜２とし、次の成膜条件、ＳｉＨ
4：１０ｓｃｃｍ、Ｎ2Ｏ：２０ｓｃｃｍ、ＲＦパワー：
１５０Ｗ、成膜温度：３００℃で形成される。また、Ｓ
ｉＮ膜は、次の成膜条件、ＳｉＨ4：１５ｓｃｃｍ、Ｎ
Ｈ3：２００ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ、ＲＦパワ
ー：２５０Ｗ、成膜温度：３００℃で形成される。
【００３９】続いて、ＥＣＲ−ＣＶＤ法により厚さ１０
００Å程度（第１の実施の形態と同様に５００Åでもよ
い）のＳｉＮ膜を形成する。その際、Ｔ字型ゲート電極
１７の足部分にはＳｉＮ膜１９が堆積されず、ＳｉＮ膜
１９の膜厚分布が自己整合的に形成される。すなわち、
Ｔ字型ゲート電極１７の足付近ではＳｉＮ膜１９が堆積
されず、ＳｉＮ膜１９の膜厚分布がゲート電極１７の足
付近から遠ざかるにつれ厚くなって自己整合的に形成さ
れる（図６（ａ）参照）。
００Å程度（第１の実施の形態と同様に５００Åでもよ
い）のＳｉＮ膜を形成する。その際、Ｔ字型ゲート電極
１７の足部分にはＳｉＮ膜１９が堆積されず、ＳｉＮ膜
１９の膜厚分布が自己整合的に形成される。すなわち、
Ｔ字型ゲート電極１７の足付近ではＳｉＮ膜１９が堆積
されず、ＳｉＮ膜１９の膜厚分布がゲート電極１７の足
付近から遠ざかるにつれ厚くなって自己整合的に形成さ
れる（図６（ａ）参照）。
【００４０】このＳｉＮ膜１９は、次の成膜条件、Ｓｉ
Ｈ4：１０〜２０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイク
ロ波パワー：３００〜６００Ｗ、マグネット電流：１６
Ａ、成膜温度：室温、で形成できる。この実施の形態で
は、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイ
クロ波パワー：３００Ｗ、マグネット電流：１６Ａ、成
膜温度：室温、で形成した。
Ｈ4：１０〜２０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイク
ロ波パワー：３００〜６００Ｗ、マグネット電流：１６
Ａ、成膜温度：室温、で形成できる。この実施の形態で
は、ＳｉＨ4：１０ｓｃｃｍ、Ｎ2：２５ｓｃｃｍ、マイ
クロ波パワー：３００Ｗ、マグネット電流：１６Ａ、成
膜温度：室温、で形成した。
【００４１】このＳｉＮ膜１９は、前述した第１の実施
の形態と同様に、Ａｓの外部拡散を抑制するために推積
するものであり、同様な効果を有するものであればＳｉ
Ｎ膜以外のものでも良く、例えば、ＡｌＮ膜、ＷＳｉ
膜、ＷＳｉＮ膜等を用いることができる。
の形態と同様に、Ａｓの外部拡散を抑制するために推積
するものであり、同様な効果を有するものであればＳｉ
Ｎ膜以外のものでも良く、例えば、ＡｌＮ膜、ＷＳｉ
膜、ＷＳｉＮ膜等を用いることができる。
【００４２】次に、Ｎ2雰囲気下で８８０℃にて５秒程
度ランプアニール（ＲＴＡ）処理を施す。この熱処理に
より、ＧａＡｓ基板１中にＳｉＯｘ膜１８からＳｉが拡
散される。前述したように、ＳｉＮ膜１９の膜厚に応じ
てＳｉの拡散量（ドーピング深さ）が変化する。ドレイ
ン領域９ｄ、ソース領域９ｓに位置する部分のＳｉＮ膜
８はＡｓの外部拡散の抑制が十分になされる膜厚を有し
ており、高濃度の拡散層が形成される。そして、ＳｉＮ
膜１９の膜厚が徐々に薄くなってゆくと、この膜厚分布
によリドーピンク層の深さが浅くなるドーピング層９ａ
が形成できる（図６（ｂ）参照）。この結果、ゲート電
極端部と高濃度の拡散層からなるドレイン領域９ｄ、ソ
ース領域９ｓの間にゲート電極側から両領域側にそれぞ
れ連続的にドーピンク層のキャリア濃度が高くなって行
くドーピング層９ａが形成される。
度ランプアニール（ＲＴＡ）処理を施す。この熱処理に
より、ＧａＡｓ基板１中にＳｉＯｘ膜１８からＳｉが拡
散される。前述したように、ＳｉＮ膜１９の膜厚に応じ
てＳｉの拡散量（ドーピング深さ）が変化する。ドレイ
ン領域９ｄ、ソース領域９ｓに位置する部分のＳｉＮ膜
８はＡｓの外部拡散の抑制が十分になされる膜厚を有し
ており、高濃度の拡散層が形成される。そして、ＳｉＮ
膜１９の膜厚が徐々に薄くなってゆくと、この膜厚分布
によリドーピンク層の深さが浅くなるドーピング層９ａ
が形成できる（図６（ｂ）参照）。この結果、ゲート電
極端部と高濃度の拡散層からなるドレイン領域９ｄ、ソ
ース領域９ｓの間にゲート電極側から両領域側にそれぞ
れ連続的にドーピンク層のキャリア濃度が高くなって行
くドーピング層９ａが形成される。
【００４３】続いて、ドレイン領域９ｄ及びソース領域
９ｓの各々対応する位置にあるＳｉＮ膜１９、ＳｉＯｘ
膜／ＳｉＮ膜１８を工ッチング除去し、ドレイン領域９
ｄ、ソース領域９ｓの表面を露出させ、ＡｕＧｅ／Ｎｉ
／Ａｕの多層金属膜からなるドレイン電極１０ｄ、ソー
ス電極１０ｓを形成する（図６（ｃ）参照）。
９ｓの各々対応する位置にあるＳｉＮ膜１９、ＳｉＯｘ
膜／ＳｉＮ膜１８を工ッチング除去し、ドレイン領域９
ｄ、ソース領域９ｓの表面を露出させ、ＡｕＧｅ／Ｎｉ
／Ａｕの多層金属膜からなるドレイン電極１０ｄ、ソー
ス電極１０ｓを形成する（図６（ｃ）参照）。
【００４４】上記した方法により、ゲート電極端部と高
濃度層の間にゲート電極側から高濃度層側に連続的にド
ーピンク層のキャリア濃度が変化するドーピング層を有
する電解効果型トランジスタが形成できる。この結果、
ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧化が
図れ、素子特性の向上が図れる。
濃度層の間にゲート電極側から高濃度層側に連続的にド
ーピンク層のキャリア濃度が変化するドーピング層を有
する電解効果型トランジスタが形成できる。この結果、
ソース抵抗などの低抵抗化及びゲート耐圧の高耐圧化が
図れ、素子特性の向上が図れる。
【００４５】上記実施の形態においては、Ａｓの外部拡
散を抑制するために形成するＳｉＮ膜をＥＣＲ−ＣＶＤ
法により形成したが、プラズマＣＶＤ法でもガス圧の条
件等を制御することで、膜厚に分布を有するＳｉＮ膜を
堆積させることができる。
散を抑制するために形成するＳｉＮ膜をＥＣＲ−ＣＶＤ
法により形成したが、プラズマＣＶＤ法でもガス圧の条
件等を制御することで、膜厚に分布を有するＳｉＮ膜を
堆積させることができる。
【００４６】また、上記した実施の形態においては、II
I-V族化合物半導体として、ＧａＡｓ基板を用いたが、
この発明は、ＩｎＰ系、ＡｌＡｓ系、ＡｌＧａＡｓ系、
ＩｎＡｌＡｓ系の化合物半導体並びにこのようなIII-V
族化合物半導体の複数の層からなるへテロ接合基板を用
いた装置にも同様に適用できる。
I-V族化合物半導体として、ＧａＡｓ基板を用いたが、
この発明は、ＩｎＰ系、ＡｌＡｓ系、ＡｌＧａＡｓ系、
ＩｎＡｌＡｓ系の化合物半導体並びにこのようなIII-V
族化合物半導体の複数の層からなるへテロ接合基板を用
いた装置にも同様に適用できる。
【００４７】前記実施の形態では、イオン注入によって
動作層を形成した基板について説明したが、エビタキシ
ャル技術によって作製した基板でも良い。また、この発
明は、ＭＥＳＦＥＴ以外に、ＨＥＭＴやＴＭＴなどの装
置にも適用できる。
動作層を形成した基板について説明したが、エビタキシ
ャル技術によって作製した基板でも良い。また、この発
明は、ＭＥＳＦＥＴ以外に、ＨＥＭＴやＴＭＴなどの装
置にも適用できる。
【００４８】
【発明の効果】以上説明したように、この発明は、容易
なプロセスで歩留まり、ゲート電極と高濃度層の間にゲ
ート電極側が低濃度で高濃度層側に連続的の濃度分布が
高くなるドーピング層を形成でき、ソース抵抗などの低
抵抗化及びゲート耐圧の高耐圧化が図れ、素子特性の向
上がはかれる。
なプロセスで歩留まり、ゲート電極と高濃度層の間にゲ
ート電極側が低濃度で高濃度層側に連続的の濃度分布が
高くなるドーピング層を形成でき、ソース抵抗などの低
抵抗化及びゲート耐圧の高耐圧化が図れ、素子特性の向
上がはかれる。
【図１】この発明の第１の実施の形態にかかる化合物半
導体装置をその製造工程別に示す断面図である。
導体装置をその製造工程別に示す断面図である。
【図２】この発明の第１の実施の形態に用いられるダミ
ーゲートパターンを示す断面図である。
ーゲートパターンを示す断面図である。
【図３】この発明の第１の実施の形態に用いられるダミ
ーゲートパターンを示す断面図である。
ーゲートパターンを示す断面図である。
【図４】ＳｉＯｘ膜上に積層するＳｉＮ膜の膜厚とＧａ
Ａｓ基板に拡散された導電層のシート抵抗値の関係を示
す特性図である。
Ａｓ基板に拡散された導電層のシート抵抗値の関係を示
す特性図である。
【図５】この発明の第２の実施の形態にかかる化合物半
導体装置をその製造工程別に示す断面図である。
導体装置をその製造工程別に示す断面図である。
【図６】この発明の第２の実施の形態にかかる化合物半
導体装置をその製造工程別に示す断面図である。
導体装置をその製造工程別に示す断面図である。
【図７】従来のＭＥＳＦＥＴの製造方法を工程別に示す
断面図である。
断面図である。
１ ＧａＡｓ基板 ４ チャネル層 ５ ＳｉＯｘ膜 ６ ＳｉＮ膜 ７ ダミーゲートパターン ８ ＳｉＮ膜 ９ｓ ソース領域 ９ｄ ドレイン領域 ９ａ ドープ層 １０ｓ ソース電極 １０ｄ ドレイン電極 １１ ゲート電極
フロントページの続き Ｆターム(参考） 5F102 FA01 FA03 GB01 GC01 GD01 GJ04 GJ05 GJ06 GK05 GL05 GS04 GT03 GV07 GV08 HA04 HC00 HC07 HC19 HC21
Claims (4)
- 【請求項１】 III−V族化合物半導体からなる動作層上
に設けられたゲート電極と、前記動作層内に設けられた
高濃度不純物層と、を備え、前記ゲート電極端と前記高
濃度不純物層との間をゲート電極側から高濃度不純物層
側にシート抵抗値が連続して変化するドーピング層が設
けられていることを特徴とする化合物半導体装置。 - 【請求項２】 III−V族化合物半導体基板上にノンドー
プのＳｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ
膜）を形成する工程と、前記ＳｉＯｘ膜上にゲート電極
接触部から離間する方向で膜厚が順次増加する膜厚分布
を有してＶ族原子の外部拡散を防止する膜を形成する工
程と、熱処理を行い前記化合物半導体基板に前記ＳｉＯ
ｘ膜内のシリコンを拡散させ前記基板内に高濃度不純物
層及びゲート電極側から高濃度不純物層側にシート抵抗
値が連続して変化するドーピング層を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方
法。 - 【請求項３】 前記基板に接する側の幅より最上部の幅
が広いダミーゲートパターンを形成し、このダミーゲー
トパターンをマスクとしてリフトオフにより前記ＳｉＯ
ｘ膜上にゲート電極接触部から離間する方向で膜厚が順
次増加する膜厚分布を有してＶ族原子の外部拡散を防止
する膜を形成することを特徴とする請求項２に記載の化
合物半導体装置の製造方法。 - 【請求項４】 III−V族化合物半導体基板上にノンドー
プのＳｉの拡散を行われるシリコン酸化膜（ＳｉＯｘ
膜）を形成する工程と、前記化合物半導体基板上にＴ字
型ゲート電極を形成する工程と、このゲート電極をマス
クとしてリフトオフ法により前記ＳｉＯｘ膜上にゲート
電極の前記基板との接触部から離間する方向で膜厚が順
次増加する膜厚分布を有してＶ族原子の外部拡散を防止
する膜を形成する工程と、熱処理を行い前記化合物半導
体基板に前記ＳｉＯｘ膜内のシリコンを拡散させ前記基
板内に高濃度不純物層及びゲート電極側から高濃度不純
物層側にシート抵抗値が連続して変化するドーピング層
を形成する工程と、を有することを特徴とする化合物半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11077605A JP2000277533A (ja) | 1999-03-23 | 1999-03-23 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11077605A JP2000277533A (ja) | 1999-03-23 | 1999-03-23 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277533A true JP2000277533A (ja) | 2000-10-06 |
Family
ID=13638572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11077605A Pending JP2000277533A (ja) | 1999-03-23 | 1999-03-23 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219054A (ja) * | 2008-06-16 | 2008-09-18 | Fujitsu Ltd | 化合物半導体装置 |
| KR101452064B1 (ko) * | 2012-05-09 | 2014-10-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 |
-
1999
- 1999-03-23 JP JP11077605A patent/JP2000277533A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219054A (ja) * | 2008-06-16 | 2008-09-18 | Fujitsu Ltd | 化合物半導体装置 |
| KR101452064B1 (ko) * | 2012-05-09 | 2014-10-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 |
| US9685514B2 (en) | 2012-05-09 | 2017-06-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | III-V compound semiconductor device having dopant layer and method of making the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| CN101636843B (zh) | 单电压源假晶高电子迁移率晶体管(phemt)功率器件及制造方法 | |
| KR100190757B1 (ko) | 모스 전계 효과 트랜지스터 형성방법 | |
| US20030235974A1 (en) | Advanced RF enhancement-mode FETs with improved gate properties | |
| JPH02148738A (ja) | 電界効果トランジスタの製造方法 | |
| US6329230B1 (en) | High-speed compound semiconductor device having an improved gate structure | |
| US8338241B2 (en) | Method of manufacturing high frequency device structure | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| US6548838B1 (en) | Field-effect transistor, bipolar transistor, and methods of fabricating the same | |
| JPH0883810A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2000277533A (ja) | 化合物半導体装置及びその製造方法 | |
| JP3097637B2 (ja) | 半導体装置及びその製造方法 | |
| JP2007200984A (ja) | 電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法 | |
| JP3356817B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100523065B1 (ko) | 적층된 감마형 게이트를 이용한 화합물 반도체소자 제조방법 | |
| JPH0521789A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH0523497B2 (ja) | ||
| JP2000195871A (ja) | 半導体装置とその製造方法 | |
| JP2002100640A (ja) | 電界効果型化合物半導体装置 | |
| JP3710613B2 (ja) | 半導体装置 | |
| JP5307995B2 (ja) | 半導体装置の製造方法 | |
| JPH0439773B2 (ja) | ||
| JPS61294872A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH0329303B2 (ja) |