JPS61294872A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPS61294872A JPS61294872A JP13588885A JP13588885A JPS61294872A JP S61294872 A JPS61294872 A JP S61294872A JP 13588885 A JP13588885 A JP 13588885A JP 13588885 A JP13588885 A JP 13588885A JP S61294872 A JPS61294872 A JP S61294872A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- diffusion
- mask material
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果型トランジスタの製造方法に関する
。特に、ゲートとソース領域、またはドレイン領域など
との間の直列抵抗を低減した、電界効果型トランジスタ
を得ることができる製造方法に関する。
。特に、ゲートとソース領域、またはドレイン領域など
との間の直列抵抗を低減した、電界効果型トランジスタ
を得ることができる製造方法に関する。
電界効果型トランジスタにおいては、ゲート電極と、ソ
ース、ドレインの各不純物領域とが直接または絶縁物を
介してオーバラップしている場合、これらオーバラップ
部分については十分な低抵抗化を図ることができない０
本発明は、ソース、ドレイン（或いはソース、ドレイン
と同様に機能する部分）をなす各不純物拡散領域とゲー
ト電極とが直接または絶縁物を介して間接にオーバラッ
プすることを防止することができる製造方法を採用する
ことによって、抵抗低減を達成したものである。
ース、ドレインの各不純物領域とが直接または絶縁物を
介してオーバラップしている場合、これらオーバラップ
部分については十分な低抵抗化を図ることができない０
本発明は、ソース、ドレイン（或いはソース、ドレイン
と同様に機能する部分）をなす各不純物拡散領域とゲー
ト電極とが直接または絶縁物を介して間接にオーバラッ
プすることを防止することができる製造方法を採用する
ことによって、抵抗低減を達成したものである。
従来より、この種のもの、例えばＭＯＳ ＩＣ。
ＭＥＳ ＩＣは大規模集積化・微細化が進められてお
り、これに伴ない、ＦＥＴｃｔ界効果型トランジスタ）
のソース、ドレイン領域の抵抗が増大し、寄生抵抗とし
てデバイス特性への影響が無視できなくなっている。今
後一層の大規模集積化・微細化が予想される状況下では
、この問題の解決は非常に重要である。
り、これに伴ない、ＦＥＴｃｔ界効果型トランジスタ）
のソース、ドレイン領域の抵抗が増大し、寄生抵抗とし
てデバイス特性への影響が無視できなくなっている。今
後一層の大規模集積化・微細化が予想される状況下では
、この問題の解決は非常に重要である。
上記ソース、ドレイン領域の抵抗を減らしたトランジス
タの製造技術として、第３図（ａ）〜（ｅ）に示すもの
がある。これはｐ型シリコン基板１にｎ型拡散層を形成
してソース、ドレイン領域とする例であり、まず同図（
ａ）においてｐ型シリコン基板１上にＳｉ−等をイオン
注入してｎ型シリコン領域２を形成し、（ｂ）において
Ｓｎ等をドープした５ｉｏｔをｎ型シリコン領域上面に
２箇所堆積させて絶縁層３を形成したあと、さらにこれ
らの上に８１０！からなる酸化被膜４をコーティングす
る。絶縁層３を構成するＳｉｎ。
タの製造技術として、第３図（ａ）〜（ｅ）に示すもの
がある。これはｐ型シリコン基板１にｎ型拡散層を形成
してソース、ドレイン領域とする例であり、まず同図（
ａ）においてｐ型シリコン基板１上にＳｉ−等をイオン
注入してｎ型シリコン領域２を形成し、（ｂ）において
Ｓｎ等をドープした５ｉｏｔをｎ型シリコン領域上面に
２箇所堆積させて絶縁層３を形成したあと、さらにこれ
らの上に８１０！からなる酸化被膜４をコーティングす
る。絶縁層３を構成するＳｉｎ。
中にドープされているＳｎがｎ型シリコン領域２内に浸
透拡散することによって、（Ｃ）に示すように拡散層ｎ
゛が形成される。この２つの拡散層（ｎ０層）がソース
５、ドレイン６を構成することになる。続いて（ｄ）に
おいて酸化被膜４をエッチイブによって＠離したあと、
各絶縁Ｎ３の間に露出するｎ型シリコン領域２上面と、
各絶縁層３の内側エツジ部にかけて蒸着等の手段によっ
てゲートメタル７を形成し、（６）においてソース５、
ドレイン６上にオーミックメタル８を形成してオーミッ
ク電極とする。しかしこのプロセスによって製造される
ＦＥＴにあっては、拡散層ｎ２（ソース５、ドレイン６
）のサイド拡散のために、各拡散Ｊａｎ’″の内側部と
ゲートメタル７とが接触してオーバーラツプ部１０を形
成する一方で、絶縁Ｎ３を介してゲートメタル７と各拡
散層ｎ°とがオーバラップ１１部を形成しているため、
ゲートとソース間、ゲートとドレイン間の直列抵抗を低
減することができない。即ち、このようなオーバラップ
部１０はゲート耐圧を小さくし、かってのオーバラップ
部１１はゲート容量を大きくするという問題がある。
透拡散することによって、（Ｃ）に示すように拡散層ｎ
゛が形成される。この２つの拡散層（ｎ０層）がソース
５、ドレイン６を構成することになる。続いて（ｄ）に
おいて酸化被膜４をエッチイブによって＠離したあと、
各絶縁Ｎ３の間に露出するｎ型シリコン領域２上面と、
各絶縁層３の内側エツジ部にかけて蒸着等の手段によっ
てゲートメタル７を形成し、（６）においてソース５、
ドレイン６上にオーミックメタル８を形成してオーミッ
ク電極とする。しかしこのプロセスによって製造される
ＦＥＴにあっては、拡散層ｎ２（ソース５、ドレイン６
）のサイド拡散のために、各拡散Ｊａｎ’″の内側部と
ゲートメタル７とが接触してオーバーラツプ部１０を形
成する一方で、絶縁Ｎ３を介してゲートメタル７と各拡
散層ｎ°とがオーバラップ１１部を形成しているため、
ゲートとソース間、ゲートとドレイン間の直列抵抗を低
減することができない。即ち、このようなオーバラップ
部１０はゲート耐圧を小さくし、かってのオーバラップ
部１１はゲート容量を大きくするという問題がある。
上述したように、従来技術には、ソース、ドレイン領域
の抵抗の低減が充分でないという問題がある。
の抵抗の低減が充分でないという問題がある。
本発明の目的は、この問題を解決して、ソース、ドレイ
ン領域（或いはソース、ドレインと同様に機能する領域
）の抵抵抗化を充分に達成することができる電界効果型
トランジスタの製造方法を提供することにある。
ン領域（或いはソース、ドレインと同様に機能する領域
）の抵抵抗化を充分に達成することができる電界効果型
トランジスタの製造方法を提供することにある。
本発明の電界効果型トランジスタの製造方法は、第１図
に示すように、半導体基板上に第１導電型の不純物領域
を形成する工程４０と、 前記第１導電型の不純物領域上に第１導電型の不純物を
含んだ拡散源層を形成する工程４１と、前記拡散源層上
にマスク材層を形成し、該マスク材層の開口部を介して
前記拡散源層をオーバーエツチングする工程４２と、 熱処理を行うことにより前記拡散源層中に含まれた前記
第１導電型の不純物を前記基板上の第１導電型の不純物
領域内に拡散する熱処理工程４３と、前記オーバーエツ
チング工程によって前記拡散源層に形成された開口部内
に露出している前記第１導電型の不純物層上にゲート電
極を形成する４４工程と、 前記マスク材層及び拡散源層を除去したあと、前記拡散
源層から前記第１導電型の不純物層内に拡散形成された
不純物拡散領域にオーミック電極を形成する４５工程、 とから成ることによって、上記目的を達成する。
に示すように、半導体基板上に第１導電型の不純物領域
を形成する工程４０と、 前記第１導電型の不純物領域上に第１導電型の不純物を
含んだ拡散源層を形成する工程４１と、前記拡散源層上
にマスク材層を形成し、該マスク材層の開口部を介して
前記拡散源層をオーバーエツチングする工程４２と、 熱処理を行うことにより前記拡散源層中に含まれた前記
第１導電型の不純物を前記基板上の第１導電型の不純物
領域内に拡散する熱処理工程４３と、前記オーバーエツ
チング工程によって前記拡散源層に形成された開口部内
に露出している前記第１導電型の不純物層上にゲート電
極を形成する４４工程と、 前記マスク材層及び拡散源層を除去したあと、前記拡散
源層から前記第１導電型の不純物層内に拡散形成された
不純物拡散領域にオーミック電極を形成する４５工程、 とから成ることによって、上記目的を達成する。
すなわち本発明方法によれば、半導体基板上に順次積層
された拡散源層及びマスク材層をオーバーエツチングす
ることによってひさし形の開口部を形成し、もってソー
ス、ドレイン等の不純物拡散領域とゲートメタルエツジ
との間隔を自由にコントロールできるようにしたため、
該不純物領域とゲートメタルとのオーバーラツプ部を無
くすることができ、よってソース、ドレイン等の領域の
抵抗の低減が達成される。
された拡散源層及びマスク材層をオーバーエツチングす
ることによってひさし形の開口部を形成し、もってソー
ス、ドレイン等の不純物拡散領域とゲートメタルエツジ
との間隔を自由にコントロールできるようにしたため、
該不純物領域とゲートメタルとのオーバーラツプ部を無
くすることができ、よってソース、ドレイン等の領域の
抵抗の低減が達成される。
以下、本発明方法の一実施例について述べる。
本発明方法は、第１図に示すように、不純物領域形成工
程４０と、不純物を含む拡散源層形成工程４１と、オー
バーエツチング工程４２と、拡散源層の不純物を拡散す
るアニール工程４３と、ゲート電極形成工程４４と、オ
ーミック電極形成工程４５とから成っている。
程４０と、不純物を含む拡散源層形成工程４１と、オー
バーエツチング工程４２と、拡散源層の不純物を拡散す
るアニール工程４３と、ゲート電極形成工程４４と、オ
ーミック電極形成工程４５とから成っている。
第２図（ａ）〜（ｉ）の実施例は、本発明方法を半絶縁
性Ｇ ａ Ａ ｓ （Ｓ 、 Ｉ 、 Ｇ ａ Ａ
Ｓ ）基板を用いたＭＥＳＦＥＴの製造に適用したも
のである。
性Ｇ ａ Ａ ｓ （Ｓ 、 Ｉ 、 Ｇ ａ Ａ
Ｓ ）基板を用いたＭＥＳＦＥＴの製造に適用したも
のである。
このＦＥＴは第２図（ｉ）に示すように、例えばＧａＡ
ｓ （Ｓ、１．ＧａＡｓ）からなる高抵抗の半導体基板
２０上に、ソース２５、ドレイン２６からなる不純物拡
散領域と、ゲート電極２８を有し、ゲート電極２８と各
不純物拡散領域２５．２６とは全くオーバラップしてい
ない。
ｓ （Ｓ、１．ＧａＡｓ）からなる高抵抗の半導体基板
２０上に、ソース２５、ドレイン２６からなる不純物拡
散領域と、ゲート電極２８を有し、ゲート電極２８と各
不純物拡散領域２５．２６とは全くオーバラップしてい
ない。
本実施例において、このＦＥＴは次のように製造される
。まず第２図（ａ）に示すように、例えばｐ型のＧａＡ
ｓ基板上に、これと異なった第１導電型例えばｎ型のＳ
ｉ等のドナ不純物を選択イオン注入することによってｎ
型層（不純物領域）２１が形成され、（ｂ）においてＳ
ｎ等のｎ型のドナ不純物をドープしたＳｉｎ、等の拡散
４Ｊｉ２２がコーティングされる。拡散源層２２は加熱
によってｎ型層２１内に拡散されてソースとドレインを
形成することができる不純物を含んだものであれば何で
あってもよい、従って必ずしもｓｔｏｗにドープを行っ
たものを用いる必要は無（、ＳｉＯ！以外のものにドー
プを行ったものであってもよい。
。まず第２図（ａ）に示すように、例えばｐ型のＧａＡ
ｓ基板上に、これと異なった第１導電型例えばｎ型のＳ
ｉ等のドナ不純物を選択イオン注入することによってｎ
型層（不純物領域）２１が形成され、（ｂ）においてＳ
ｎ等のｎ型のドナ不純物をドープしたＳｉｎ、等の拡散
４Ｊｉ２２がコーティングされる。拡散源層２２は加熱
によってｎ型層２１内に拡散されてソースとドレインを
形成することができる不純物を含んだものであれば何で
あってもよい、従って必ずしもｓｔｏｗにドープを行っ
たものを用いる必要は無（、ＳｉＯ！以外のものにドー
プを行ったものであってもよい。
また拡散源層２２としてドープされたＳ ｉ Ｏ！を用
いる一方でｎ型層２１としてドープされていないＳｉｎ
ｇを用いてもよい。
いる一方でｎ型層２１としてドープされていないＳｉｎ
ｇを用いてもよい。
次に、同図（ｃ）において、拡散源層２２と選択エツチ
ングすることができるマスク材ｊｉ！２３ （例えば、
拡散源層２２としてドープされたＳｉＯ□を用いるなら
ば、Ｓｉ、Ｎ、で構成する）をコーティングにより形成
する。なお、拡散源層２２はｎ＋が必要とされる位置だ
けに選択的に残しておく。
ングすることができるマスク材ｊｉ！２３ （例えば、
拡散源層２２としてドープされたＳｉＯ□を用いるなら
ば、Ｓｉ、Ｎ、で構成する）をコーティングにより形成
する。なお、拡散源層２２はｎ＋が必要とされる位置だ
けに選択的に残しておく。
同図（ｄ）は第１のゲート形成用開口工程を示し、例え
ば通常のフォトレジスト工程によってゲート形成箇所に
開口部（開口量１＋）を形成する。
ば通常のフォトレジスト工程によってゲート形成箇所に
開口部（開口量１＋）を形成する。
なおこの場合、拡散源層２２に対するよりもマスク材層
２３に対するエツチングレートの方が大きいエツチング
法、例えばＣＦ ａ系プラズマエツチング法を用いれば
、マスク材１−２３のみに開口部を形成することができ
る。符号２４はフォトレジスト層である。このようにマ
スク材Ｎ２３を形成した後でマスク材に開口部を形成し
てもよいが、（ｃ）工程において予め開口部を有したマ
スク材層を拡散源層上に形成してもよい。
２３に対するエツチングレートの方が大きいエツチング
法、例えばＣＦ ａ系プラズマエツチング法を用いれば
、マスク材１−２３のみに開口部を形成することができ
る。符号２４はフォトレジスト層である。このようにマ
スク材Ｎ２３を形成した後でマスク材に開口部を形成し
てもよいが、（ｃ）工程において予め開口部を有したマ
スク材層を拡散源層上に形成してもよい。
なお、マスク材層２３は、このようにエッチレートの差
がとれればよいのであり、必ずしもシリコンナイトライ
ド系の材料でなくても、例えばフォトレジストなどでも
よい場合がある。
がとれればよいのであり、必ずしもシリコンナイトライ
ド系の材料でなくても、例えばフォトレジストなどでも
よい場合がある。
同図（ｅ）は第２のゲート形成用窓開口工程であり、フ
ォトレジスト層を除去したあと、マスク材層２３よりも
拡散源層２２に対するエツチングレートの方が大きいエ
ツチング方法、例えばフッ素系溶液（ｓｏｌｕｔｉｏｎ
）エツチング法等によってエツチングを行うことによっ
て、図示のように拡散源層２２だけを開口させる工程で
ある。この開口量ｔ２はエツチング時間を調節すること
により、自由に制御することができる。従って、（ｄ）
及び（６）の工程において形成されるマスク材層２３及
び拡散源層２２の各開口部の開口量１１ｓｊ！をそれぞ
れ適切に調整することによって、ｎ型Ｊ！２１とゲート
メタル２８とのオーバーラツプの発生を回避することが
できる。。
ォトレジスト層を除去したあと、マスク材層２３よりも
拡散源層２２に対するエツチングレートの方が大きいエ
ツチング方法、例えばフッ素系溶液（ｓｏｌｕｔｉｏｎ
）エツチング法等によってエツチングを行うことによっ
て、図示のように拡散源層２２だけを開口させる工程で
ある。この開口量ｔ２はエツチング時間を調節すること
により、自由に制御することができる。従って、（ｄ）
及び（６）の工程において形成されるマスク材層２３及
び拡散源層２２の各開口部の開口量１１ｓｊ！をそれぞ
れ適切に調整することによって、ｎ型Ｊ！２１とゲート
メタル２８とのオーバーラツプの発生を回避することが
できる。。
（ｄ）とＣ１３）の各工程は併せてオーバーエツチング
工程を構成し、このオーバーエツチング工程によって形
成される開口部は図示のようなひさし型をなしている。
工程を構成し、このオーバーエツチング工程によって形
成される開口部は図示のようなひさし型をなしている。
同図（ｆ）はアニール工程を示し、Ａｓ圧をかけながら
熱処理することによりアニール（拡散）が行われる。こ
の工程によってｎ型層２１が活性化されるとともに拡散
源層２２よりｎ型層２１内にドナ不純物が拡散されてｎ
”ｊｉｌ域２５．２６が形成される。
熱処理することによりアニール（拡散）が行われる。こ
の工程によってｎ型層２１が活性化されるとともに拡散
源層２２よりｎ型層２１内にドナ不純物が拡散されてｎ
”ｊｉｌ域２５．２６が形成される。
ソース及びドレインを構成する各ｎ＋領領域５．２６の
拡散範囲は、前記開口ｉｔｔによって決定され、開口量
ｔ２を大きくする稚内側への拡散範囲を狭くすることが
できる。この工程ではアニールに際していわゆるキャッ
ピング（ｃａｐｐｉｎｇ）膜を使用しないので、キャッ
ピング膜をコーテイング後剥離する時に（ｅ）までの工
程で形成された構造が崩される恐れがない。
拡散範囲は、前記開口ｉｔｔによって決定され、開口量
ｔ２を大きくする稚内側への拡散範囲を狭くすることが
できる。この工程ではアニールに際していわゆるキャッ
ピング（ｃａｐｐｉｎｇ）膜を使用しないので、キャッ
ピング膜をコーテイング後剥離する時に（ｅ）までの工
程で形成された構造が崩される恐れがない。
同図（ｇ）はゲートメタルを蒸着する工程を示し、マス
ク材ｌＩ２３の上から常法通りゲートメタル２７の蒸着
を行う、この時、マスク材層２３の開口部内に入ってｎ
型Ｊｉ２１上に付着したメタルはゲート電極２日となる
。
ク材ｌＩ２３の上から常法通りゲートメタル２７の蒸着
を行う、この時、マスク材層２３の開口部内に入ってｎ
型Ｊｉ２１上に付着したメタルはゲート電極２日となる
。
同図（ｈ）はリフトオフした状態を示し、拡散源層２２
、マスク材層２３を工°ツチオフすることによ・リセル
ファライメントでゲート電極２８が完成される。マスク
材Ｍ２３のみをエッチオフすることもできる。
、マスク材層２３を工°ツチオフすることによ・リセル
ファライメントでゲート電極２８が完成される。マスク
材Ｍ２３のみをエッチオフすることもできる。
最後に同図（Ｌ）に示すようにパッシベーション２９と
オーミック３０を形成することによってＦＥＴを完成す
ることができる。
オーミック３０を形成することによってＦＥＴを完成す
ることができる。
上述のように本発明の電界効果型トランジスタは、ｎ型
層２１上に順次積層された拡散源層２２とマスク材層２
３にそれぞれ形成される開口部の開口量１、．１．を調
整することにより、ｎ″領域ソース領域２５とドレイン
領域２６）の拡散範囲及びゲートメタルの幅を自由に制
御することができるため、ｎ″領域２５．２６とゲート
電極２８とが直接または絶縁層を介してオーバラップす
ることを防止することができる。このため、ゲート耐圧
を増大させ、ゲート容量を小さくすることができる。
層２１上に順次積層された拡散源層２２とマスク材層２
３にそれぞれ形成される開口部の開口量１、．１．を調
整することにより、ｎ″領域ソース領域２５とドレイン
領域２６）の拡散範囲及びゲートメタルの幅を自由に制
御することができるため、ｎ″領域２５．２６とゲート
電極２８とが直接または絶縁層を介してオーバラップす
ることを防止することができる。このため、ゲート耐圧
を増大させ、ゲート容量を小さくすることができる。
なお、当然のことではあるが、本発明は上記説明した実
施例のみに限定されるものではない、すなわち、例えば
ソース、ドレインとゲートメタル間のオーバーラツプ発
生防止ばかりでなく、オーバーラツプによる不都合の解
消一般に適用することができる。
施例のみに限定されるものではない、すなわち、例えば
ソース、ドレインとゲートメタル間のオーバーラツプ発
生防止ばかりでなく、オーバーラツプによる不都合の解
消一般に適用することができる。
上述の如く、本発明の電界効果型トランジスタは、ソー
ス、ドレイン領域の低抵抗化を充分に達成できるという
効果がある。
ス、ドレイン領域の低抵抗化を充分に達成できるという
効果がある。
第１図は本発明方法の一実施例に係る製造方法によって
ＦＥＴを製造する工程の流れを示す概略説明図、第２図
（ａ）〜（ｉ）は本発明方法の一実施例に係る製造方法
によってＦＥＴを製造する各工程を具体的に示す説明図
である。第３図（ａ）〜（ｅ）は従来のＦＥＴ製造工程
を示す説明図である。 ２０・・・半導体基板、２１・・・ｎ型ｊｉ（不純物領
域）、２２・・・拡散源層、２３・・・マスク材層、２
４・・・フォトレジスト、２５・・・ソース領域、２６
・・・ドレイン領域、２８・・・ゲート電極、２９・・
・パッシベーション膜、３０・・・オーミック電極。 ４０・・・不純物領域形成工程 ４１・・・不純物を含
む拡散源層形成工程 ４２・・・拡散源層オーバーエツ
チング工程 ４３・・・拡散源層の不純物を拡散するア
ニール工程 ４４・・・ゲート電極形成工程 ４５・・
・オーミック電極形成工程。
ＦＥＴを製造する工程の流れを示す概略説明図、第２図
（ａ）〜（ｉ）は本発明方法の一実施例に係る製造方法
によってＦＥＴを製造する各工程を具体的に示す説明図
である。第３図（ａ）〜（ｅ）は従来のＦＥＴ製造工程
を示す説明図である。 ２０・・・半導体基板、２１・・・ｎ型ｊｉ（不純物領
域）、２２・・・拡散源層、２３・・・マスク材層、２
４・・・フォトレジスト、２５・・・ソース領域、２６
・・・ドレイン領域、２８・・・ゲート電極、２９・・
・パッシベーション膜、３０・・・オーミック電極。 ４０・・・不純物領域形成工程 ４１・・・不純物を含
む拡散源層形成工程 ４２・・・拡散源層オーバーエツ
チング工程 ４３・・・拡散源層の不純物を拡散するア
ニール工程 ４４・・・ゲート電極形成工程 ４５・・
・オーミック電極形成工程。
Claims (1)
- 【特許請求の範囲】 半導体基板上に第１導電型の不純 物領域を形成する工程と、 前記第１導電型の不純物領域上に第１導電型の不純物を
含んだ拡散源層を形成する工程と、前記拡散源層上にマ
スク材層を形成し、該マスク材層の開口部を介して前記
拡散源層をオーバーエッチングする工程と、 熱処理を行うことにより前記拡散源層中に含まれた前記
第１導電型の不純物を前記基板上の第１導電型の不純物
領域内に拡散する熱処理工程と、前記オーバーエッチン
グ工程によって前記拡散源層に形成された開口部内に露
出している前記第１導電型の不純物層上にゲート電極を
形成する工程と、 前記マスク材層及び拡散源層を除去したあと、前記拡散
源層から前記第１導電型の不純物層内に拡散形成された
不純物拡散領域にオーミック電極を形成する工程、 とからなることを特徴とする電界効果型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13588885A JPS61294872A (ja) | 1985-06-24 | 1985-06-24 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13588885A JPS61294872A (ja) | 1985-06-24 | 1985-06-24 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294872A true JPS61294872A (ja) | 1986-12-25 |
Family
ID=15162136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13588885A Pending JPS61294872A (ja) | 1985-06-24 | 1985-06-24 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136078A (ja) * | 1985-12-10 | 1987-06-19 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
-
1985
- 1985-06-24 JP JP13588885A patent/JPS61294872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136078A (ja) * | 1985-12-10 | 1987-06-19 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845046A (en) | Process for producing semiconductor devices by self-alignment technology | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS6310589B2 (ja) | ||
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| US4523368A (en) | Semiconductor devices and manufacturing methods | |
| US4712291A (en) | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100383663B1 (ko) | 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물반도체 소자 제조 방법 | |
| JPS61294872A (ja) | 電界効果型トランジスタの製造方法 | |
| JP7438343B2 (ja) | オーミック合金接触領域シーリング層 | |
| JPH022639A (ja) | 電界効果トランジスタの製造方法 | |
| KR100299373B1 (ko) | 저도핑드레인구조의모스트랜지스터및그제조방법 | |
| JPH0737905A (ja) | 半導体装置の製造方法 | |
| GB2140617A (en) | Methods of forming a field effect transistor | |
| JPS6112079A (ja) | 半導体素子の製造方法 | |
| JP5307995B2 (ja) | 半導体装置の製造方法 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| JP2000277533A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0439773B2 (ja) | ||
| JPH06232169A (ja) | 半導体装置およびその製造方法 | |
| JPS61196579A (ja) | 半導体装置の製法 | |
| JPH028454B2 (ja) | ||
| JPS6070772A (ja) | 電界効果トランジスタの製造方法 | |
| JPH10209429A (ja) | Ｔｆｔ型半導体装置及びその製造方法 |