JPS58130572A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58130572A JPS58130572A JP57011647A JP1164782A JPS58130572A JP S58130572 A JPS58130572 A JP S58130572A JP 57011647 A JP57011647 A JP 57011647A JP 1164782 A JP1164782 A JP 1164782A JP S58130572 A JPS58130572 A JP S58130572A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor device
- layer
- semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、超高速コンピュータ用論理系子として、好適
な半導体装置の構造および、そのＳ遣方法に関するもの
である。
な半導体装置の構造および、そのＳ遣方法に関するもの
である。
従来のヘテ薗接合を有する高キヤリア移動度デバイスは
、半導体層に直接電極が接触するいわゆるＭｅｔａｌ−
８ｅｍｉｃｏｎｄｕｃｔｏｒ ＰＥＴ （〜４ＥＳ−Ｆ
ＥＴ）の形をとっている。このため、ゲート容量が大き
く、かつ、ゲート正バイアスを大きくすると、ゲート電
流が流れるという欠点があり、従ってゲートバイアスを
大きくするにつれ、素子電流が増加するというｅ４まし
い素子特性を有するにもかかわらず、シ目、トキ電極の
耐圧以下で使用しなければならなかった。たとえば、
Ｔ、 Ｍｉｍｕｒａ他、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ 第２０
巻 ５号 Ｌ３１７〜３１９頁（１９８１年）等にこの
種の半導体装置が開示されている。
、半導体層に直接電極が接触するいわゆるＭｅｔａｌ−
８ｅｍｉｃｏｎｄｕｃｔｏｒ ＰＥＴ （〜４ＥＳ−Ｆ
ＥＴ）の形をとっている。このため、ゲート容量が大き
く、かつ、ゲート正バイアスを大きくすると、ゲート電
流が流れるという欠点があり、従ってゲートバイアスを
大きくするにつれ、素子電流が増加するというｅ４まし
い素子特性を有するにもかかわらず、シ目、トキ電極の
耐圧以下で使用しなければならなかった。たとえば、
Ｔ、 Ｍｉｍｕｒａ他、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ 第２０
巻 ５号 Ｌ３１７〜３１９頁（１９８１年）等にこの
種の半導体装置が開示されている。
本発明は不純物を実質的に含有しない狭バンドギャップ
を有する第１の半導体層（第１図２）とこれに接する広
バンドギャップを有する第２の半導体層（第１図３）に
よって形成されるヘテロ接合界面に生ずる２次元のキャ
リアを、キャリア制御手段で制御する型の半導体装置の
改良するものである。ヘテロ接合界面には広バンドギヤ
、プ半薄体層からキャリアが流れ込むポテンシャル井戸
が形成される。
を有する第１の半導体層（第１図２）とこれに接する広
バンドギャップを有する第２の半導体層（第１図３）に
よって形成されるヘテロ接合界面に生ずる２次元のキャ
リアを、キャリア制御手段で制御する型の半導体装置の
改良するものである。ヘテロ接合界面には広バンドギヤ
、プ半薄体層からキャリアが流れ込むポテンシャル井戸
が形成される。
本発明の目的は、高キャリア移動妾トランジスタのシロ
ットキ電極を絶縁ゲートとすることで、ゲート容量の低
減及び、ゲートの正バイアスを大きくできることによる
素子電流の増加による高速化を可能とするものである。
ットキ電極を絶縁ゲートとすることで、ゲート容量の低
減及び、ゲートの正バイアスを大きくできることによる
素子電流の増加による高速化を可能とするものである。
この方式は、同時にゲート・ドレイン間および、ソース
・ドレイン間の耐圧を高める。本発明のもう一つの目的
は、グー１直下の半導体層の不純物をなくすことで、キ
ャリアに対するクーロン散乱を減少させることである。
・ドレイン間の耐圧を高める。本発明のもう一つの目的
は、グー１直下の半導体層の不純物をなくすことで、キ
ャリアに対するクーロン散乱を減少させることである。
本発明の特徴点の骨子は、前記第２の半導体層における
不純物の分布はゲート電極下、ゲート・オーミック電極
間領域、オーミック電極下の順に大なる分布にせしめ、
且ゲート電極と半導体層の間に絶縁膜を挿入せしめるこ
とである。
不純物の分布はゲート電極下、ゲート・オーミック電極
間領域、オーミック電極下の順に大なる分布にせしめ、
且ゲート電極と半導体層の間に絶縁膜を挿入せしめるこ
とである。
不純物のドープを階段状となしているのは、キャリアと
なる２次元電子ガスをゲート電極近傍にまで生ぜしめる
と共に、ゲートとソースおよびドレインとの間に対応す
る不純物濃度を低減せしめておくことによって、ソース
とドレイン間のパンチスルー防止の役割をもたせている
ものである。
なる２次元電子ガスをゲート電極近傍にまで生ぜしめる
と共に、ゲートとソースおよびドレインとの間に対応す
る不純物濃度を低減せしめておくことによって、ソース
とドレイン間のパンチスルー防止の役割をもたせている
ものである。
以下、実施例を用いて本発明の詳細な説明する。
第１図に示す通り、半絶縁性ＧａＡｓ基板１（面方位１
００）上に、分子線エピタキシ法（ＭＢＥ法）でアンド
ープＧａＡａ層２（厚さ０．１μｍ）（第１の侠バンド
ギヤ、プ半導体層に該当する）を成長し、さらにアンド
ープＧａ、、、Ａｊ、、Ａｓ 層３（厚さ０．０５μ
ｍ）（広いバンドギャップを有する第２半導体層に該当
する。）を成長する。次いで、ＭＢＥ装置内の結晶成長
室から、同じＭＨＩ装置内の基板処理室へ、大気にさら
すことなく、移動させ、そこで、プラズーｒｃＶＤ法に
より、５ｔＯ２膜４を厚さ１００λ被着させる。しかる
後、Ｔｉ及びＷをゲート金属として蒸着させ、リソグラ
フィ法により、ゲートパターン５を形成する（第１図（
ａ））。次いで、リソグラフィ法によシ、イオン打込用
マスク１２をつくる。これによシ、素子のアイソレージ
、／を行なう。このマスク１２を用いてシリコンイオン
を加速電圧１０ ｋｅＶで打込み、ドーズ量をＩ Ｘ
１０”ｃｍ−” とする（第１図（ｂ））。この時の
打込まれたイオンの厚さ方向の分布を第２図に示す。打
込層がきわめて薄いため、急峻な不純物分布となってい
る。次いで、マスク１２を除去後、オーミック電極部の
み開口したマスク１３を作シ、マスク１３を用いて、酸
化嗅４をエツチングする。しかる後、シリコン・イオン
を加速電圧１０ｋｅＶ で、ドーズ量ｌＸ１ｏ ｌ ２
ｃ ｍ−２となるよう打込む（第１図（Ｃ））。
００）上に、分子線エピタキシ法（ＭＢＥ法）でアンド
ープＧａＡａ層２（厚さ０．１μｍ）（第１の侠バンド
ギヤ、プ半導体層に該当する）を成長し、さらにアンド
ープＧａ、、、Ａｊ、、Ａｓ 層３（厚さ０．０５μ
ｍ）（広いバンドギャップを有する第２半導体層に該当
する。）を成長する。次いで、ＭＢＥ装置内の結晶成長
室から、同じＭＨＩ装置内の基板処理室へ、大気にさら
すことなく、移動させ、そこで、プラズーｒｃＶＤ法に
より、５ｔＯ２膜４を厚さ１００λ被着させる。しかる
後、Ｔｉ及びＷをゲート金属として蒸着させ、リソグラ
フィ法により、ゲートパターン５を形成する（第１図（
ａ））。次いで、リソグラフィ法によシ、イオン打込用
マスク１２をつくる。これによシ、素子のアイソレージ
、／を行なう。このマスク１２を用いてシリコンイオン
を加速電圧１０ ｋｅＶで打込み、ドーズ量をＩ Ｘ
１０”ｃｍ−” とする（第１図（ｂ））。この時の
打込まれたイオンの厚さ方向の分布を第２図に示す。打
込層がきわめて薄いため、急峻な不純物分布となってい
る。次いで、マスク１２を除去後、オーミック電極部の
み開口したマスク１３を作シ、マスク１３を用いて、酸
化嗅４をエツチングする。しかる後、シリコン・イオン
を加速電圧１０ｋｅＶ で、ドーズ量ｌＸ１ｏ ｌ ２
ｃ ｍ−２となるよう打込む（第１図（Ｃ））。
５ｉｎ２膜がないため、１回目に打込んだ場合よりもヘ
テロ接合近くにシリコンが打込まれる。本実施例の条件
では、ヘテロ接合界面から２０ｎｍのみが、ドナーイオ
ンが存在しない領域と表る。
テロ接合近くにシリコンが打込まれる。本実施例の条件
では、ヘテロ接合界面から２０ｎｍのみが、ドナーイオ
ンが存在しない領域と表る。
打込み後レジストマスク１３を除去後、アニーリングを
行ない、打込んだイオンの活性化を行なう（第１図（ｄ
））。しかるのちに、オーム性電極用のレジスト・マス
クを作シ、通常のリフトオフ法でオーム性電極を形成す
る（第１図（ｅ））。以下、ボンディング・パッド、配
線等作製する。得られた素子のトランスコンダクタンス
ｇｍは、７７にで１５０Ｏｎ＠／ｎｍ であり、又この
半導体素子を用いた２１段のリング・オ、シレータの１
段あた）の遅延時間は、１５ｎ３であった。
行ない、打込んだイオンの活性化を行なう（第１図（ｄ
））。しかるのちに、オーム性電極用のレジスト・マス
クを作シ、通常のリフトオフ法でオーム性電極を形成す
る（第１図（ｅ））。以下、ボンディング・パッド、配
線等作製する。得られた素子のトランスコンダクタンス
ｇｍは、７７にで１５０Ｏｎ＠／ｎｍ であり、又この
半導体素子を用いた２１段のリング・オ、シレータの１
段あた）の遅延時間は、１５ｎ３であった。
第２図（ｅ）に図示した９はへテロ接合界面に生じる２
次元電子ガス、１０はこの２次元電子ガスが生じない領
域を示している。
次元電子ガス、１０はこの２次元電子ガスが生じない領
域を示している。
狭バンドギャップを有する第１の半導体層の前記の第２
の手・幕体層との界面と反対に広バンドギヤ、プを有す
る第３の半導体層を設けても良い。
の手・幕体層との界面と反対に広バンドギヤ、プを有す
る第３の半導体層を設けても良い。
又、この層は第２の半導体層と逆導電型の半導体層とし
ても良い。こうした例を次に説明する。第３図がこうし
た例の装置断面図である。１１が新たに設けた第３の半
導体層である。第３図において第１図と同じ符号は同一
部位を示している。
ても良い。こうした例を次に説明する。第３図がこうし
た例の装置断面図である。１１が新たに設けた第３の半
導体層である。第３図において第１図と同じ符号は同一
部位を示している。
半絶縁性１ｎｐ基板１（面方位１００）上に、有機金属
熱分解（ＭＯ−ＣＶＤ）法により、アンドープＡ−ｏ４
８１ｎ（１，，２ＡＢ 層（厚さｏ、５μｍ）１１．ア
ンドープＧａ、、、ｉｎ、！１３Ａｓ層（厚さ０、１
μｒｎ ） ２ ｅアンドープＡｊ、４． Ｉｎ（１，
１Ｉ２Ａｓ層（厚さ０．０５７！ｍ）３を形成し、その
上にＳｉｏ。
熱分解（ＭＯ−ＣＶＤ）法により、アンドープＡ−ｏ４
８１ｎ（１，，２ＡＢ 層（厚さｏ、５μｍ）１１．ア
ンドープＧａ、、、ｉｎ、！１３Ａｓ層（厚さ０、１
μｒｎ ） ２ ｅアンドープＡｊ、４． Ｉｎ（１，
１Ｉ２Ａｓ層（厚さ０．０５７！ｍ）３を形成し、その
上にＳｉｏ。
膜（厚さ１０ｎｍ）を被着する。μ下のプロセスは、前
述した例と同じである。
述した例と同じである。
本実施例で作製した素子は、広バンドギヤ、プ半募体の
、バッファ層１１を有しているため、ゲートバイアスを
負の方向へ印加した場合の残留電流が極めて少ない事が
特長である。逆導電型の半導体層を用いても類似の効果
を得ることができる。
、バッファ層１１を有しているため、ゲートバイアスを
負の方向へ印加した場合の残留電流が極めて少ない事が
特長である。逆導電型の半導体層を用いても類似の効果
を得ることができる。
第１図１ａｌ〜（ｅ）は、本発明の実施例たる半導体装
置の製造工程を示す装置断面図である。第２図は実施例
で示した装置における打込みイオンの深さ方向の分布を
示す図、第３図は、別な実施例を示す断面図である。 ｌ：半絶縁性基板、２：アンドープ狭バンドギヤ、プ層
、３：アンドープ広バンドギヤツプ層。 ４：絶縁膜、５：ゲート電極、６：第１打込層、７；第
２打込層、８：オーム性電極、９：ヘテロ界面に生じる
２次元電子ガス、１０：２次元電子ガスが生じない領域
、１１：広バンドギヤツプ半導体層、１２及び１３：フ
ォトレジストマスク。 ３６７ 亮２ 面 ０ １０ 、’（７３０４０３０ 表如力〜うの距ｆｌｌｌＬｃｎだ） −
置の製造工程を示す装置断面図である。第２図は実施例
で示した装置における打込みイオンの深さ方向の分布を
示す図、第３図は、別な実施例を示す断面図である。 ｌ：半絶縁性基板、２：アンドープ狭バンドギヤ、プ層
、３：アンドープ広バンドギヤツプ層。 ４：絶縁膜、５：ゲート電極、６：第１打込層、７；第
２打込層、８：オーム性電極、９：ヘテロ界面に生じる
２次元電子ガス、１０：２次元電子ガスが生じない領域
、１１：広バンドギヤツプ半導体層、１２及び１３：フ
ォトレジストマスク。 ３６７ 亮２ 面 ０ １０ 、’（７３０４０３０ 表如力〜うの距ｆｌｌｌＬｃｎだ） −
Claims (1)
- 【特許請求の範囲】 １、不純物を実質的に含有せず且狭バンドギャップを有
する第１の半導体層と、これに接する広バンドギャップ
を有する第２の半導体層からなるペテロ接合界面に生じ
る２次元キャリアガスを、キャリア制御手段によって制
御する半導体装置において、前記第２の半導体層におけ
る不純物の分布が、ゲート電極下、ゲート電極・オーミ
ック電極間領域、オーミック電極下の順に大きくなり、
かつゲート電極と半・募体層との間に絶縁膜を持つこと
を特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
第１の半導体層に第２の半導体層と逆導電型又は実質的
に不純物を含有しない広バンドギャップを有する第３の
半導体層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011647A JPS58130572A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011647A JPS58130572A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130572A true JPS58130572A (ja) | 1983-08-04 |
Family
ID=11783738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57011647A Pending JPS58130572A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| JPH0513444A (ja) * | 1991-10-23 | 1993-01-22 | Hitachi Ltd | 電界効果トランジスタ |
-
1982
- 1982-01-29 JP JP57011647A patent/JPS58130572A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| JPH0513444A (ja) * | 1991-10-23 | 1993-01-22 | Hitachi Ltd | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58190071A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0324782B2 (ja) | ||
| US4764796A (en) | Heterojunction field effect transistor with two-dimensional electron layer | |
| JPS58130572A (ja) | 半導体装置 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JPS59100577A (ja) | 半導体装置 | |
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JPS6027173A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0212927A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JP2541260B2 (ja) | 半導体装置の製法 | |
| JPS60144980A (ja) | 半導体装置 | |
| GB2168847A (en) | Semiconductor devices | |
| JPH0793318B2 (ja) | 半導体装置の製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPS6190470A (ja) | 化合物半導体装置の製造方法 | |
| JPS63219176A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60134479A (ja) | 半導体装置 | |
| JPS63281473A (ja) | 電界効果型半導体装置及びその製造方法 | |
| GB2069754A (en) | Field effect transistor | |
| JPH028454B2 (ja) | ||
| JPH012370A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPS60234374A (ja) | 半導体装置の製造方法 | |
| JPS61161771A (ja) | シヨツトキ−ゲ−ト電界効果トランジスタ | |
| JPS60140875A (ja) | 半導体装置 | |
| JPS63232373A (ja) | 半導体装置およびその製造方法 |