JPH04507180A - 音声／データ通信システム用分数分周合成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 音声／データ通信システム用分数分周合成器発明の背景 本発明は、一般に周波数合成器に関し、さらに詳しくは、無線周波数トランシー バによって用いられる複数の信号の１つを発生するために無線電話通信装置内で 用いることのできる分数分周周波数合成器に関する。

位相同期ループ（ＰＬＬ）周波数合成は、電圧制御発振器（ＶＣｏ）から多くの 関連信号のうち１つの信号を発生するための周知の方法である。単ループＰＬＬ では、ＶｃＯからの出力信号は一般にプログラマブル分周器に結合され、このプ ログラマブル分周器は出力信号の周波数を選択された整数値で分周して、位相検 波器に分周信号を与え、この位相検波器は分周信号の位相を固定周波数発振器か らの基準信号の位相と比較する。この固定周波数発振器は、多くの場合、経時的 な周波数の安定性および環境変化に対する周波数の安定性の点から選択される。

分周信号と基準信号との間の位相差は、位相検波器から出力され、ループ・フィ ルタを介して結合され、そしてＶＣｏからの出力信号の周波数が、分周信号と基 準信号との間の位相誤差が最小限になるように変化するように、ＶＣｏに印加さ れる。

除数の整数値が変化すると、ｖＣＯ出力信号はディスクリート・インクリメント で周波数を変え、そのため、整数値に応じて、１つの出力信号周波数から別の周 波数に変換することができる。プログラマブル分周器は整数でしか分周できない ので、出力周波数のステップ・サイズは基準信号周波数に等しくなるように制限 される。一般に、位相検波器からの信号出力は信号パルスを含んでおり、この信 号パルスは、所望のＶＣＯ出力信号の他に、かなりの量の雑音およびスプリアス 信号を発生することがある。ループ・フィルタは、位相検波器からの信号出力を 積分して、大部分の雑音およびスプリアス信号を除去するが、ループ・フィルタ の積分時間により、所望の■ＣＯ出力信号周波数に同期する（あるいはＰＬＬを 所望のＶＣＯ周波数に至らしめる）処理が遅くなる。従って、単ループＰＬＬで は、ループ同期時間、出力周波数ステップ・サイズ、雑音性能およびスプリアス 信号発生という相対する要件の間で技術的な妥協を行なわなければならない。

単ループＰＬＬの制限を克服するため、非整数で分周できるプログラマブル分周 器が開発されている。高い基準周波数および広いループ帯域幅を維持しながら、 基準周波数の分数である出力周波数ステップ・サイズが得られる。分数分周合成 の説明については、米国特許＄４，８１６，７７４号においてみることができる 。該明細書において説明されているように、２つの累算器を用いて、異なる整数 値の除数の間でスイッチングする分数合成の１能を模擬して、そのようなスイッ チングによって発生するスプリアス信号をなくしている。この２つの累算器によ る方法は、キャンセレーションとループ・フィルタ除波とにより、不要なスプリ アス信号を低減する。

従って、分数分周合成器の基準信号周波数は、ＶＣ○出力周波数のステップ・サ イズにプログラマブル分周器の除数の非整数値で乗算したものによって決まる。

無線電話通信装置の設計者は、無線電話装置の寸法、複雑性およびコストを低減 することに常に直面している。無線電話装置がデジタル送信技術を用いている場 合、デジタル装置は基準信号発振器を用いてデジタル装置のクロックを発生して いるのが一般的である。このクロック発振器は、ＶＣＯ出力信号における別のス プリアス信号発生源となる可能性があり、コストおよび複雑性の、Ｉ４１ｒ、で 追加要素となる発明の概要 従って、本発明の目的は、非整数除数で分周された合成器の出力信号を用いてＰ ＬＬ用の周波数期間信号を生成することにより、無線トランシーバで使用される 複数の信号の１つを発生することである。

本発明の別の目的は、チャンネル間隔（ｃｈａｎｎｅｌｓｐａｃｊｎｇ）の整数 値に対する整数の比として、分周器の除数の非整数部分を生成することである。

本発明の別の目的は、合成器の信号基準を除算することによりデジタル・トラン スミッタのビット・クロックを生成することである。

これらおよび他の目的は、デジタル無線トランシーバ用の分数分周合成器から構 成される本発明において実現される。この分数分周合成器は、基準信号周波数に 対して非整数関係を有する出力信号周波数を与える。プログラマブル分周器は、 整数Ｎと整数の比［ｎ　／　ｄ　］によって決まる分数との和の値を有する非整 数除数で分周する。整数ｎの第１値に対する第１周波数と、ｎの次の高い整数値 に対する第２周波数とを有する出力信号が生成される。第１基準信号を用いて、 ｄと、出力信号の第１周波数と出力信号の第２周波数との間の差との積に整数的 に関係する周波数を有する第２基準信号を生成する。第３基準信号は第１基準信 号から生成され、第１基準信号の周波数に代数的に関係する周波数を有する。

図面の簡単な説明 第１図は、本発明を利用できるデジタル・トランシーバのブロック図である。

第２図は、第１図のトランシーバに用いられる合成器の概略ブロック図である。

第３図は、第２図の合成器に用いられる分数分周合成器の詳細ブロック図である 。

好適な実施例の詳細な説明 第１図のブロック図に、本発明を用いる無線トランシーバを示す。好適な実施例 では、このトランシーバはデジタル・セルラ・トランシーバで、トランシーバ周 波数合成器用の極めて安定したし基準周波数と、トランシーバの論理ユニットの ビット・レート・クロック用の基準周波数とを取り出す。

本発明を用いるトランシーバ１００を第１図のブロック図に示す。基準発振器１ ０１は基準信号ｆ、を与え、この基準信号は経時的に、また環境に対しても比較 的一定に維持される。基準周波数ｆ、は周波数合成器１０３と、整数値Ｍを分周 する（ならびに、好適な実施例では、Ｍよりも小さい中間整数除数を有し、デジ タル変調器１０７に対してオーバーサンプル・クロックを与える）従来の分周器 １０５と、追尾位相同期ループ（ＰＬＬ）１０９とに印加され、直交ミキサ１１ １にトランスミッタ局部発振入力を与える。

第１図のトランシーバによって送信されるデータ信号は、データ信号発生器（図 示せず）からトランシーバ制御機能１１３に印加され、ここで信号は処理され、 その後デジタル変調器１０７に与えられる。デジタル変調器１０７は、直交出力 信号を従来のデジタル／アナログ変換器（Ｄ　Ａ、　Ｃ）１１５．１１７に与え 、これらのＤＡＣ１１５，１１７はローパス・フィルタ１１９，１２１にそれぞ れ結合されており、その後直交ミキサ１１１によって合成される。直交ミキサ１ １１からの出力はフィルタ１２３によって帯域濾波され、ミキサ１２５にがけら れ、その後濾波され増幅されて、選択された無線チャンネルで送信される。

無線チャンネル選択は、トランシーバ制御機能１１３によって行なわれ、好適な 実施例では、このトランシーバ制御機能１１３はトランシーバの受信部を介して 指示され、固定コントローラ（図示せず）によってあらかじめ決められたチャン ネルを選択する。無線チャンネル選択は合成器１０３に結合され、出力周波数ｆ ０を生成し、この出力周波数は変調されたトランスミッタ局部発振器周波数と合 成されて、その所定の無線チャンネル上の直交データで変調された無線周波数信 号を生成する。周波数ｆ０の合成器出力信号は、レシーバ・ミキサ１３０に印加 され、ここで無線チャンネルの受信周波数から受け取られた信号は、レシーバ復 調器１３２に加えるのに適した中間周波数に変換される。

次に、復調された受信信号はトランシーバ制御機能１１３に印加され、そこで処 理されて、その後データ信号アクセプタ（図示せず）に出力される。

好適な実施例では、トランシーバのデータ通信方式の２つのパラメータ、すなわ ちビット・レートとチャンネル問隔（Ｃｈａロロｅｌ　ｓｐａｃｉｎｇ＋とが、 特定の性能持着を満たずためのシステム設計の一部としで選ばれている。これら のパラメータを構築するハードウェアは、チャンネル間隔によって分離された周 波数帯域を生成するために、基準発振器１０１に同期された周波数合成器１０３ を用いている。分周によりデータ・ビット・レートを生成するために同一基準発 振器を用いる場合、基準発振器周波数と、データ・ビット・レートと、チャンネ ル間隔との間の数学的な関係について特別な条件が存在する。つまり、基準発振 器周波数は、データ・ビット・レートおよびチャンネル間隔の倍数でなければな らない。分数分周合成器を用いる場合、他の２つの関連するパラメータ、すなわ ち分数化（ｆｒａｃ＋１ｏｎａｌｉｚａｔｉｏｎ）および位相検波器の基準周波 数は、基準発振器周波数、データ・ビット・レートおよびチャンネル間隔に関連 していなければならない。

１２図のブロック図に示されるように、周波数合成器１０３は、整数値Ｒの除数 を有する分周器２０３がら成り、この分周器２０３は基準発振器１０１からの周 波数出力ｆ。

を分周し、生成された商を従来の位相比較器２０５に与える。位相比較！２０５ の出力は、ループ・フィルタ２０７によって濾波および積分されて、補正電圧と して電圧制御発振器（ＶＣ○）２０９に印加され、ｆ、に位相同期した出力周波 数ｆ　、を生成する。ＶＣ○出力周波数ｆ１．は、トランシーバ１００と合成器 ループ除算器２１１とに結合される。

ループ除算器２１１は分数値Ｇで除算し、この分数値Ｇは整数Ｎと分数［ｎ／ｄ ］　との和として概念化することができる。好適な実施例では、この分数分周は 、米国特許第４゜８１６．７７４号において説明されている方法と同様な方法で 実施される。しかし、分数分周は、例えば、２以−Ｌの累算器またはデジタル方 式の波形発生手段を用いて、基本的な分数分周処理によって生じるスプリアスを 除去する構成によって実行することもできる。分数分周周波数合成器では、所望 の出力周波数ｆ。は、プログラマブル分周器２１１の１つの除数を用いて得られ ないので、平均出力周波数が所望の出力周波数に等しくなるように、値Ｆを周期 的に調整する必要がある。分周制御回路は、プログラマブル分周器２１１が適切 なＧの値を実現できるように設計される。

除数制御を有するプログラマブル分周器は、第３図においてより詳細に示されて いる。ＲＯＭおよびＲＡＭだけでなくプログラマブルＲＯＭを含むことができる メモリ３゜１は、分周制御回路によって用いられるデータを格納するため用いら れ、バス３０３を介して印加され、分周器３゜５がＧによる分周を行なうことを 可能にする信号を得る。

マイクロプロセッサ・コントローラ３０７は、メモリ３゜１からデータを読み出 すために用いられ、データをデータ・レジスタ３０９に送る。このデータ・レジ スタ３０９は、ラッチとしても機能する。周波数選択は、トランシーバのトラン シーバ制御機能１１３からマイクロプロセッサ・コントローラ３０７に入力され 、合成器出力信号周波数ｆ、を選択する。データ・レジスタ３０９は、さまざま なデータ出力を与え、これらは分子ｎと、分母ｄと、Ｇ分周値の公称値であるＧ 。、、□として記されている。分子およびオフセット・データ・ラインは、従来 のマルチプレクサ３】１の六入力とＢ入力とにそれぞれ接続されている。マルチ プレクサ３１１の出力データ・ラインは、従来の第１累算器３１３の入力に接続 される。［内容（ｃｏｎｔｅｎｔｓ）Ｊ　と記されたその出力は、従来の第２累 算器３１５の入力に接続される。

累算器３１３，３１５のそれぞれは、データ・レジスタ３０９の分母出力に接続 された容量入力を有する。桁上げ（ｃａｒｒｙ）出力は両方の累算器３１３，３ １５から与えられ、制御論理回路３１７の２つの入力に接続される。制御論理回 路３１７の出力は、分周器３０５に接続される。また、データ・レジスタ３０９ のＧ　ｎ　ｏ□データ・ラインも、制御論理回路３１７に接続される。マイクロ プロセッサ・コントローラ３０７は、データ・レジスタ３０９のトリガ入力と、 オフセット制御回路３１８のトリが入力とに印加される出力を与える。オフセッ ト制御回路３１８は、マルチプレクサ３１１の選択入力に接続される選択出力と 、累算器３１３．３１５のりセット入力に接続されるリセット出力とを有する。

オフセント制御回路３１８．制御論理回路３１７および累算器３１３．３１５の クロック入力には、分周器３０５の周波数ｆ、出力が与えられる。オフセット制 御回路３１８の基本機能は、累Ｘ器をリセットして、クロックの１サイクルにお いて分子のオフセット値を第１累莫器に入力し、続くクロック・サイクルにおい て分子の真値を入力させることであり、この基本機能については、本発明の譲受 人に譲渡された米国特許第４．８１．６．７７４号においてより詳しく説明され ている。同様に、論理制御３】７は、ｆｄによって決まるタイミングで、周波数 選択データＧｎ、、。

の整数部と、累算器出力とを合成する機能を実行し、これについても米国特許第 ４，８１６，７７４号において説明されている。

好適な実施例の分周制御回路は、マルチプレクサとオフセット制御とを用いてオ フセット値を累算器に導入して、分数分周合成の改善化を図っている。分周器の 所望の制御を得るため、マイクロプロセッサ内で累算器を構成するなど、その他 のさまざまな構成も利用できる。

累算器３１３，３１５の容量は、変数である。容量情報は、他の周波数情報と共 にメモリ３０１に保存される。容量の保存された値は分母ｄに等しく、その２の 補数は最終的に累算器３１３，３１５の容量入力に印加される。ｄの値は、方程 式ｄ＝ｆ、／（１−ランシーバによって用いられるチャンネル間隔）から導かれ る。

累算器３１３に対する入力、および２つの累算器３１３と３１５との間の関係は 、データ・レジスタ３０９にラッチされる２つの入力ワードのうちいずれがオフ セット制御３１８によってマルチプレクサ３１１の出力として選択され、第１累 算器３１３の入力に入力されるかによって決まる。この２つの入力ワードは、定 常状態の分子ｎと、累算器に対して所定の出発値となるオフセット値とである。

各所望の周波数ｆ０のオフセット値は、他の周波数情報、すなわちデータ・レジ スタ３０９にロードされる分子１分母およびＧ。０ｆｆｉ値と共に、メモリ３０ １内のテーブルに格納される。オフセット値は、ｎ、ｄおよび必要な用途と共に 変化する。

新たな出力周波数ｆ０が必要な場合、入力は周波数選択入力を介してマイクロプ ロセッサ・コントローラ３０７に結合される。マイクロプロセッサ・コントロー ラ３０７は、選択された周波数についてメモリ３０１からデータを読みだし、そ のデータをデータ・レジスタ３０９にクロック入力させる。マイクロプロセッサ ・コントローラ３０７は、データ・レジスタとオフセット制御とをトリガして、 オフセット値を第１および第２累算器３１３，３１５に印加させる。次に、マル チプレクサ３１１がスイッチングされ、分子値ｎを累算器３１３の入力に与え、 ここで以前ロードされたオフセット値と加算される。ｆ、信号からの各クロック ・パルスごとに、分子値ｎは、累算器３１３の内容と再度加算される。同様に、 累算器３１３の出力は累算器３１５内で加算される。

第１累算器３１３は、第２累算器３１５と同様に、容量ｄを有する。各クロック ・サイクルごとに、入力が第１累算器３１３の内容に加えられる。第１累算器３ １３がらの内容は、第２累算器３１５の内容に加えられる。各クロック・サイク ルごとに、累算器容量ｄに達し、その累算器は桁あふれし、桁上げ値１が生成さ れる。それ以外の場合には、桁上げ値０が生成される。

各基準クロック・サイクルｆ、ごとに、制御論理３１７は、無線メモリ・レジス タのプログラムされたＧ値から制御論理への入力と、第１および第２累算器から の２つの瞬時（ｉ）桁上げ出力Ｃｌ１ｌ　Ｃ２ｉと、第２累算器の以前格納され た桁上げ出力Ｃ−とに基づいて、瞬時除数出力Ｇを２（ｉｌｌ 分周器３０５に与える。ただし、Ｇ＝Ｇ、ｏＭ＋Ｃ，、＋Ｃ７゜’２（ｉ−１１ である。基準クロックのｄサイクルにおける最終結果として、ｎ個の桁上げパル スが第１累算器３１３によって生成される。カウントは第２累算器３１５によっ て常に対になって加算／減算されるので、累算器３１５はＧの平均値に対して何 ら影響しない。プログラマブル除数の平均値は、プログラムされた値Ｇに等しい 整数部と、ｎ／ｄに等しい分数部とを有する。このようにして、ループ除算器の 非整数値が生成され、基準周波数ｆ、と非整数ループ除算器との乗算から所望の 出力周波数ｆ０が得られる。ただし、ｆ　０＝　ｆ　、（Ｎ＋　［ｎ／ｄｌ　） である。

好適な実施例では、トランシーバはディスクリート（ただし、可変）無線周波数 で動作しなければならない。隣接する無線周波数間の最小周波数間隔は、チャン ネル間隔、すなわちここでは「Ｃ」として知られている。（・ランシーバとの間 で送受されるデータ通信のビット・レートは、システム設計者によって決定され 、ここではｒＢＪとして記されている。従って、トランシーバの設計者には、す でに定義されているＣとＢとが与えられる。成立すべき関係式％式％ ただし、 Ｒ＝基準分周器２０３の比の除算 Ｍ＝基準発振器１０１とビット・クロック・レートとの間の除算比 別の実施例では、この関係式の正しさに影響を与えずにビット・レート・クロッ クを得るためにレート乗数を用いることにより、Ｍは分数値でもよい。

トランシーバの設計者は、この間係式に従って、パラメータｆ、、Ｍ、Ｒおよび ｄを用いて装置を設計しなければならない。さらに、ｄは奇数でなければならな い。これは、偶数のｄを用いる２つの累算器の分数分周方法は、チャンネル間隔 Ｃの半倍数において望ましくないスプリアス周波数応答を生じるが、奇数のｄで はチャンネル間隔の倍数において望ましくないスプリアス周波数応答を生じるに すぎないためである。周波数ｆ、の振幅レベルに対する第１振幅レベルにおける １つのスプリアス応答は、搬送波に対する第１振幅における２つのスプリアス応 答に比べ、残留位相変調が少ないことを意味する。このことは、極めて正確な位 相精度を必要とするデータ通信システムにおいて重要である。

また、ｄはｄ〉１０となるように設計され、ＰＬＬのループ・フィルタの帯域幅 内の位相ノイズの改善が、優れた設計のループについて＞２０ｄＢとなり、この 範囲内で基準発振器の側波帯ノイズ（基準発振器周波数を囲む周波数帯域におけ るノイズ）は、ループ帯域幅内のｖｃｏａ波帯ノイズよりも良好になる。また、 ｄ〉１０の場合には、２累算基オフセツト方法に十分な選択の余地が得られ、ス プリアス信号応答パターンを処理してトランスミッタのスプリアス応答仕様の形 状に適合させることができる。位相検波器の基準周波数は、上記の関係式から次 のようになる。

［ｆ、／Ｒ］　＝ｄ−Ｃ ｄ〉１０の場合、〉１０における位相検波器の基準スプリアス周波数応答と整数 除算ループの周波数との乗算となり、ループ・フィルタ減衰と周波数変調感度（ ベータ）の低減の両方が、対応するループ帯域幅におけるスプリアス応答の低減 に寄与するようになる。このことは重要である。なぜならば、ＴＤＭＡ音声／デ ータ通信システムにおいて多くの場合に必要とされる高速周波数ホッピング（ｆ ｒｅｑｕｅｎｃｙ−ｈｏｐｐｉｎｇ）合成器に対して、広いループ帯域幅が必要 とされるためである。

要約書 デジタル・トランシーバ（１００）用の分数分周合成器（１，０３）が開示され 、ここで分周除数は整数Ｎと２つの整数から成る分数［ｎ／ｄ］　とに分離する ことができる。

整数ｄにトランシーバのチャンネル間隔の値を掛けたものは、基準発振器（１０ １）の周波数に代数的に関係する。

ピント・レート・クロックも、この基準発振器（ｌｏｔ）から取り出される。

国際調査報告

Claims (7)

【特許請求の範囲】
1. １．基準信号周波数に対して非整数周波数関係を有する出力信号を与える、デジ タル無線トランシーバ用の分数分周合成器であって： 位相比較器； 整数Ｎと、整数の比［ｎ／ｄ］によって決まる分数との和である値を有する非整 数除数を有するプログラマブル分周器； 前記非整数除数がｎの第１整数値によって決まる第１値を有する場合に、第１周 波数を有する出力信号を発生し、かつ、前記非整数除数がｎの次に大きい整数値 によって決まる第２値を有する場合に、第２周波数を有する出力信号を発生する 手段； 第１基準信号を発生する手段； 第１基準信号を発生する前記手段に応答して、前記位相比較器に結合される第２ 基準信号を発生する手段であって、該第２基準信号は、ｄと、前記第１出力信号 周波数と前記第２出力信号周波数との差との積に整数的に関係する周波数を有す る、第２基準信号を発生する手段；および第１基準信号を発生する前記手段に応 答して、前記デジタル・トランシーバのデジタル部に結合される第３基準信号を 発生する手段であって、該第３基準信号は、前記第１基準信号周波数に代数的に 関係する周波数を有する、第３基準信号を発生する手段； によって構成されることを特徴とする分数分周合成器。
2. ２．前記第２基準信号を発生する前記手段が、前記位相比較器に結合され、かつ 整数除数値を有する分周器をさらに含んで構成されることを特徴とする請求項１ 記載の分数分周合成器。
3. ３．整数値によって前記第２基準信号周波数に代数的に関係する前記第３基準信 号周波数をさらに含んで構成されることを特徴とする請求項１記載の分数分周合 成器。
4. ４．分数分周合成器を用いるデジタル無線トランシーバ用の周波数合成方法であ って、該合成器が基準信号周波数に対して非整数周波数関係を有する周波数の少 なくとも１つの出力信号を与える、周波数合成方法であって：整数Ｎと、整数の 比［ｎ／ｄ］によって決まる分数との和の値を有する非整数除数で、合成器の出 力信号をプログラム可能に分周する段階； 前記非整数除数がｎの第１整数値によって決まる第１値を有する場合に、第１周 波数を有する出力信号を発生し、かつ、前記非整数除数がｎの次に大きい整数値 によって決まる第２値を有する場合に、第２周波数を有する出力信号を発生する 段階； 第１基準信号を発生する段階； 第１基準信号を発生する前記段階に応答して、第２基準信号を発生する段階であ って、該第２基準信号は、ｄと、前記第１出力信号と第２出力信号との間の周波 数差との積に整数的に関係する周波数を有する、第２基準信号を発生する段階； および 第１基準信号を発生する前記段階に応答して、前記デジタルトランシーバのデジ タル部に結合される第３基準信号を発生する段階であって、該第３基準信号の周 波数は、前記第１基準信号の周波数に代数的に関係する、第３基準信号を発生す る段階； によって構成されることを特徴とする周波数合成方法。
5. ５．分数分周合成器を用いるデジタル無線トランシーバであって、該合成器が基 準信号周波数に対して非整数周波数関係を有する合成器出力信号を与える、デジ タル無線トランシーバであって： クロック信号に応答するデジタル変調器を用いるデジタル・トランスミッタ； 位相比較器； 整数Ｎと、整数の比［ｎ／ｄ］によって決まる分数との和の値を有する非整数除 数を有するプログラマブル分周器；前記非整数除数がｎの第１整数値によって決 まる第１値を有する場合に、第１周波数を有する合成器出力信号を発生し、かつ 、前記非整数除数がｎの次に大きい整数値によって決まる第２値を有する場合に 、第２周波数を有する合成器出力信号を発生する手段； 第１基準信号を発生する手段； 第１基準信号を発生する前記手段に応答して、前記位相比較器に結合される第２ 基準信号を発生する手段であって、該第２基準信号は、ｄと、前記第１出力信号 周波数と前記第２出力信号周波数との間の差との積に整数的に関係する周波数を 有する、第２基準信号を発生する手段；および第１基準信号を発生する前記手段 に応答して、前記デジタル変調器に結合される前記クロック信号を発生する手段 であって、該クロック信号は前記第１基準信号周波数に対して代数的に関係する 周波数を有する、前記クロック信号を発生する手段； によって構成されることを特徴とするデジタル無線トランシーバ。
6. ６．前記第２基準信号を発生する前記手段が、前記位相比較器に結合され、かつ 整数除数値を有する分周器をさらに含んで構成されることを特徴とする請求項５ 記載のデジタル無線トランシーバ。
7. ７．整数値によって前記第２基準信号周波数に対して代数的に関係する前記クロ ック信号周波数をさらに含んで構成されることを特徴とする請求項５記載のデジ タル無線トランシーバ。