JPH11150421A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH11150421A JPH11150421A JP9315257A JP31525797A JPH11150421A JP H11150421 A JPH11150421 A JP H11150421A JP 9315257 A JP9315257 A JP 9315257A JP 31525797 A JP31525797 A JP 31525797A JP H11150421 A JPH11150421 A JP H11150421A
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- JP
- Japan
- Prior art keywords
- frequency
- synthesizer
- periodic signal
- generating
- chirp
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Radar Systems Or Details Thereof (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 レーダ送受信装置に用いるチャープ波形発生
手段としてダイレクトディジタルシンセサイザを用いた
場合、量子化誤差に起因するスプリアスを低レベルに抑
えたまま広帯域化する事が困難な欠点がある。 【解決手段】 周波数粗設定用の位相同期ループシンセ
サイザと、周波数微設定用のダイレクトディジタルシン
セサイザを、チャープデータ関数発生手段からの制御信
号により各々設定して合成することにより、高速かつ広
帯域なチャープ信号を得るような構成とする。
手段としてダイレクトディジタルシンセサイザを用いた
場合、量子化誤差に起因するスプリアスを低レベルに抑
えたまま広帯域化する事が困難な欠点がある。 【解決手段】 周波数粗設定用の位相同期ループシンセ
サイザと、周波数微設定用のダイレクトディジタルシン
セサイザを、チャープデータ関数発生手段からの制御信
号により各々設定して合成することにより、高速かつ広
帯域なチャープ信号を得るような構成とする。
Description
【０００１】
【発明の属する技術分野】この発明は、レーダ送受信装
置に利用する高速かつ広帯域なチャープ波形発生手段と
して、位相同期ループシンセサイザとダイレクトディジ
タルシンセサイザを利用した周波数シンセサイザに関す
るものである。
置に利用する高速かつ広帯域なチャープ波形発生手段と
して、位相同期ループシンセサイザとダイレクトディジ
タルシンセサイザを利用した周波数シンセサイザに関す
るものである。
【０００２】
【従来の技術】図７は従来の周波数シンセサイザの構成
を示すもので、図において１は基準クロック発振器、３
はダイレクトディジタルシンセサイザ（Ｄｉｒｅｃｔ
Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ：以下ＤＤ
Ｓ）、４は周波数アップコンバータである。ＤＤＳ３
は、位相アキュームレータ３１、メモリ３２、ディジタ
ル−アナログ変換器（以下Ｄ−Ａ変換器）３３、フィル
タ３４とからなる。
を示すもので、図において１は基準クロック発振器、３
はダイレクトディジタルシンセサイザ（Ｄｉｒｅｃｔ
Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ：以下ＤＤ
Ｓ）、４は周波数アップコンバータである。ＤＤＳ３
は、位相アキュームレータ３１、メモリ３２、ディジタ
ル−アナログ変換器（以下Ｄ−Ａ変換器）３３、フィル
タ３４とからなる。
【０００３】次に、動作について説明する。ＤＤＳ３内
の位相アキュームレータ３１は、図８の最上段の信号波
形図で示される基準クロック発振器１からの基準クロッ
クの出力信号のタイミングを基準として、周波数設定デ
ータを累積加算して図８の中段の信号波形図で示される
位相データを出力する。位相アキュームレータ３１は、
累算された位相が２πになると累算された位相を０にリ
セットし、０〜２πの値を繰り返し出力する。この基準
クロックは出力信号の１周期に２回路以上のクロックが
含まれるように構成されている。メモリ３２は、図９に
示すようにデータをアドレスデータとして位相に対する
波形データ（振幅データ）をルックアップテーブルとし
て保持している。図９に示すように、位相データは、メ
モリ３２に格納された振幅データに対応した位相を表し
ているが、同時にメモリ３２のアドレスを表しており、
これによって振幅データを読み出す。振幅データは、Ｄ
−Ａ変換器３３によってアナログ値に変換され、不要波
を除去した必要な周波数成分のみを取り出すためのフィ
ルタ３４を通過させる。フィルタ３４を通過した周期信
号は、周波数アップコンバータ４に入力され所望の周波
数までアップコンバートされて出力される。
の位相アキュームレータ３１は、図８の最上段の信号波
形図で示される基準クロック発振器１からの基準クロッ
クの出力信号のタイミングを基準として、周波数設定デ
ータを累積加算して図８の中段の信号波形図で示される
位相データを出力する。位相アキュームレータ３１は、
累算された位相が２πになると累算された位相を０にリ
セットし、０〜２πの値を繰り返し出力する。この基準
クロックは出力信号の１周期に２回路以上のクロックが
含まれるように構成されている。メモリ３２は、図９に
示すようにデータをアドレスデータとして位相に対する
波形データ（振幅データ）をルックアップテーブルとし
て保持している。図９に示すように、位相データは、メ
モリ３２に格納された振幅データに対応した位相を表し
ているが、同時にメモリ３２のアドレスを表しており、
これによって振幅データを読み出す。振幅データは、Ｄ
−Ａ変換器３３によってアナログ値に変換され、不要波
を除去した必要な周波数成分のみを取り出すためのフィ
ルタ３４を通過させる。フィルタ３４を通過した周期信
号は、周波数アップコンバータ４に入力され所望の周波
数までアップコンバートされて出力される。
【０００４】このような構成において、ＤＤＳ３の出力
周波数ｆDDS は、基準信号周波数をｆr 、ＤＤＳ３の周
波数設定可能ビット数をＡ、実際の周波数設定データの
１０進数換算値をＢとすると、数１にて表される。これ
により、ＤＤＳ３の出力周波数は、周波数設定データを
更新タイミング毎に変化させることにより図１０に示す
ようなチャープ信号が出力される。
周波数ｆDDS は、基準信号周波数をｆr 、ＤＤＳ３の周
波数設定可能ビット数をＡ、実際の周波数設定データの
１０進数換算値をＢとすると、数１にて表される。これ
により、ＤＤＳ３の出力周波数は、周波数設定データを
更新タイミング毎に変化させることにより図１０に示す
ようなチャープ信号が出力される。
【０００５】
【数１】
【０００６】
【発明が解決しようとする課題】上記のような従来の周
波数シンセサイザでは、ＤＤＳなどのディジタルＩＣに
周波数限界があることと、ＤＤＳにおける量子化誤差に
起因するスプリアスを低レベルに抑えるために周波数帯
域が制限されることにより、帯域を広くとれない欠点が
ある。また、位相同期ループシンセサイザ等を用いて逓
倍により帯域を広げる手法を用いた場合は、逓倍次数に
応じて上記スプリアスレベルが上昇する欠点がある。
波数シンセサイザでは、ＤＤＳなどのディジタルＩＣに
周波数限界があることと、ＤＤＳにおける量子化誤差に
起因するスプリアスを低レベルに抑えるために周波数帯
域が制限されることにより、帯域を広くとれない欠点が
ある。また、位相同期ループシンセサイザ等を用いて逓
倍により帯域を広げる手法を用いた場合は、逓倍次数に
応じて上記スプリアスレベルが上昇する欠点がある。
【０００７】この発明は、かかる問題点を解決するため
になされたものであり、量子化誤差に起因するスプリア
スを低レベルに抑えたまま帯域を広げることができる。
になされたものであり、量子化誤差に起因するスプリア
スを低レベルに抑えたまま帯域を広げることができる。
【０００８】
【課題を解決するための手段】第１の発明による周波数
シンセサイザは、特定の周波数を持つ周期信号を発生す
る基準クロック発振器と、周波数設定データを受けて指
定された周波数を持つ第１の周期信号を発生する位相同
期ループシンセサイザと、周波数設定データを受けて指
定された周波数を持つ第２の周期信号を発生するダイレ
クトディジタルシンセサイザと、ダイレクトディジタル
シンセサイザの出力信号を受けて特定の周波数にアップ
コンバートする周波数アップコンバータと、チャープ設
定データを受けて指定されたチャープ波形を生成するた
めのチャープデータ関数を発生するチャープデータ関数
発生手段と、チャープデータ関数を受けて位相同期ルー
プシンセサイザとダイレクトディジタルシンセサイザを
制御するための周波数設定データを出力するメモリと、
位相同期ループシンセサイザからの周期信号と周波数ア
ップコンバータからの周期信号を合成するミキサと、そ
のミキサ出力の不要波を除去するフィルタによる構成と
した。
シンセサイザは、特定の周波数を持つ周期信号を発生す
る基準クロック発振器と、周波数設定データを受けて指
定された周波数を持つ第１の周期信号を発生する位相同
期ループシンセサイザと、周波数設定データを受けて指
定された周波数を持つ第２の周期信号を発生するダイレ
クトディジタルシンセサイザと、ダイレクトディジタル
シンセサイザの出力信号を受けて特定の周波数にアップ
コンバートする周波数アップコンバータと、チャープ設
定データを受けて指定されたチャープ波形を生成するた
めのチャープデータ関数を発生するチャープデータ関数
発生手段と、チャープデータ関数を受けて位相同期ルー
プシンセサイザとダイレクトディジタルシンセサイザを
制御するための周波数設定データを出力するメモリと、
位相同期ループシンセサイザからの周期信号と周波数ア
ップコンバータからの周期信号を合成するミキサと、そ
のミキサ出力の不要波を除去するフィルタによる構成と
した。
【０００９】また、第２の発明による周波数シンセサイ
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて指定された周
波数を持つ第１の周期信号を発生する複数個の位相同期
ループシンセサイザと、周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生するダイレク
トディジタルシンセサイザと、ダイレクトディジタルシ
ンセサイザの出力信号を受けて特定の周波数にアップコ
ンバートする周波数アップコンバータと、チャープ設定
データを受けて指定されたチャープ波形を生成するため
のチャープデータ関数を発生するチャープデータ関数発
生手段と、チャープデータ関数を受けて複数個の位相同
期ループシンセサイザとダイレクトディジタルシンセサ
イザを制御するための周波数設定データと複数個の位相
同期ループシンセサイザから１つを選択する制御信号を
出力するメモリと、メモリからの制御信号を受けて複数
個の位相同期ループシンセサイザから１つの出力を選択
するスイッチと、選択された位相同期ループシンセサイ
ザからの周期信号と周波数アップコンバータからの周期
信号を合成するミキサと、そのミキサ出力の不要波を除
去するフィルタによる構成とした。
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて指定された周
波数を持つ第１の周期信号を発生する複数個の位相同期
ループシンセサイザと、周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生するダイレク
トディジタルシンセサイザと、ダイレクトディジタルシ
ンセサイザの出力信号を受けて特定の周波数にアップコ
ンバートする周波数アップコンバータと、チャープ設定
データを受けて指定されたチャープ波形を生成するため
のチャープデータ関数を発生するチャープデータ関数発
生手段と、チャープデータ関数を受けて複数個の位相同
期ループシンセサイザとダイレクトディジタルシンセサ
イザを制御するための周波数設定データと複数個の位相
同期ループシンセサイザから１つを選択する制御信号を
出力するメモリと、メモリからの制御信号を受けて複数
個の位相同期ループシンセサイザから１つの出力を選択
するスイッチと、選択された位相同期ループシンセサイ
ザからの周期信号と周波数アップコンバータからの周期
信号を合成するミキサと、そのミキサ出力の不要波を除
去するフィルタによる構成とした。
【００１０】また、第３の発明による周波数シンセサイ
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する位相同期
ループシンセサイザと、周波数設定データを受けて指定
された周波数を持つ第３の周期信号を発生する第２のダ
イレクトディジタルシンセサイザと、第２のダイレクト
ディジタルシンセサイザの出力信号を受けて特定の周波
数にアップコンバートする周波数アップコンバータと、
チャープ設定データを受けて指定されたチャープ波形を
生成するためのチャープデータ関数を発生するチャープ
データ関数発生手段と、チャープデータ関数を受けて位
相同期ループシンセサイザと第１と第２のダイレクトデ
ィジタルシンセサイザを制御するための周波数設定デー
タを出力するメモリと、位相同期ループシンセサイザか
らの周期信号と周波数アップコンバータからの周期信号
を合成するミキサと、そのミキサ出力の不要波を除去す
るフィルタによる構成とした。
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する位相同期
ループシンセサイザと、周波数設定データを受けて指定
された周波数を持つ第３の周期信号を発生する第２のダ
イレクトディジタルシンセサイザと、第２のダイレクト
ディジタルシンセサイザの出力信号を受けて特定の周波
数にアップコンバートする周波数アップコンバータと、
チャープ設定データを受けて指定されたチャープ波形を
生成するためのチャープデータ関数を発生するチャープ
データ関数発生手段と、チャープデータ関数を受けて位
相同期ループシンセサイザと第１と第２のダイレクトデ
ィジタルシンセサイザを制御するための周波数設定デー
タを出力するメモリと、位相同期ループシンセサイザか
らの周期信号と周波数アップコンバータからの周期信号
を合成するミキサと、そのミキサ出力の不要波を除去す
るフィルタによる構成とした。
【００１１】また、第４の発明による周波数シンセサイ
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する複数個の
位相同期ループシンセサイザと、周波数設定データを受
けて指定された周波数を持つ第３の周期信号を発生する
第２のダイレクトディジタルシンセサイザと、第２のダ
イレクトディジタルシンセサイザの出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータと、チャープ設定データを受けて指定されたチャー
プ波形を生成するためのチャープデータ関数を発生する
チャープデータ関数発生手段と、チャープデータ関数を
受けて複数個の位相同期ループシンセサイザと第１と第
２のダイレクトディジタルシンセサイザを制御するため
の周波数設定データと複数個の位相同期ループシンセサ
イザから１つを選択する制御信号を出力するメモリと、
メモリからの制御信号を受けて複数個の位相同期ループ
シンセサイザから１つの出力を選択するスイッチと、選
択された位相同期ループシンセサイザからの周期信号と
周波数アップコンバータからの周期信号を合成するミキ
サと、そのミキサ出力の不要波を除去するフィルタによ
る構成とした。
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する複数個の
位相同期ループシンセサイザと、周波数設定データを受
けて指定された周波数を持つ第３の周期信号を発生する
第２のダイレクトディジタルシンセサイザと、第２のダ
イレクトディジタルシンセサイザの出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータと、チャープ設定データを受けて指定されたチャー
プ波形を生成するためのチャープデータ関数を発生する
チャープデータ関数発生手段と、チャープデータ関数を
受けて複数個の位相同期ループシンセサイザと第１と第
２のダイレクトディジタルシンセサイザを制御するため
の周波数設定データと複数個の位相同期ループシンセサ
イザから１つを選択する制御信号を出力するメモリと、
メモリからの制御信号を受けて複数個の位相同期ループ
シンセサイザから１つの出力を選択するスイッチと、選
択された位相同期ループシンセサイザからの周期信号と
周波数アップコンバータからの周期信号を合成するミキ
サと、そのミキサ出力の不要波を除去するフィルタによ
る構成とした。
【００１２】また、第５の発明による周波数シンセサイ
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する位相同期
ループシンセサイザと、周波数設定データを受けて特定
の周波数を持つ第３の周期信号を発生する第２のダイレ
クトディジタルシンセサイザと、第２のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第４の周期信号を発生する
第３のダイレクトディジタルシンセサイザと、第３のダ
イレクトディジタルシンセサイザの出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータと、チャープ設定データを受けて指定されたチャー
プ波形を生成するためのチャープデータ関数を発生する
チャープデータ関数発生手段と、チャープデータ関数を
受けて位相同期ループシンセサイザと第１と第２と第３
のダイレクトディジタルシンセサイザを制御するための
周波数設定データを出力するメモリと、位相同期ループ
シンセサイザからの周期信号と周波数アップコンバータ
からの周期信号を合成するミキサと、そのミキサ出力の
不要波を除去するフィルタによる構成とした。
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する位相同期
ループシンセサイザと、周波数設定データを受けて特定
の周波数を持つ第３の周期信号を発生する第２のダイレ
クトディジタルシンセサイザと、第２のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第４の周期信号を発生する
第３のダイレクトディジタルシンセサイザと、第３のダ
イレクトディジタルシンセサイザの出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータと、チャープ設定データを受けて指定されたチャー
プ波形を生成するためのチャープデータ関数を発生する
チャープデータ関数発生手段と、チャープデータ関数を
受けて位相同期ループシンセサイザと第１と第２と第３
のダイレクトディジタルシンセサイザを制御するための
周波数設定データを出力するメモリと、位相同期ループ
シンセサイザからの周期信号と周波数アップコンバータ
からの周期信号を合成するミキサと、そのミキサ出力の
不要波を除去するフィルタによる構成とした。
【００１３】また、第６の発明による周波数シンセサイ
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する複数個の
位相同期ループシンセサイザと、周波数設定データを受
けて特定の周波数を持つ第３の周期信号を発生する第２
のダイレクトディジタルシンセサイザと、第２のダイレ
クトディジタルシンセサイザの出力信号と周波数設定デ
ータを受けて指定された周波数を持つ第４の周期信号を
発生する第３のダイレクトディジタルシンセサイザと、
第３のダイレクトディジタルシンセサイザの出力信号を
受けて特定の周波数にアップコンバートする周波数アッ
プコンバータと、チャープ設定データを受けて指定され
たチャープ波形を生成するためのチャープデータ関数を
発生するチャープデータ関数発生手段と、チャープデー
タ関数を受けて複数個の位相同期ループシンセサイザと
第１と第２と第３のダイレクトディジタルシンセサイザ
を制御するための周波数設定データと複数個の位相同期
ループシンセサイザから１つを選択する制御信号を出力
するメモリと、メモリからの制御信号を受けて複数個の
位相同期ループシンセサイザから１つの出力を選択する
スイッチと、選択された位相同期ループシンセサイザか
らの周期信号と周波数アップコンバータからの周期信号
を合成するミキサと、そのミキサの出力から不要波を除
去するフィルタによる構成とした。
ザは、特定の周波数を持つ周期信号を発生する基準クロ
ック発振器と、周波数設定データを受けて特定の周波数
を持つ第１の周期信号を発生する第１のダイレクトディ
ジタルシンセサイザと、第１のダイレクトディジタルシ
ンセサイザの出力信号と周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生する複数個の
位相同期ループシンセサイザと、周波数設定データを受
けて特定の周波数を持つ第３の周期信号を発生する第２
のダイレクトディジタルシンセサイザと、第２のダイレ
クトディジタルシンセサイザの出力信号と周波数設定デ
ータを受けて指定された周波数を持つ第４の周期信号を
発生する第３のダイレクトディジタルシンセサイザと、
第３のダイレクトディジタルシンセサイザの出力信号を
受けて特定の周波数にアップコンバートする周波数アッ
プコンバータと、チャープ設定データを受けて指定され
たチャープ波形を生成するためのチャープデータ関数を
発生するチャープデータ関数発生手段と、チャープデー
タ関数を受けて複数個の位相同期ループシンセサイザと
第１と第２と第３のダイレクトディジタルシンセサイザ
を制御するための周波数設定データと複数個の位相同期
ループシンセサイザから１つを選択する制御信号を出力
するメモリと、メモリからの制御信号を受けて複数個の
位相同期ループシンセサイザから１つの出力を選択する
スイッチと、選択された位相同期ループシンセサイザか
らの周期信号と周波数アップコンバータからの周期信号
を合成するミキサと、そのミキサの出力から不要波を除
去するフィルタによる構成とした。
【００１４】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１を示す構成図であり、図において図７の従
来例より新規部分は２，５〜８，２１〜２４であり、
１，３，４は従来例と同一である。ＤＤＳ３の内部構成
は従来と同一である。１は特定の周波数を持つ周期信号
を発生する基準クロック発振器、２は周波数設定データ
を受けて指定された周波数を持つ第１の周期信号を発生
する位相同期ループシンセサイザ（ＰｈａｓｅＬｏｃｋ
ｅｄ Ｌｏｏｐシンセサイザ：以下ＰＬＬシンセサイ
ザ）、３は周波数設定データを受けて指定された周波数
を持つ第２の周期信号を発生するＤＤＳ、４はＤＤＳ３
の出力信号を受けて特定の周波数にアップコンバートす
る周波数アップコンバータ、５はチャープ設定データを
受けて指定されたチャープ波形を生成するためのチャー
プデータ関数を発生するチャープデータ関数発生部、６
はチャープデータ関数を受けてＰＬＬシンセサイザ２と
ＤＤＳ３を制御するための周波数設定データを出力する
メモリ、７はＰＬＬシンセサイザ２からの周期信号と周
波数アップコンバータ４からの周期信号を合成するミキ
サ、８はミキサ７からの出力の不要波を除去するフィル
タである。ＰＬＬシンセサイザ２は、位相比較器２１、
ループフィルタ２２、電圧制御発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：以下ＶＣ
Ｏ）２３、可変分周器２４とからなる。
実施の形態１を示す構成図であり、図において図７の従
来例より新規部分は２，５〜８，２１〜２４であり、
１，３，４は従来例と同一である。ＤＤＳ３の内部構成
は従来と同一である。１は特定の周波数を持つ周期信号
を発生する基準クロック発振器、２は周波数設定データ
を受けて指定された周波数を持つ第１の周期信号を発生
する位相同期ループシンセサイザ（ＰｈａｓｅＬｏｃｋ
ｅｄ Ｌｏｏｐシンセサイザ：以下ＰＬＬシンセサイ
ザ）、３は周波数設定データを受けて指定された周波数
を持つ第２の周期信号を発生するＤＤＳ、４はＤＤＳ３
の出力信号を受けて特定の周波数にアップコンバートす
る周波数アップコンバータ、５はチャープ設定データを
受けて指定されたチャープ波形を生成するためのチャー
プデータ関数を発生するチャープデータ関数発生部、６
はチャープデータ関数を受けてＰＬＬシンセサイザ２と
ＤＤＳ３を制御するための周波数設定データを出力する
メモリ、７はＰＬＬシンセサイザ２からの周期信号と周
波数アップコンバータ４からの周期信号を合成するミキ
サ、８はミキサ７からの出力の不要波を除去するフィル
タである。ＰＬＬシンセサイザ２は、位相比較器２１、
ループフィルタ２２、電圧制御発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：以下ＶＣ
Ｏ）２３、可変分周器２４とからなる。
【００１５】次に、動作について説明する。基準クロッ
ク発振器１は特定の周波数を持つ周期信号を発生し、Ｐ
ＬＬシンセサイザ２、ＤＤＳ３、チャープデータ関数発
生部５、メモリ６に出力する。チャープデータ関数発生
部５は、チャープ繰り返し周期、チャープ帯域幅、ステ
ップ周波数等のチャープ設定データを受けて周波数の更
新タイミングを発生し、そのタイミング毎にチャープ帯
域幅、ステップ周波数に応じた出力周波数を決定し、そ
の出力周波数に応じた各シンセサイザの周波数設定デー
タを格納したメモリ６のアドレスを指定するチャープデ
ータ関数を発生する。メモリ６は、チャープデータ関数
を受けてＰＬＬシンセサイザ２を制御するための周波数
粗設定データとＤＤＳ３を制御するための周波数微設定
データを出力する。ＰＬＬシンセサイザ２内は、ＶＣＯ
２３より周期信号を発生し、その出力信号をメモリ６か
ら任意に設定できる周波数粗設定データにより１／Ｎ倍
に設定された可変分周器２４により分周して、位相比較
器２１で基準クロック発振器１からの周期信号と比較し
て差分をとり、ループフィルタ２２で差分に対応する誤
差電圧を出力し、ＶＣＯ２３に制御電圧としてフィード
バックすることにより、常に基準クロック発振器１から
の周期信号のＮ倍になると同時に同位相になるように制
御される。このとき、ＰＬＬシンセサイザ２の出力周波
数ｆPLL は、可変分周器２４の分周数をＮ、基準信号周
波数をｆr とすると“数２”により表される。ＤＤＳ３
と周波数アップコンバータ４は従来の構成と同一であ
り、基準クロック発振器１からの周期信号とメモリ６か
らの周波数微設定データによりＤＤＳ３の出力周波数を
設定し、所望の周波数までのアップコンバートされた信
号が出力される。ミキサ７は、ＰＬＬシンセサイザ２か
らの周期信号と周波数アップコンバータ４からの周期信
号を合成し、フィルタ８によりミキサ７からの出力の不
要波を除去して出力する。このとき、周波数シンセサイ
ザの出力周波数ｆout は、周波数粗設定データに対応す
る可変分周器２４の分周数をＮ、基準信号周波数をｆ
r 、ＤＤＳ３の周波数設定可能ビット数をＡ、周波数微
設定データの１０進数換算値をＢ、周波数アップコンバ
ータ４の設定周波数をｆupとすると“数３”により表さ
れる。
ク発振器１は特定の周波数を持つ周期信号を発生し、Ｐ
ＬＬシンセサイザ２、ＤＤＳ３、チャープデータ関数発
生部５、メモリ６に出力する。チャープデータ関数発生
部５は、チャープ繰り返し周期、チャープ帯域幅、ステ
ップ周波数等のチャープ設定データを受けて周波数の更
新タイミングを発生し、そのタイミング毎にチャープ帯
域幅、ステップ周波数に応じた出力周波数を決定し、そ
の出力周波数に応じた各シンセサイザの周波数設定デー
タを格納したメモリ６のアドレスを指定するチャープデ
ータ関数を発生する。メモリ６は、チャープデータ関数
を受けてＰＬＬシンセサイザ２を制御するための周波数
粗設定データとＤＤＳ３を制御するための周波数微設定
データを出力する。ＰＬＬシンセサイザ２内は、ＶＣＯ
２３より周期信号を発生し、その出力信号をメモリ６か
ら任意に設定できる周波数粗設定データにより１／Ｎ倍
に設定された可変分周器２４により分周して、位相比較
器２１で基準クロック発振器１からの周期信号と比較し
て差分をとり、ループフィルタ２２で差分に対応する誤
差電圧を出力し、ＶＣＯ２３に制御電圧としてフィード
バックすることにより、常に基準クロック発振器１から
の周期信号のＮ倍になると同時に同位相になるように制
御される。このとき、ＰＬＬシンセサイザ２の出力周波
数ｆPLL は、可変分周器２４の分周数をＮ、基準信号周
波数をｆr とすると“数２”により表される。ＤＤＳ３
と周波数アップコンバータ４は従来の構成と同一であ
り、基準クロック発振器１からの周期信号とメモリ６か
らの周波数微設定データによりＤＤＳ３の出力周波数を
設定し、所望の周波数までのアップコンバートされた信
号が出力される。ミキサ７は、ＰＬＬシンセサイザ２か
らの周期信号と周波数アップコンバータ４からの周期信
号を合成し、フィルタ８によりミキサ７からの出力の不
要波を除去して出力する。このとき、周波数シンセサイ
ザの出力周波数ｆout は、周波数粗設定データに対応す
る可変分周器２４の分周数をＮ、基準信号周波数をｆ
r 、ＤＤＳ３の周波数設定可能ビット数をＡ、周波数微
設定データの１０進数換算値をＢ、周波数アップコンバ
ータ４の設定周波数をｆupとすると“数３”により表さ
れる。
【００１６】
【数２】
【００１７】
【数３】
【００１８】このような構成をとることによって、出力
周波数はＰＬＬシンセサイザ２において基準周波数と同
一のステップ周波数により粗設定を行うとともに、ＤＤ
Ｓ３において高分解能なステップ周波数により微設定を
行うことが可能となる。この設定を更新タイミング毎に
行うことにより、図１１に示すような任意の設定のチャ
ープ信号を出力でき、ＤＤＳ３を狭帯域で使用しＰＬＬ
シンセサイザ２による逓倍を行うことなしにチャープ信
号を発生することにより、量子化誤差に起因するスプリ
アスを低レベルに抑えたまま帯域を広げることができ
る。
周波数はＰＬＬシンセサイザ２において基準周波数と同
一のステップ周波数により粗設定を行うとともに、ＤＤ
Ｓ３において高分解能なステップ周波数により微設定を
行うことが可能となる。この設定を更新タイミング毎に
行うことにより、図１１に示すような任意の設定のチャ
ープ信号を出力でき、ＤＤＳ３を狭帯域で使用しＰＬＬ
シンセサイザ２による逓倍を行うことなしにチャープ信
号を発生することにより、量子化誤差に起因するスプリ
アスを低レベルに抑えたまま帯域を広げることができ
る。
【００１９】実施の形態２．図２はこの発明の実施の形
態２を示す構成図であり、図において図７の従来例より
新規部分は２，５〜９であり、１，３，４は従来例と同
一である。ＤＤＳ３の内部構成は従来と同一であり、ま
た複数個のＰＬＬシンセサイザ２の内部構成は図１のＰ
ＬＬシンセサイザ２と同一である。１は特定の周波数を
持つ周期信号を発生する基準クロック発振器、２は周波
数設定データを受けて指定された周波数を持つ第１の周
期信号を発生するＰＬＬシンセサイザ、３は周波数設定
データを受けて指定された周波数を持つ第２の周期信号
を発生するＤＤＳ、４はＤＤＳ３の出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータ、５はチャープ設定データを受けて指定されたチャ
ープ波形を生成するためのチャープデータ関数を発生す
るチャープデータ関数発生部、６はチャープデータ関数
を受けて複数個のＰＬＬシンセサイザ２とＤＤＳ３を制
御するための周波数設定データを出力するメモリ、７は
スイッチ９により選択された複数個のＰＬＬシンセサイ
ザ２のうちの１つの周期信号と周波数アップコンバータ
４からの周期信号を合成するミキサ、８はミキサ７から
の出力の不要波を除去するフィルタ、９はメモリ６から
の制御信号を受けて複数個のＰＬＬシンセサイザ２から
１つを選択するスイッチである。
態２を示す構成図であり、図において図７の従来例より
新規部分は２，５〜９であり、１，３，４は従来例と同
一である。ＤＤＳ３の内部構成は従来と同一であり、ま
た複数個のＰＬＬシンセサイザ２の内部構成は図１のＰ
ＬＬシンセサイザ２と同一である。１は特定の周波数を
持つ周期信号を発生する基準クロック発振器、２は周波
数設定データを受けて指定された周波数を持つ第１の周
期信号を発生するＰＬＬシンセサイザ、３は周波数設定
データを受けて指定された周波数を持つ第２の周期信号
を発生するＤＤＳ、４はＤＤＳ３の出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータ、５はチャープ設定データを受けて指定されたチャ
ープ波形を生成するためのチャープデータ関数を発生す
るチャープデータ関数発生部、６はチャープデータ関数
を受けて複数個のＰＬＬシンセサイザ２とＤＤＳ３を制
御するための周波数設定データを出力するメモリ、７は
スイッチ９により選択された複数個のＰＬＬシンセサイ
ザ２のうちの１つの周期信号と周波数アップコンバータ
４からの周期信号を合成するミキサ、８はミキサ７から
の出力の不要波を除去するフィルタ、９はメモリ６から
の制御信号を受けて複数個のＰＬＬシンセサイザ２から
１つを選択するスイッチである。
【００２０】次に、動作について説明する。実施の形態
１の図１と同一符号を付したものは同一の動作をし、基
準クロック発振器１からの周期信号を各々受けて、メモ
リ６から任意に設定できる周波数粗設定データにより各
々設定することができる。スイッチ９はメモリ６からの
切換制御信号により複数個のＰＬＬシンセサイザ２から
１つを選択しミキサ７に周期信号を出力する。
１の図１と同一符号を付したものは同一の動作をし、基
準クロック発振器１からの周期信号を各々受けて、メモ
リ６から任意に設定できる周波数粗設定データにより各
々設定することができる。スイッチ９はメモリ６からの
切換制御信号により複数個のＰＬＬシンセサイザ２から
１つを選択しミキサ７に周期信号を出力する。
【００２１】このような構成をとることによって、実施
の形態１と同様の効果を奏し、また、複数個のＰＬＬシ
ンセサイザ２の個々に対してスイッチ９により選択され
たもの以外はチャープ波形を形成する上で、次及びその
次の設定となるように周波数設定データを与えておくこ
とにより、事前にＰＬＬシンセサイザ２を収束させてス
イッチ９により切換えて使用することにより、ＰＬＬシ
ンセサイザ２の収束時間を短縮して周波数設定の切換速
度が高速化できる。
の形態１と同様の効果を奏し、また、複数個のＰＬＬシ
ンセサイザ２の個々に対してスイッチ９により選択され
たもの以外はチャープ波形を形成する上で、次及びその
次の設定となるように周波数設定データを与えておくこ
とにより、事前にＰＬＬシンセサイザ２を収束させてス
イッチ９により切換えて使用することにより、ＰＬＬシ
ンセサイザ２の収束時間を短縮して周波数設定の切換速
度が高速化できる。
【００２２】実施の形態３．図３はこの発明の実施の形
態３を示す構成図であり、図において図７の従来例より
新規部分は２，５〜８，１０であり、１，３，４は従来
例と同一である。ＤＤＳ３及びＤＤＳ１０の内部構成は
従来と同一であり、ＰＬＬシンセサイザ２の内部構成は
図１のＰＬＬシンセサイザ２と同一である。１は特定の
周波数を持つ周期信号を発生する基準クロック発振器、
２はＤＤＳ１０の出力信号と周波数設定データを受けて
指定された周波数を持つ第１の周期信号を発生するＰＬ
Ｌシンセサイザ、３は周波数設定データを受けて指定さ
れた周波数を持つ第３の周期信号を発生するＤＤＳ、４
はＤＤＳ３の出力信号を受けて特定の周波数にアップコ
ンバートする周波数アップコンバータ、５はチャープ設
定データを受けて指定されたチャープ波形を生成するた
めのチャープデータ関数を発生するチャープデータ関数
発生部、６はチャープデータ関数を受けてＰＬＬシンセ
サイザ２とＤＤＳ３とＤＤＳ１０を制御するための周波
数設定データを出力するメモリ、７はＰＬＬシンセサイ
ザ２からの周期信号と周波数アップコンバータ４からの
周期信号を合成するミキサ、８はミキサ７からの出力の
不要波を除去するフィルタ、１０は周波数設定データを
受けて特定の周波数を持つ第１の周期信号を発生しＰＬ
Ｌシンセサイザ２に出力するＤＤＳである。
態３を示す構成図であり、図において図７の従来例より
新規部分は２，５〜８，１０であり、１，３，４は従来
例と同一である。ＤＤＳ３及びＤＤＳ１０の内部構成は
従来と同一であり、ＰＬＬシンセサイザ２の内部構成は
図１のＰＬＬシンセサイザ２と同一である。１は特定の
周波数を持つ周期信号を発生する基準クロック発振器、
２はＤＤＳ１０の出力信号と周波数設定データを受けて
指定された周波数を持つ第１の周期信号を発生するＰＬ
Ｌシンセサイザ、３は周波数設定データを受けて指定さ
れた周波数を持つ第３の周期信号を発生するＤＤＳ、４
はＤＤＳ３の出力信号を受けて特定の周波数にアップコ
ンバートする周波数アップコンバータ、５はチャープ設
定データを受けて指定されたチャープ波形を生成するた
めのチャープデータ関数を発生するチャープデータ関数
発生部、６はチャープデータ関数を受けてＰＬＬシンセ
サイザ２とＤＤＳ３とＤＤＳ１０を制御するための周波
数設定データを出力するメモリ、７はＰＬＬシンセサイ
ザ２からの周期信号と周波数アップコンバータ４からの
周期信号を合成するミキサ、８はミキサ７からの出力の
不要波を除去するフィルタ、１０は周波数設定データを
受けて特定の周波数を持つ第１の周期信号を発生しＰＬ
Ｌシンセサイザ２に出力するＤＤＳである。
【００２３】次に、動作について説明する。実施の形態
１の図１と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１０はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、ＰＬＬシンセサイザ２に周期信号を出力する。
１の図１と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１０はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、ＰＬＬシンセサイザ２に周期信号を出力する。
【００２４】このような構成をとることによって、実施
の形態１と同様の効果を奏し、また、“数２”に示され
る基準信号周波数ｆr がＤＤＳ１０により高分解能に設
定できるため、ＰＬＬシンセサイザ２の出力周波数ｆ
PLL を微少に変化させることができ、周波数設定数が増
加する。
の形態１と同様の効果を奏し、また、“数２”に示され
る基準信号周波数ｆr がＤＤＳ１０により高分解能に設
定できるため、ＰＬＬシンセサイザ２の出力周波数ｆ
PLL を微少に変化させることができ、周波数設定数が増
加する。
【００２５】実施の形態４．図４はこの発明の実施の形
態４を示す構成図であり、図において図７の従来例より
新規部分は２，５〜１０であり、１，３，４は従来例と
同一である。ＤＤＳ３及びＤＤＳ１０の内部構成は従来
と同一であり、また複数個のＰＬＬシンセサイザ２の内
部構成は図１のＰＬＬシンセサイザ２と同一である。１
は特定の周波数を持つ周期信号を発生する基準クロック
発振器、２はＤＤＳ１０の出力信号と周波数設定データ
を受けて指定された周波数を持つ第２の周期信号を発生
するＰＬＬシンセサイザ、３は周波数設定データを受け
て指定された周波数を持つ第３の周期信号を発生するＤ
ＤＳ、４はＤＤＳ３の出力信号を受けて特定の周波数に
アップコンバートする周波数アップコンバータ、５はチ
ャープ設定データを受けて指定されたチャープ波形を生
成するためのチャープデータ関数を発生するチャープデ
ータ関数発生部、６はチャープデータ関数を受けて複数
個のＰＬＬシンセサイザ２とＤＤＳ３とＤＤＳ１０を制
御するための周波数設定データを出力するメモリ、７は
スイッチ９により選択された複数個のＰＬＬシンセサイ
ザ２のうちの１つの周期信号と周波数アップコンバータ
４からの周期信号を合成するミキサ、８はミキサ７から
の出力の不要波を除去するフィルタ、９はメモリ６から
の制御信号を受けて複数個のＰＬＬシンセサイザ２から
１つの選択するスイッチ、１０は周波数設定データを受
けて特定の周波数を持つ第１の周期信号を発生し複数個
のＰＬＬシンセサイザ２に出力するＤＤＳである。
態４を示す構成図であり、図において図７の従来例より
新規部分は２，５〜１０であり、１，３，４は従来例と
同一である。ＤＤＳ３及びＤＤＳ１０の内部構成は従来
と同一であり、また複数個のＰＬＬシンセサイザ２の内
部構成は図１のＰＬＬシンセサイザ２と同一である。１
は特定の周波数を持つ周期信号を発生する基準クロック
発振器、２はＤＤＳ１０の出力信号と周波数設定データ
を受けて指定された周波数を持つ第２の周期信号を発生
するＰＬＬシンセサイザ、３は周波数設定データを受け
て指定された周波数を持つ第３の周期信号を発生するＤ
ＤＳ、４はＤＤＳ３の出力信号を受けて特定の周波数に
アップコンバートする周波数アップコンバータ、５はチ
ャープ設定データを受けて指定されたチャープ波形を生
成するためのチャープデータ関数を発生するチャープデ
ータ関数発生部、６はチャープデータ関数を受けて複数
個のＰＬＬシンセサイザ２とＤＤＳ３とＤＤＳ１０を制
御するための周波数設定データを出力するメモリ、７は
スイッチ９により選択された複数個のＰＬＬシンセサイ
ザ２のうちの１つの周期信号と周波数アップコンバータ
４からの周期信号を合成するミキサ、８はミキサ７から
の出力の不要波を除去するフィルタ、９はメモリ６から
の制御信号を受けて複数個のＰＬＬシンセサイザ２から
１つの選択するスイッチ、１０は周波数設定データを受
けて特定の周波数を持つ第１の周期信号を発生し複数個
のＰＬＬシンセサイザ２に出力するＤＤＳである。
【００２６】次に、動作について説明する。実施の形態
２の図２と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１０はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、複数個のＰＬＬシンセサイザ２に周期信号を出力
する。
２の図２と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１０はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、複数個のＰＬＬシンセサイザ２に周期信号を出力
する。
【００２７】このような構成をとることによって、実施
の形態２と同様の効果を奏し、また、“数２”に示され
る基準信号周波数ｆr がＤＤＳ１０により高分解能に設
定できるため、複数個のＰＬＬシンセサイザ２の各々の
出力周波数ｆPLL を微少に変化させることができ、周波
数設定数が増加する。
の形態２と同様の効果を奏し、また、“数２”に示され
る基準信号周波数ｆr がＤＤＳ１０により高分解能に設
定できるため、複数個のＰＬＬシンセサイザ２の各々の
出力周波数ｆPLL を微少に変化させることができ、周波
数設定数が増加する。
【００２８】実施の形態５．図５はこの発明の実施の形
態５を示す構成図であり、図において図７の従来例より
新規部分は２，５〜８，１０，１１であり、１，３，４
は従来例と同一である。ＤＤＳ３及びＤＤＳ１０及びＤ
ＤＳ１１の内部構成は従来と同一であり、ＰＬＬシンセ
サイザ２の内部構成は図１のＰＬＬシンセサイザ２と同
一である。１は特定の周波数を持つ周期信号を発生する
基準クロック発振器、２はＤＤＳ１０の出力信号と周波
数設定データを受けて指定された周波数を持つ第２の周
期信号を発生するＰＬＬシンセサイザ、３はＤＤＳ１１
の出力信号と周波数設定データを受けて指定された周波
数を持つ第４の周期信号を発生するＤＤＳ、４はＤＤＳ
３の出力信号を受けて特定の周波数にアップコンバート
する周波数アップコンバータ、５はチャープ設定データ
を受けて指定されたチャープ波形を生成するためのチャ
ープデータ関数を発生するチャープデータ関数発生部、
６はチャープデータ関数を受けてＰＬＬシンセサイザ２
とＤＤＳ３とＤＤＳ１０とＤＤＳ１１を制御するための
周波数設定データを出力するメモリ、７はＰＬＬシンセ
サイザ２からの周期信号と周波数アップコンバータ４か
らの周期信号を合成するミキサ、８はミキサ７からの出
力の不要波を除去するフィルタ、１０は周波数設定デー
タを受けて特定の周波数を持つ第１の周期信号を発生し
ＰＬＬシンセサイザ２に出力するＤＤＳ、１１は周波数
設定データを受けて特定の周波数を持つ第３の周期信号
を発生しＤＤＳ３に出力するＤＤＳである。
態５を示す構成図であり、図において図７の従来例より
新規部分は２，５〜８，１０，１１であり、１，３，４
は従来例と同一である。ＤＤＳ３及びＤＤＳ１０及びＤ
ＤＳ１１の内部構成は従来と同一であり、ＰＬＬシンセ
サイザ２の内部構成は図１のＰＬＬシンセサイザ２と同
一である。１は特定の周波数を持つ周期信号を発生する
基準クロック発振器、２はＤＤＳ１０の出力信号と周波
数設定データを受けて指定された周波数を持つ第２の周
期信号を発生するＰＬＬシンセサイザ、３はＤＤＳ１１
の出力信号と周波数設定データを受けて指定された周波
数を持つ第４の周期信号を発生するＤＤＳ、４はＤＤＳ
３の出力信号を受けて特定の周波数にアップコンバート
する周波数アップコンバータ、５はチャープ設定データ
を受けて指定されたチャープ波形を生成するためのチャ
ープデータ関数を発生するチャープデータ関数発生部、
６はチャープデータ関数を受けてＰＬＬシンセサイザ２
とＤＤＳ３とＤＤＳ１０とＤＤＳ１１を制御するための
周波数設定データを出力するメモリ、７はＰＬＬシンセ
サイザ２からの周期信号と周波数アップコンバータ４か
らの周期信号を合成するミキサ、８はミキサ７からの出
力の不要波を除去するフィルタ、１０は周波数設定デー
タを受けて特定の周波数を持つ第１の周期信号を発生し
ＰＬＬシンセサイザ２に出力するＤＤＳ、１１は周波数
設定データを受けて特定の周波数を持つ第３の周期信号
を発生しＤＤＳ３に出力するＤＤＳである。
【００２９】次に、動作について説明する。実施の形態
３の図３と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１１はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、ＤＤＳ３に周期信号を出力する。
３の図３と同一符号を付したものは同一の動作をし、Ｄ
ＤＳ１１はＤＤＳ３と同様であり、基準クロック発振器
１からの周期信号とメモリ６からの周波数設定データに
より、ＤＤＳ３に周期信号を出力する。
【００３０】このような構成をとることによって、実施
の形態３と同様の効果を奏し、また、“数１”に示され
る基準信号周波数ｆr がＤＤＳ１１により高分解能に設
定できるため、ＤＤＳ３の出力周波数ｆDDS を微少に変
化させることができ、周波数設定数が増加する。
の形態３と同様の効果を奏し、また、“数１”に示され
る基準信号周波数ｆr がＤＤＳ１１により高分解能に設
定できるため、ＤＤＳ３の出力周波数ｆDDS を微少に変
化させることができ、周波数設定数が増加する。
【００３１】実施の形態６．図６はこの発明の実施の形
態６を示す構成図であり、図において図７の従来例より
新規部分は２，５〜１１であり、１，３，４は従来例と
同一である。ＤＤＳ３とＤＤＳ１０及びＤＤＳ１１の内
部構成は従来と同一であり、また複数個のＰＬＬシンセ
サイザ２の内部構成は図１のＰＬＬシンセサイザ２と同
一である。１は特定の周波数を持つ周期信号を発生する
基準クロック発振器、２はＤＤＳ１０の出力信号と周波
数設定データを受けて指定された周波数を持つ第２の周
期信号を発生するＰＬＬシンセサイザ、３はＤＤＳ１１
の出力信号と周波数設定データを受けて指定された周波
数を持つ第４の周期信号を発生するＤＤＳ、４はＤＤＳ
３の出力信号を受けて特定の周波数にアップコンバート
する周波数アップコンバータ、５はチャープ設定データ
を受けて指定されたチャープ波形を生成するためのチャ
ープデータ関数を発生するチャープデータ関数発生部、
６はチャープデータ関数を受けて複数個のＰＬＬシンセ
サイザ２とＤＤＳ３とＤＤＳ１０とＤＤＳ１１を制御す
るための周波数設定データを出力するメモリ、７はスイ
ッチ９により選択された複数個のＰＬＬシンセサイザ２
のうち１つの周期信号と周波数アップコンバータ４から
の周期信号を合成するミキサ、８はミキサ７からの出力
の不要波を除去するフィルタ、９はメモリ６からの制御
信号を受けて複数個のＰＬＬシンセサイザ２から１つを
選択するスイッチ、１０は周波数設定データを受けて特
定の周波数を持つ第１の周期信号を発生し複数個のＰＬ
Ｌシンセサイザ２に出力するＤＤＳ、１１は周波数設定
データを受けて特定の周波数を持つ第３の周期信号を発
生しＤＤＳ３に出力するＤＤＳである。
態６を示す構成図であり、図において図７の従来例より
新規部分は２，５〜１１であり、１，３，４は従来例と
同一である。ＤＤＳ３とＤＤＳ１０及びＤＤＳ１１の内
部構成は従来と同一であり、また複数個のＰＬＬシンセ
サイザ２の内部構成は図１のＰＬＬシンセサイザ２と同
一である。１は特定の周波数を持つ周期信号を発生する
基準クロック発振器、２はＤＤＳ１０の出力信号と周波
数設定データを受けて指定された周波数を持つ第２の周
期信号を発生するＰＬＬシンセサイザ、３はＤＤＳ１１
の出力信号と周波数設定データを受けて指定された周波
数を持つ第４の周期信号を発生するＤＤＳ、４はＤＤＳ
３の出力信号を受けて特定の周波数にアップコンバート
する周波数アップコンバータ、５はチャープ設定データ
を受けて指定されたチャープ波形を生成するためのチャ
ープデータ関数を発生するチャープデータ関数発生部、
６はチャープデータ関数を受けて複数個のＰＬＬシンセ
サイザ２とＤＤＳ３とＤＤＳ１０とＤＤＳ１１を制御す
るための周波数設定データを出力するメモリ、７はスイ
ッチ９により選択された複数個のＰＬＬシンセサイザ２
のうち１つの周期信号と周波数アップコンバータ４から
の周期信号を合成するミキサ、８はミキサ７からの出力
の不要波を除去するフィルタ、９はメモリ６からの制御
信号を受けて複数個のＰＬＬシンセサイザ２から１つを
選択するスイッチ、１０は周波数設定データを受けて特
定の周波数を持つ第１の周期信号を発生し複数個のＰＬ
Ｌシンセサイザ２に出力するＤＤＳ、１１は周波数設定
データを受けて特定の周波数を持つ第３の周期信号を発
生しＤＤＳ３に出力するＤＤＳである。
【００３２】実施の形態４の図４と同一符号を付したも
のは同一の動作をし、ＤＤＳ１１はＤＤＳ３と同様であ
り、基準クロック発振器１からの周期信号とメモリ６か
らの周波数設定データにより、ＤＤＳ３に周期信号を出
力する。
のは同一の動作をし、ＤＤＳ１１はＤＤＳ３と同様であ
り、基準クロック発振器１からの周期信号とメモリ６か
らの周波数設定データにより、ＤＤＳ３に周期信号を出
力する。
【００３３】このような構成をとることによって、実施
の形態４と同様の効果を奏し、また、“数１”に示され
る基準信号周波数ｆr がＤＤＳ１１により高分解能に設
定できるため、ＤＤＳ３の出力周波数ｆDDS を微少に変
化させることができ、周波数設定数が増加する。
の形態４と同様の効果を奏し、また、“数１”に示され
る基準信号周波数ｆr がＤＤＳ１１により高分解能に設
定できるため、ＤＤＳ３の出力周波数ｆDDS を微少に変
化させることができ、周波数設定数が増加する。
【００３４】
【発明の効果】第１の発明によれば、量子化誤差に起因
するスプリアスを低レベルに抑えたまま帯域を広げるこ
とができる。
するスプリアスを低レベルに抑えたまま帯域を広げるこ
とができる。
【００３５】また、第２の発明によれば、量子化誤差に
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
きる。
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
きる。
【００３６】また、第３の発明によれば、量子化誤差に
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定数を増加できる。
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定数を増加できる。
【００３７】また、第４の発明によれば、量子化誤差に
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
き、さらに周波数設定数を増加できる。
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
き、さらに周波数設定数を増加できる。
【００３８】また、第５の発明によれば、量子化誤差に
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定数を増加できる。
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定数を増加できる。
【００３９】また、第６の発明によれば、量子化誤差に
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
き、さらに周波数設定数を増加できる。
起因するスプリアスを低レベルに抑えたまま帯域を広げ
ることができ、また、周波数設定の切換速度を高速化で
き、さらに周波数設定数を増加できる。
【図１】 この発明による周波数シンセサイザの実施の
形態１を示す図である。
形態１を示す図である。
【図２】 この発明による周波数シンセサイザの実施の
形態２を示す図である。
形態２を示す図である。
【図３】 この発明による周波数シンセサイザの実施の
形態３を示す図である。
形態３を示す図である。
【図４】 この発明による周波数シンセサイザの実施の
形態４を示す図である。
形態４を示す図である。
【図５】 この発明による周波数シンセサイザの実施の
形態５を示す図である。
形態５を示す図である。
【図６】 この発明による周波数シンセサイザの実施の
形態６を示す図である。
形態６を示す図である。
【図７】 従来の周波数シンセサイザを示す図である。
【図８】 ＤＤＳの動作を説明する図である。
【図９】 ＤＤＳの位相データと振幅データの関係の一
例を示す図である。
例を示す図である。
【図１０】 従来における時間に対する周波数変化を示
した模式図である。
した模式図である。
【図１１】 実施の形態１における時間に対する周波数
変化を示した模式図である。
変化を示した模式図である。
１ 基準クロック発振器、２ ＰＬＬシンセサイザ（位
相同期ループシンセサイザ）、３ ＤＤＳ（ダイレクト
ディジタルシンセサイザ）、４ 周波数アップコンバー
タ、５ チャープデータ関数発生部、６ メモリ、７
ミキサ、８ フィルタ、９ スイッチ、１０ ＤＤＳ
（ダイレクトディジタルシンセサイザ）、１１ ＤＤＳ
（ダイレクトディジタルシンセサイザ）、２１ 位相比
較器、２２ループフィルタ、２３ ＶＣＯ（電圧制御発
振器）、２４ 可変分周器、３１位相アキュームレー
タ、３２ メモリ、３３ Ｄ−Ａ変換器（ディジタル−
アナログ変換器）、３４ フィルタ。
相同期ループシンセサイザ）、３ ＤＤＳ（ダイレクト
ディジタルシンセサイザ）、４ 周波数アップコンバー
タ、５ チャープデータ関数発生部、６ メモリ、７
ミキサ、８ フィルタ、９ スイッチ、１０ ＤＤＳ
（ダイレクトディジタルシンセサイザ）、１１ ＤＤＳ
（ダイレクトディジタルシンセサイザ）、２１ 位相比
較器、２２ループフィルタ、２３ ＶＣＯ（電圧制御発
振器）、２４ 可変分周器、３１位相アキュームレー
タ、３２ メモリ、３３ Ｄ−Ａ変換器（ディジタル−
アナログ変換器）、３４ フィルタ。
Claims (6)
- 【請求項１】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて指定
された周波数を持つ第１の周期信号を発生する位相同期
ループシンセサイザと、周波数設定データを受けて指定
された周波数を持つ第２の周期信号を発生するダイレク
トディジタルシンセサイザと、ダイレクトディジタルシ
ンセサイザの出力信号を受けて特定の周波数にアップコ
ンバートする周波数アップコンバータと、チャープ設定
データを受けて指定されたチャープ波形を生成するため
のチャープデータ関数を発生するチャープデータ関数発
生手段と、チャープデータ関数を受けて位相同期ループ
シンセサイザとダイレクトディジタルシンセサイザを制
御するための周波数設定データを出力するメモリと、位
相同期ループシンセサイザからの周期信号と周波数アッ
プコンバータからの周期信号を合成するミキサと、その
ミキサの出力から不要波を除去するフィルタとで構成し
たことを特徴とする周波数シンセサイザ。 - 【請求項２】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて指定
された周波数を持つ第１の周期信号を発生する複数個の
位相同期ループシンセサイザと、周波数設定データを受
けて指定された周波数を持つ第２の周期信号を発生する
ダイレクトディジタルシンセサイザと、ダイレクトディ
ジタルシンセサイザの出力信号を受けて特定の周波数に
アップコンバートする周波数アップコンバータと、チャ
ープ設定データを受けて指定されたチャープ波形を生成
するためのチャープデータ関数を発生するチャープデー
タ関数発生手段と、チャープデータ関数を受けて複数個
の位相同期ループシンセサイザとダイレクトディジタル
シンセサイザを制御するための周波数設定データと複数
個の位相同期ループシンセサイザから１つを選択する制
御信号を出力するメモリと、メモリからの制御信号を受
けて複数個の位相同期ループシンセサイザから１つの出
力を選択するスイッチと、選択された位相同期ループシ
ンセサイザからの周期信号と周波数アップコンバータか
らの周期信号を合成するミキサと、そのミキサの出力か
ら不要波を除去するフィルタとで構成したことを特徴と
した周波数シンセサイザ。 - 【請求項３】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて特定
の周波数を持つ第１の周期信号を発生する第１のダイレ
クトディジタルシンセサイザと、第１のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第２の周期信号を発生する
位相同期ループシンセサイザと、周波数設定データを受
けて指定された周波数を持つ第３の周期信号を発生する
第２のダイレクトディジタルシンセサイザと、第２のダ
イレクトディジタルシンセサイザの出力信号を受けて特
定の周波数にアップコンバートする周波数アップコンバ
ータと、チャープ設定データを受けて指定されたチャー
プ波形を生成するためのチャープデータ関数を発生する
チャープデータ関数発生手段と、チャープデータ関数を
受けて位相同期ループシンセサイザと第１と第２のダイ
レクトディジタルシンセサイザを制御するための周波数
設定データを出力するメモリと、位相同期ループシンセ
サイザからの周期信号と周波数アップコンバータからの
周期信号を合成するミキサと、そのミキサの出力から不
要波を除去するフィルタとで構成したことを特徴とする
周波数シンセサイザ。 - 【請求項４】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて特定
の周波数を持つ第１の周期信号を発生する第１のダイレ
クトディジタルシンセサイザと、第１のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第２の周期信号を発生する
複数個の位相同期ループシンセサイザと、周波数設定デ
ータを受けて指定された周波数を持つ第３の周期信号を
発生する第２のダイレクトディジタルシンセサイザと、
第２のダイレクトディジタルシンセサイザの出力信号を
受けて特定の周波数にアップコンバートする周波数アッ
プコンバータと、チャープ設定データを受けて指定され
たチャープ波形を生成するためのチャープデータ関数を
発生するチャープデータ関数発生手段と、チャープデー
タ関数を受けて複数個の位相同期ループシンセサイザと
第１と第２のダイレクトディジタルシンセサイザを制御
するための周波数設定データと複数個の位相同期ループ
シンセサイザから１つを選択する制御信号を出力するメ
モリと、メモリからの制御信号を受けて複数個の位相同
期ループシンセサイザから１つの出力を選択するスイッ
チと、選択された位相同期ループシンセサイザからの周
期信号と周波数アップコンバータからの周期信号を合成
するミキサと、そのミキサの出力から不要波を除去する
フィルタとで構成したことを特徴とする周波数シンセサ
イザ。 - 【請求項５】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて特定
の周波数を持つ第１の周期信号を発生する第１のダイレ
クトディジタルシンセサイザと、第１のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第２の周期信号を発生する
位相同期ループシンセサイザと、周波数設定データを受
けて特定の周波数を持つ第３の周期信号を発生する第２
のダイレクトディジタルシンセサイザと、第２のダイレ
クトディジタルシンセサイザの出力信号と周波数設定デ
ータを受けて指定された周波数を持つ第４の周期信号を
発生する第３のダイレクトディジタルシンセサイザと、
第３のダイレクトディジタルシンセサイザの出力信号を
受けて特定の周波数にアップコンバートする周波数アッ
プコンバータと、チャープ設定データを受けて指定され
たチャープ波形を生成するためのチャープデータ関数を
発生するチャープデータ関数発生手段と、チャープデー
タ関数を受けて位相同期ループシンセサイザと第１と第
２と第３のダイレクトディジタルシンセサイザを制御す
るための周波数設定データを出力するメモリと、位相同
期ループシンセサイザからの周期信号と周波数アップコ
ンバータからの周期信号を合成するミキサと、そのミキ
サの出力から不要波を除去するフィルタとで構成したこ
とを特徴とする周波数シンセサイザ。 - 【請求項６】 特定の周波数を持つ周期信号を発生する
基準クロック発振器と、周波数設定データを受けて特定
の周波数を持つ第１の周期信号を発生する第１のダイレ
クトディジタルシンセサイザと、第１のダイレクトディ
ジタルシンセサイザの出力信号と周波数設定データを受
けて指定された周波数を持つ第２の周期信号を発生する
複数個の位相同期ループシンセサイザと、周波数設定デ
ータを受けて特定の周波数を持つ第３の周期信号を発生
する第２のダイレクトディジタルシンセサイザと、第２
のダイレクトディジタルシンセサイザの出力信号と周波
数設定データを受けて指定された周波数を持つ第４の周
期信号を発生する第３のダイレクトディジタルシンセサ
イザと、第３のダイレクトディジタルシンセサイザの出
力信号を受けて特定の周波数にアップコンバートする周
波数アップコンバータと、チャープ設定データを受けて
指定されたチャープ波形を生成するためのチャープデー
タ関数を発生するチャープデータ関数発生手段と、チャ
ープデータ関数を受けて複数個の位相同期ループシンセ
サイザと第１と第２と第３のダイレクトディジタルシン
セサイザを制御するための周波数設定データと複数個の
位相同期ループシンセサイザから１つを選択する制御信
号を出力するメモリと、メモリからの制御信号を受けて
複数個の位相同期ループシンセサイザから１つの出力を
選択するスイッチと、選択された位相同期ループシンセ
サイザからの周期信号と周波数アップコンバータからの
周期信号を合成するミキサと、そのミキサの出力から不
要波を除去するフィルタとで構成したことを特徴とした
周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315257A JPH11150421A (ja) | 1997-11-17 | 1997-11-17 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315257A JPH11150421A (ja) | 1997-11-17 | 1997-11-17 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150421A true JPH11150421A (ja) | 1999-06-02 |
Family
ID=18063263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9315257A Pending JPH11150421A (ja) | 1997-11-17 | 1997-11-17 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150421A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446540B1 (ko) * | 2001-04-16 | 2004-09-01 | 삼성전자주식회사 | 데이터 통신용 송신기 |
| JP2007295066A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 周波数ホッピング通信用ｉｃ |
| JP2009272815A (ja) * | 2008-05-02 | 2009-11-19 | Mitsubishi Electric Corp | 多周波発振装置 |
| JP2009293936A (ja) * | 2008-06-02 | 2009-12-17 | Remoto Sensing Technology Center Of Japan | レーダ試験装置 |
| WO2011062114A1 (ja) * | 2009-11-19 | 2011-05-26 | 株式会社アドバンテスト | 信号出力器、複数信号の信号源および複数のレーザ光パルスの出力装置 |
| CN105334500A (zh) * | 2015-11-23 | 2016-02-17 | 无锡市雷华科技有限公司 | 一种s波段雷达系统频率源 |
| WO2016198254A1 (de) * | 2015-06-10 | 2016-12-15 | Endress+Hauser Gmbh+Co. Kg | Frequenzgenerator zur erzeugung einer zusammengesetzten frequenzrampe |
| CN107884034A (zh) * | 2016-09-30 | 2018-04-06 | 罗斯蒙特储罐雷达股份公司 | 脉冲式雷达料位计 |
-
1997
- 1997-11-17 JP JP9315257A patent/JPH11150421A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446540B1 (ko) * | 2001-04-16 | 2004-09-01 | 삼성전자주식회사 | 데이터 통신용 송신기 |
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| WO2011062114A1 (ja) * | 2009-11-19 | 2011-05-26 | 株式会社アドバンテスト | 信号出力器、複数信号の信号源および複数のレーザ光パルスの出力装置 |
| JPWO2011062114A1 (ja) * | 2009-11-19 | 2013-04-04 | 株式会社アドバンテスト | 信号出力器、複数信号の信号源および複数のレーザ光パルスの出力装置 |
| US8676061B2 (en) | 2009-11-19 | 2014-03-18 | Advantest Corporation | Signal output device, and output apparatus of signal source of signals and of laser beam pulses |
| WO2016198254A1 (de) * | 2015-06-10 | 2016-12-15 | Endress+Hauser Gmbh+Co. Kg | Frequenzgenerator zur erzeugung einer zusammengesetzten frequenzrampe |
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| CN107884034A (zh) * | 2016-09-30 | 2018-04-06 | 罗斯蒙特储罐雷达股份公司 | 脉冲式雷达料位计 |
| CN107884034B (zh) * | 2016-09-30 | 2020-12-15 | 罗斯蒙特储罐雷达股份公司 | 脉冲式雷达料位计 |
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