JPH0783263B2 - デジタル形信号発生装置 - Google Patents
デジタル形信号発生装置Info
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- JPH0783263B2 JPH0783263B2 JP62132823A JP13282387A JPH0783263B2 JP H0783263 B2 JPH0783263 B2 JP H0783263B2 JP 62132823 A JP62132823 A JP 62132823A JP 13282387 A JP13282387 A JP 13282387A JP H0783263 B2 JPH0783263 B2 JP H0783263B2
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- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002194 synthesizing effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル形信号発生装置に関するものであ
り、詳しくは、位相同期ループ（PLL）の用いた周波数
シンセサイザの改良に関するものである。
り、詳しくは、位相同期ループ（PLL）の用いた周波数
シンセサイザの改良に関するものである。
（従来の技術） 周波数シンセサイザの一種に、位相同期ループを用いた
ものがある。
ものがある。
第３図は、従来のこのような装置の一例を示すブロック
図である。第３図において、１は周波数f1の信号を出力
する位相同期ループであり、周波数f0の基準信号を出力
する基準発振器2,この基準発振器２から出力される基準
信号の位相と分周回路３を介して加えられる周波数f1の
電圧制御発振器（VCO）４の出力信号の位相を比較する
位相比較器5,位相比較器５の出力信号の低域成分を周波
数制御信号として電圧制御発振器４に加えるローパスフ
ィルタ（LPF）６とで構成されている。７は周波数f2の
信号を出力する固定発振器である。８は位相同期ループ
１の出力周波数f1と固定発振器７の出力周波数f2を混合
するミキサである。９はミキサ８の出力信号の低域成分
f2−f1を出力するためのローパスフィルタである。
図である。第３図において、１は周波数f1の信号を出力
する位相同期ループであり、周波数f0の基準信号を出力
する基準発振器2,この基準発振器２から出力される基準
信号の位相と分周回路３を介して加えられる周波数f1の
電圧制御発振器（VCO）４の出力信号の位相を比較する
位相比較器5,位相比較器５の出力信号の低域成分を周波
数制御信号として電圧制御発振器４に加えるローパスフ
ィルタ（LPF）６とで構成されている。７は周波数f2の
信号を出力する固定発振器である。８は位相同期ループ
１の出力周波数f1と固定発振器７の出力周波数f2を混合
するミキサである。９はミキサ８の出力信号の低域成分
f2−f1を出力するためのローパスフィルタである。
このような構成において、例えば1Hzステップで10KHz〜
100MHzの出力周波数を得るのにあたっては、f0を10KHz
に設定し、f1が500MHz〜599.99MHzになるように電圧制
御発振器４の発振周波数領域を設定するとともに分周回
路３の分周比を設定し、f2を600MHzに設定する。そし
て、出力周波数は、分周回路３の分周比を変えることに
よって調整することができる。
100MHzの出力周波数を得るのにあたっては、f0を10KHz
に設定し、f1が500MHz〜599.99MHzになるように電圧制
御発振器４の発振周波数領域を設定するとともに分周回
路３の分周比を設定し、f2を600MHzに設定する。そし
て、出力周波数は、分周回路３の分周比を変えることに
よって調整することができる。
（発明が解決しようとする問題点） しかし、このような従来の構成によれば、必要とする出
力周波数帯域の数倍の周波数を扱うことから、信号間の
干渉やスプリアスを小さくするためにシールドを厳重に
しなればならない。
力周波数帯域の数倍の周波数を扱うことから、信号間の
干渉やスプリアスを小さくするためにシールドを厳重に
しなればならない。
また、出力周波数を1Hz分解能で設定するためには、分
周回路３の分周比として端数の値が設定できるように工
夫しなければならず、回路構成が複雑になる。
周回路３の分周比として端数の値が設定できるように工
夫しなければならず、回路構成が複雑になる。
さらに、電圧制御発振器１の基準発振器２の出力信号と
固定発振器７の出力信号とを位相同期させておく必要が
ある。
固定発振器７の出力信号とを位相同期させておく必要が
ある。
本発明は、このような点に着目したものであって、その
目的は、比較的簡単な構成で、周波数精度の高い高周波
信号を高い周波数設定分解能で得ることができる装置を
提供することにある。
目的は、比較的簡単な構成で、周波数精度の高い高周波
信号を高い周波数設定分解能で得ることができる装置を
提供することにある。
（問題点を解決するための手段） このような目的を達成する本発明のデジタル形信号発生
装置は、 所望周波数に応じて任意に設定されるアドレスデータに
従って波形メモリから正弦波の波形データを読み出しア
ナログ信号波形に変換して出力する波形合成部と、 この波形合成部の出力信号が基準信号として位相比較部
に加えられるとともに電圧制御発振器の出力信号が分周
器を介して位相比較部に帰還される位相同期ループと、 この位相同期ループの出力信号を1/2ずつ順次分周する
複数の分周器よりなる分周部と、 これら分周部を構成する複数の分周器の入出力信号を所
望周波数に応じて選択的に出力するマルチプレクサと、 所望周波数に応じて波形合成部に加えるアドレスおよび
マルチプレクサの選択動作を制御する制御部、 とで構成されたことを特徴とする。
装置は、 所望周波数に応じて任意に設定されるアドレスデータに
従って波形メモリから正弦波の波形データを読み出しア
ナログ信号波形に変換して出力する波形合成部と、 この波形合成部の出力信号が基準信号として位相比較部
に加えられるとともに電圧制御発振器の出力信号が分周
器を介して位相比較部に帰還される位相同期ループと、 この位相同期ループの出力信号を1/2ずつ順次分周する
複数の分周器よりなる分周部と、 これら分周部を構成する複数の分周器の入出力信号を所
望周波数に応じて選択的に出力するマルチプレクサと、 所望周波数に応じて波形合成部に加えるアドレスおよび
マルチプレクサの選択動作を制御する制御部、 とで構成されたことを特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、10は波形合成部である。この波形合成
部10は、一定周期のクロック信号を発生するクロック発
生器11,外部から所望周波数に応じた単位位相量に関連
した単位アドレスデータが設定される加算器12,クロッ
ク発生器11のクロック信号に同期して加算器12から出力
されるアドレスデータをラッチしてラッチしたアドレス
データを加算器12の他方の入力端子に加えるとともに次
段のメモリ（ROM）14に加えるラッチ13,このラッチ13か
ら出力されるアドレスデータに従って所定の波形データ
を出力するメモリ14,メモリ14から出力される波形デー
タをクロック発生器11のクロック信号に同期してアナロ
グ信号に変換するD/A変換器15,このD/A変換器15から変
換出力されるアナログ信号の低域成分を出力するローパ
スフィルタ16で構成されている。このように構成される
波形合成部10からは、所望周波数に応じて予め設定され
た単位アドレスデータに従った1/rの周波数分解能を有
する周波数ｆのアナログ信号波形が変換出力されること
になる。ここで、メモリ14には、波形データとして出力
波形の単一周波数スペクトルを保証するために正弦波の
データが格納されている。従って、波形合成部10の出力
波形は正弦波になる。17は波形合成部10の出力信号を基
準信号とする位相同期ループである。この位相同期ルー
プ17は、波形合成部10の出力信号の位相と分周器20を介
して加えられる電圧制御発振器（VCO）19の出力信号の
位相を比較する位相比較器21,位相比較器21の出力信号
の低域成分を周波数制御信号として電圧制御発振器19に
加えるローパスフィルタ（LPF）18とで構成されてい
る。このように構成される位相同期ループ17からは、分
周器20の分周比をＮとすると、N/rの周波数分解能で周
波数Ｎ・ｆの信号が出力されることになる。22は位相同
期ループ17の出力信号を1/2ずつ順次分周する複数の分
周器d1〜dnよりなる分周部である。23はこのような分周
部22の出力信号を外部から加えられる所望周波数に応じ
た制御信号に従って選択的に出力するマルチプレクサで
ある。24は波形合成部10およびマルチプレクサ23を制御
するための制御信号を出力する制御部である。
第１図において、10は波形合成部である。この波形合成
部10は、一定周期のクロック信号を発生するクロック発
生器11,外部から所望周波数に応じた単位位相量に関連
した単位アドレスデータが設定される加算器12,クロッ
ク発生器11のクロック信号に同期して加算器12から出力
されるアドレスデータをラッチしてラッチしたアドレス
データを加算器12の他方の入力端子に加えるとともに次
段のメモリ（ROM）14に加えるラッチ13,このラッチ13か
ら出力されるアドレスデータに従って所定の波形データ
を出力するメモリ14,メモリ14から出力される波形デー
タをクロック発生器11のクロック信号に同期してアナロ
グ信号に変換するD/A変換器15,このD/A変換器15から変
換出力されるアナログ信号の低域成分を出力するローパ
スフィルタ16で構成されている。このように構成される
波形合成部10からは、所望周波数に応じて予め設定され
た単位アドレスデータに従った1/rの周波数分解能を有
する周波数ｆのアナログ信号波形が変換出力されること
になる。ここで、メモリ14には、波形データとして出力
波形の単一周波数スペクトルを保証するために正弦波の
データが格納されている。従って、波形合成部10の出力
波形は正弦波になる。17は波形合成部10の出力信号を基
準信号とする位相同期ループである。この位相同期ルー
プ17は、波形合成部10の出力信号の位相と分周器20を介
して加えられる電圧制御発振器（VCO）19の出力信号の
位相を比較する位相比較器21,位相比較器21の出力信号
の低域成分を周波数制御信号として電圧制御発振器19に
加えるローパスフィルタ（LPF）18とで構成されてい
る。このように構成される位相同期ループ17からは、分
周器20の分周比をＮとすると、N/rの周波数分解能で周
波数Ｎ・ｆの信号が出力されることになる。22は位相同
期ループ17の出力信号を1/2ずつ順次分周する複数の分
周器d1〜dnよりなる分周部である。23はこのような分周
部22の出力信号を外部から加えられる所望周波数に応じ
た制御信号に従って選択的に出力するマルチプレクサで
ある。24は波形合成部10およびマルチプレクサ23を制御
するための制御信号を出力する制御部である。
このように構成された装置の動作について説明する。
例えば、1Hz〜134MHzの信号を周波数分解能1Hzで得るも
のとする。
のとする。
この場合、メモリ14には、波形データとして１周期分の
正弦波振幅データを格納しておく。波形合成部10では、
加算器12とラッチ13により、クロック発生器11から出力
されるクロック毎に外部から与えられる単位アドレスデ
ータの加算が行われる。この加算結果は位相情報として
メモリ14に与えられる。ここで、外部から加算器12に与
えられる単位アドレスデータを変えることにより、メモ
リ14に格納された正弦波振幅データの読みだし間隔を変
えることができ、出力周波数を変えることができる。こ
の出力周波数の設定分解能（＝1/r）は、加算器12およ
びラッチ13のビット数とクロックの周波数で決まること
になる。例えば、クロック発生器11の出力周波数を223H
z、加算器12およびラッチ13のビット数を29、外部から
加算器12に与えられる単位アドレスデータ（２進デー
タ）をΔΦとすると、波形合成部10の出力周波数ｆは、
次式で表される。
正弦波振幅データを格納しておく。波形合成部10では、
加算器12とラッチ13により、クロック発生器11から出力
されるクロック毎に外部から与えられる単位アドレスデ
ータの加算が行われる。この加算結果は位相情報として
メモリ14に与えられる。ここで、外部から加算器12に与
えられる単位アドレスデータを変えることにより、メモ
リ14に格納された正弦波振幅データの読みだし間隔を変
えることができ、出力周波数を変えることができる。こ
の出力周波数の設定分解能（＝1/r）は、加算器12およ
びラッチ13のビット数とクロックの周波数で決まること
になる。例えば、クロック発生器11の出力周波数を223H
z、加算器12およびラッチ13のビット数を29、外部から
加算器12に与えられる単位アドレスデータ（２進デー
タ）をΔΦとすると、波形合成部10の出力周波数ｆは、
次式で表される。
ｆ＝ΔΦ×223/229 これにより、単位アドレスデータΔΦとして周波数226H
z〜227Hzに相当するデータを与えることによって、波形
合成部10の出力周波数ｆとして、220Hz〜221Hzを設定分
解能1/r＝1/64Hzで得ることができる。この波形合成部1
0の出力周波数ｆは、位相同期ループ17の位相比較器21
に基準信号として加えられる。一方、位相同期ループ17
の分周器20の分周比ＮをＮ＝64に設定する。この結果、
位相同期ループ17の電圧制御発振器19の出力周波数Ｎ・
ｆは、分解能1Hzステップで226Hz（67.108864MHz）から
227Hz（134.217728MHz）の間を変化することになる。こ
のような位相同期ループ17の電圧制御発振器19の出力周
波数Ｎ・ｆは、複数の分周器d1〜dnよりなる分周部22に
加えられて順次1/2ずつ分周される。これにより、分周
器d1の入力信号s1の周波数は227Hzになって分周器d2の
入力信号s2の周波数は226Hzになり、以下同様に、分周
器dnの入力信号snの周波数は227-n+1Hzになり、分周器d
nの出力信号sn+1の周波数は227-nHzになる。これら分周
部22の入出力信号s1〜sn+1はマルチプレクサ23に加えら
れる。そして、このマルチプレクサ23は、制御部24から
加えられる所望周波数に応じた制御信号に従って分周部
22の入出力信号s1〜sn+1のいずれかを選択的に出力端子
25に出力する。
z〜227Hzに相当するデータを与えることによって、波形
合成部10の出力周波数ｆとして、220Hz〜221Hzを設定分
解能1/r＝1/64Hzで得ることができる。この波形合成部1
0の出力周波数ｆは、位相同期ループ17の位相比較器21
に基準信号として加えられる。一方、位相同期ループ17
の分周器20の分周比ＮをＮ＝64に設定する。この結果、
位相同期ループ17の電圧制御発振器19の出力周波数Ｎ・
ｆは、分解能1Hzステップで226Hz（67.108864MHz）から
227Hz（134.217728MHz）の間を変化することになる。こ
のような位相同期ループ17の電圧制御発振器19の出力周
波数Ｎ・ｆは、複数の分周器d1〜dnよりなる分周部22に
加えられて順次1/2ずつ分周される。これにより、分周
器d1の入力信号s1の周波数は227Hzになって分周器d2の
入力信号s2の周波数は226Hzになり、以下同様に、分周
器dnの入力信号snの周波数は227-n+1Hzになり、分周器d
nの出力信号sn+1の周波数は227-nHzになる。これら分周
部22の入出力信号s1〜sn+1はマルチプレクサ23に加えら
れる。そして、このマルチプレクサ23は、制御部24から
加えられる所望周波数に応じた制御信号に従って分周部
22の入出力信号s1〜sn+1のいずれかを選択的に出力端子
25に出力する。
従って、分周部22を27個の1/2分周器で構成することに
より、20Hz（1Hz）から227Hz（134.217728MHz）までの
周波数の信号を1Hz分解能で設定することができる。な
お、マルチプレクサ23から出力端子25に出力される信号
の波形は、デジタル処理に適した方形波のパルス列にな
る。
より、20Hz（1Hz）から227Hz（134.217728MHz）までの
周波数の信号を1Hz分解能で設定することができる。な
お、マルチプレクサ23から出力端子25に出力される信号
の波形は、デジタル処理に適した方形波のパルス列にな
る。
このように構成することにより、扱う周波数は所望周波
数と等しくなり、同一出力周波数で比較すると、従来よ
りもシールドの条件を緩和でき、低コスト化が図れる。
数と等しくなり、同一出力周波数で比較すると、従来よ
りもシールドの条件を緩和でき、低コスト化が図れる。
また、従来のような複雑な分周回路は不要になり、回路
構成の簡単化が図れる。
構成の簡単化が図れる。
また、回路の大部分を集積回路化でき、大幅な小型化が
可能であり、量産効果も期待できる。
可能であり、量産効果も期待できる。
なお、上記実施例では、位相同期ループ17の分周器20と
分周部22を構成する分周器d1〜dnをそれぞれ個別に設け
る例を示したが、これら位相同期ループ17の分周器20と
分周部22を構成する分周器d1〜dnとを第２図に示すよう
に共用してもよい。
分周部22を構成する分周器d1〜dnをそれぞれ個別に設け
る例を示したが、これら位相同期ループ17の分周器20と
分周部22を構成する分周器d1〜dnとを第２図に示すよう
に共用してもよい。
また、上記実施例では、20Hzから227Hzまでの周波数の
信号を1Hz分解能で出力できる信号発生装置の例を説明
したが、周波数範囲および設定分解能は適宜変更できる
ものであり、実施例に限るものではない。
信号を1Hz分解能で出力できる信号発生装置の例を説明
したが、周波数範囲および設定分解能は適宜変更できる
ものであり、実施例に限るものではない。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な構
成で、周波数精度の高い高周波信号を高い周波数設定分
解能で得ることができるデジタル形信号発生装置が実現
でき、実用上の効果は大きい。
成で、周波数精度の高い高周波信号を高い周波数設定分
解能で得ることができるデジタル形信号発生装置が実現
でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例の要部を示すブロック図、第３図は
従来の装置の一例を示すブロック図である。 10……波形合成部、17……位相同期ループ、22……分周
部、23……マルチプレクサ、24……制御部。
本発明の他の実施例の要部を示すブロック図、第３図は
従来の装置の一例を示すブロック図である。 10……波形合成部、17……位相同期ループ、22……分周
部、23……マルチプレクサ、24……制御部。
Claims (1)
- 【請求項１】所望周波数に応じて任意に設定されるアド
レスデータに従って波形メモリから正弦波の波形データ
を読み出しアナログ信号波形に変換して出力する波形合
成部と、 この波形合成部の出力信号が基準信号として位相比較部
に加えられるとともに電圧制御発振器の出力信号が分周
器を介して位相比較部に帰還される位相同期ループと、 この位相同期ループの出力信号を1/2ずつ順次分周する
複数の分周器よりなる分周部と、 これら分周部を構成する複数の分周器の入出力信号を所
望周波数に応じて選択的に出力するマルチプレクサと、 所望周波数に応じて波形合成部に加えるアドレスおよび
マルチプレクサの選択動作を制御する制御部、 とで構成されたことを特徴とするデジタル形信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132823A JPH0783263B2 (ja) | 1987-05-28 | 1987-05-28 | デジタル形信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132823A JPH0783263B2 (ja) | 1987-05-28 | 1987-05-28 | デジタル形信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296522A JPS63296522A (ja) | 1988-12-02 |
| JPH0783263B2 true JPH0783263B2 (ja) | 1995-09-06 |
Family
ID=15090388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132823A Expired - Lifetime JPH0783263B2 (ja) | 1987-05-28 | 1987-05-28 | デジタル形信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151824A (ja) * | 1987-12-09 | 1989-06-14 | Aikomu Kk | 周波数シンセサイザー |
| JPH0496489A (ja) * | 1990-08-09 | 1992-03-27 | Victor Co Of Japan Ltd | カラーバースト信号の特定位相にロックしたクロック信号の発生回路 |
| JP4220836B2 (ja) * | 2003-05-28 | 2009-02-04 | 三菱電機株式会社 | マルチバンド発振器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529849U (ja) * | 1978-08-15 | 1980-02-26 | ||
| JPS55147807A (en) * | 1979-05-07 | 1980-11-18 | Mitsubishi Electric Corp | Signal generator |
| JPS59219027A (ja) * | 1983-05-27 | 1984-12-10 | Yaesu Musen Co Ltd | Ｐｌｌ回路 |
-
1987
- 1987-05-28 JP JP62132823A patent/JPH0783263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63296522A (ja) | 1988-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070906 Year of fee payment: 12 |