JP4903969B2 - 回転周波数合成器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、（限定的ではないが１００ＭＨｚのオーダの）極めて高い基準クロック周波数及び（基準クロック周波数と同程度のオーダの）極めて高い比較周波数を用いるが、極めて細かな周波数の解像度を提供するような新しい種類のフェーズロックループ（ＰＬＬ）周波数合成器に関する。ここで、周波数のステップは、（限定的ではないが１０ＫＨｚのオーダであって）比較周波数よりも、数オーダ小さいものとなっている。また、本発明は、特に、ケーブルテレビ（ＣＡＴＶ）、高速デジタル通信（デジタルテレビ及びインターネットのための高速ケーブルデータモデム）、高周波（ＨＦ）、超短波（ＶＨＳ）、極超短波（ＵＨＦ）バンド或いはそれよりも高い周波数に於ける無線通信及び消費者用並びに商用の電子装置等の用途に好適であるように大幅な性能の改善がなされているが、単純且つ製造コストが低く、シングルチップとして構成し得るような近代的な集積回路に集積化するのに適するようなＰＬＬ合成器に関する。更に、この発明は、コヒーレントなマルチキャリア通信システムに於けるキャリアの精密な位相制御の分野に関連する。
【０００２】
【従来の技術】
近代的な通信その他の電子システムに於いては、信号周波数アップ又はダウン変換のためや、変調或いは復調のための局部周波数源や、プロセッサやコントローラに用いられる様々なクロック信号などのための様々な機能にとって必要な内部信号を生成する必要が生じる場合がある。このような信号が生成される際の質及び速度に関する要求は用途に応じて様々であるが、一般に、高いスペクトル的な純粋性を有するような信号を生成することが好ましく、またしばしば必要とされる。通信に於いて一般的に用いられる周波数高速走査（システムfrequency agile systems）の場合には、チャンネル周波数をダイナミックに変更し得るチューニングスピードも重要となる。この技術分野に於いてよく知られているように、上記したような課題を解決することが周波数合成器の目標である。従って、周波数合成器にとって一般的に必要とされていることは、基準信号を用いることにより、所望の周波数に於いて、システム及び用途の要求に適合するようなスペクトル的な純粋性、位相ノイズ及びチューニングスピード特性を有するスペクトル的にクリーンな信号を生成し或いは他の信号を安定化させ得ることである。しかも、合成、安定化或いは同期されつつある信号に付随する好ましくない成分を除去或いは減衰するために合成器が用いられる場合が多い。このような場合の例としては、合成器を用いて電圧制御発振器（ＶＣＯ）に見られる比較的高いクローズイン（close-in）位相ノイズを低減させるために合成器が用いられる場合がある。更に、合成器が、位相或いは周波数変調又は復調を実行し或いは補助し得ることが、必要でないとしても好ましいとされる場合が多い。ケーブルテレビに用いられるような光ファイバーリンクや、同軸ケーブルシステム等のような様々な媒体に渡って多数のコヒーレントなキャリアを用いるような用途に於いては、伝送システムに於ける歪み特性を改善するためにキャリアを正確に位相制御することが望まれ、そのような場合に、周波数合成器がキャリア位相制御機能をも果たし得ることが有利である。
【０００３】
デジタルケーブルテレビや高速データモデムに用いられる直角振幅変調（ＱＡＭ：quadrature ampltitude modulation）や、デジタル携帯電話に用いられる直角位相変調（ＱＰＳＫ：quadrature phase modulation）や、アナログ携帯電話に用いられるＦＭ変調、その他同様な変調フォーマットを用いるもの等のような位相又は周波数変調を用いる近代的な通信システムに於いては、システムの性能を確保し信号の劣化を防ぐために、合成された信号の位相ノイズ性能が益々重要となってきた。この技術分野に於いてよく知られているように、位相或いは周波数として情報を含む変調信号を処理するために用いられるソースの位相ノイズが過大であると、所望の信号のＳ／Ｎ比或いはビットエラーレート（ＢＥＲ）が劣化し、感度が低下すると共にシステムの性能が損なわれるということがよく知られている。これは、ＲＦ信号をＩＦ信号にダウン変換、或いは逆に変換するために局部発振器ＬＯの位相ノイズが、情報を伝達する復調信号に結果として加えられ、Ｓ／Ｎ又はＢＥＲを直接劣化させるような低偏差ＦＭ或いは低シンボルレートＱＰＳＫシステムなどのような狭いバンド幅伝達を利用するシステムに於いて特に顕著である。チャンネルが高密度に配置されたようなシステムに於いては、隣接するチャンネル間の干渉のためにＬＯ位相ノイズが感度を劣化することがあり得る。そのため、ＬＯ位相ノイズ側波帯が、受信機に於いて隣接するチャンネルをダウン変換し、それを所望の信号上に直接配置することから、干渉を引き起こす。送信機ＬＯの場合には、隣接するチャンネル周波数に於いて発生する発信されたＬＯ位相ノイズ側波帯が、隣接するチャンネルの周波数にチューニングされた受信機に対して直接干渉を引き起こす場合がある。
【０００４】
位相ノイズについて議論するとき、位相ノイズはノイズ的にランダムであって、合成される信号の周りに連続的なスペクトル分布を有することに留意することが重要である。これは、信号の近傍に於いて様々な不要な成分として存在し得るディスクリートな望まない側波帯と区別されるべきである。この技術分野に於いてよく知られているように、合成信号のディスクリートな不要な側波帯は、ランダムな位相ノイズ側波帯よりも重要である。なぜなら、それらは同様ではあるが、多くの場合、より好ましくない作用を及ぼすからである。このような場合に、上記したような必要が全て満たされるか否かについては合成器に期待され、スペクトル的な純粋性及び位相ノイズの要請がシステムの設計及び具体化の選択肢に於ける支配的なファクターであることが強調される。最後に、このような機能が、経済的であって、再現可能でしかも容易に製造し得るように達成されることが常に望まれる。
【０００５】
周波数合成器を実現する上で、直接合成及び間接合成法の２つのよく知られた一般的な手法が存在する。これらの２つの手法の様々な組み合わせも当該技術分野に於いてよく知られている。直説法としては、直接アナログ合成（ＤＡＳ）及び直接デジタル合成（ＤＤＳ）があり、間接法は主にフェーズロックループ（ＰＬＬ）の利用に依るものである。
【０００６】
直接アナログ合成法は、所望の出力周波数を、アナログアップ／ダウン変換、逓倍、フィルタリング及び１つ又は複数の基準信号の減衰／増幅などの手段を組み合わせることにより達成される。また、主にデジタル分周器等を用いることによる周波数分周も利用される。
【０００７】
直接デジタル合成は、サンプルプロセスに利用するもので、所望の波形を表わすデジタルワードが計算され、サンプリングクロックの助けを受けて、デジタル−アナログ変換器に於いて所望のアナログ信号へと変換された後、アンティエイリアシングフィルターに送られる。
【０００８】
間接合成手法は、シングルループＰＬＬに於ける１つの発振器或いは複数ループＰＬＬに於ける複数の発振器が、制御された要領をもって１つ又は複数の基準信号に対して位相及び周波数ロックされるような方法を利用するものである。フェーズロックループが、このような目的を達成するために最も一般的に用いられるが、シンクロナス発振器とも呼ばれるインジェクションロックド（injection-locked）発振器等のような他の手段も、この機能を果たすために用いることができる。
【０００９】
上記したような手法のそれぞれは、周波数範囲、周波数走査速度及びスイッチング速度、位相ノイズ及び不要側波帯性能、電力消費、サイズ、コスト、製造容易性、再現性等についてそれぞれ利点及び欠点を有している。これらのファクターの多くは互いに矛盾するものであって、どの方法が最も利用に適するかを選択する際の考慮事項或いは選択肢は、意図された用途の性質に応じて決定される。これらのファクターに関するこれらの手法の特性は、当該技術分野に於いてよく知られているが、この議論を完成したものにするために、これらの手法のそれぞれのキーとなる特性を以下にまとめた。
【００１０】
ＤＡＳは、恐らく、最も位相ノイズやクローズインスパーズの点で最もスペクトル的に純粋であって、最も早いスイッチング速度を達成でき、最も広い周波数範囲を有するが、周波数走査速度が限られ、サイズが大きく、より複雑であって高コストであり、製造時に於いて調整を必要とする。従って一般に大量且つ経済的な用途には適していない。
【００１１】
ＤＤＳは、ノイズ及びクローズイン（close-in）スペクトル的純粋性についての性能、連続的な位相能力を備えた高速スイッチング能力、或いは良好な周波数走査速度を有するが、実用的には約１００ＭＨｚ程度の限られた周波数範囲を有し、コストが、周波数と共に増大するが、中程度或いは高く、大容量の用途に比較的限られた数量で採用するのに適している。
【００１２】
ＰＬＬに基づく周波数合成器は、ノイズ及びクローズインスパー（spur）性能に関して中程度又は良好であって、スイッチング速度は低速から中速であって、広い周波数範囲を有し、通常ＶＣＯにより制限されるような周波数走査速度を有し、コストが低或いは中程度であって、再現性が中程度或いは良好であって、電力消費が少ない。
【００１３】
シングルループＰＬＬに基づく周波数合成器が、大容量通信システム用途に於いて他の追従を許さない程度に最も広く利用されている。多くの場合、コストが低く、部品数が少なく、単純な構造を有し、電力消費が少なく、性能レベルがそこそこである等様々なファクターに関して最も良好な妥協点を提供するからである。以下の議論に於いてはシングルループＰＬＬ形式の合成器について従来技術の議論を行い、このタイプの従来技術の欠点について強調するものとする。なぜなら、これらの欠点のあるものが、本発明により解決されるべき対象となるからである。
【００１４】
上記したように、ＰＬＬ合成器は、基準信号に対して発振器を位相ロックする原理に基づき動作する。以下の議論を単純化するために、１つの発振器及び１つの基準信号を用いた場合について議論を限定することにする。但し本発明を限定することを意図していないことを了解されたい。
【００１５】
一般に、各ＰＬＬは低ループネガティブフィードバック制御システムを構成する。ここでは、制御されるべき変数は、制御要素の位相であって、制御要素は通常はＶＣＯからなる可変周波数能力を有する発振器である。このようなフィードバックシステムは、発振器の位相からなる制御されるべき変数を、対応する基準パラメータとしての基準位相と比較することにより偏差信号を発生するための機構を必要とする。この偏差信号は、ループフィルタにより制御信号に変換され、これは、偏差信号をゼロ又は有限の値に減少させるような方向に発振器を操作するために用いられる。
【００１６】
ＰＬＬに於いては、偏差信号は位相ディタクタと呼ばれる位相比較器により生成される。位相検波器は、発振器の位相を基準信号の位相と比較し、位相差に比例した偏差信号を発生する。偏差信号は、更にループフィルタにより調整される。ループフィルタは、通常受動的又は能動的な一次又は複数次のフィルタからなり、その後段には制御信号を生成するための増幅器が接続される。ループフィルタの出力から得られたこの制御信号を発振器のチューニングのラインに接続することによりフィードバックループが閉じられ、ＰＬＬ回路が完成する。しかしながら、フェーズロックが引き起こされる前に、周波数ロックが引き起こされなければならない。フェーズロックを取得する間に、基準信号と発振器信号との間の周波数の差に応じて、位相検波器のみによっては発振器の周波数を正しい方向に操作するような十分な操作信号を得ることができない場合があり、このような取得過程を補助し或いは可能にするために、所謂位相周波数検波器（ＰＦＤ）或いは周波数プリチューニング又は周波数走査等のような他の手段が用いられる。取得段階に於いて、ＰＦＤ或いはその他の手段が、周波数偏差の方向に適合した正しい極性のＤＣ操作信号を提供し、これが発振器をロックする方向に正しくガイドする。
【００１７】
発振器が有するであろう位相の変動をループが正しく是正し得る能力は、ループのループバンド幅（ＬＢＷ）に依存する。ＬＢＷ内に於いて、ループは発振器自体が有するであろうあらゆる位相の変動（位相ノイズ）を除去し、一方発振器は基準信号の位相をコピー即ち追随する。それはまた、ループ内の他の部分に於いて生成されたＬＢＷ内に収まるノイズ（例えばフェーズ検波器のノイズ）をも追随する。このノイズは、基準信号の位相ノイズに加えられる。ループは、組み合わされたノイズを、（ループ内の全分周比、即ち）Ｎｔｏｔに等しいファクターをもって増大させ、この増大されたノイズを用いてＶＣＯを位相変調する。以下に示されるように、このノイズの増大が、周波数合成器に於ける位相ノイズ性能を劣化されるキーとなるファクターであることが多い。
【００１８】
通常、発振器の所望の出力周波数は基準周波数とは異なる。しかも、高速周波数走査システムに於いて、発振器は異なる時点に於いて異なる周波数にチューニングし得る必要がある。この目的のために、或る種のプログラマブル周波数スケーリングが必要になる。この機能は、分周比即ちモデュラスが固定され或いは可変にされた所謂プリスケーラ及びプログラマブルカウンタにより達成される。プログラマブルカウンタは、動作可能な周波数の上限値の点で限界を有することから、プリスケーラは、発振周波数をスケールダウンし、プログラマブルカウンタの動作可能な周波数範囲内に収めるために用いられる。
【００１９】
しばしば、基準周波数もスケールダウンし、基準周波数が、比較周波数と呼ばれるより低い周波数に分周される必要がある。比較周波数とは、発振器及び基準周波数信号のスケールダウンされたものの位相及び周波数を比較するための周波数である。ロック状態に於いて、発振器及び基準信号のスケールされた周波数は、ＰＬＬ動作によって等しくされ、周波数の安定が次の式により示される。
【００２０】
fosc = Ntot×fc (1)
fc = fr/R (2)
ここで、foscは発振器の出力周波数であって、Ntotは発振器信号の全分周比であって、frは基準周波数、Rは基準周波数の分周比であり、fcは比較周波数である。
【００２１】
関連技術分野の文献に詳しく議論されているように、合成発振器の出力に於ける位相ノイズの主な原因は、（ループにより除去されなかった発振器のノイズの部分である）残留ＶＣＯ位相ノイズ及び（分周器や位相検波器等のような）ループ要素のノイズパワーの組み合わせである。このループノイズは、ファクターNtot2即ち20log(Ntot)をもってループにより増大される。ＬＢＷ内に於いて位相比較器の出力から発生するランダムノイズ及びディスクリートなスパーズは、このファクターにより乗算され、発振器に加えられ、発振器ではこれらの信号による位相変調が引き起こされる。ＬＢＷ外に於いては、ループはその伝達関数に従ってこのような信号を減衰させる。比較周波数fcが比較的低く、発振周波数foscが比較的高い場合、数値は極めて高い値となり、残留分子ＶＣＯ位相ノイズを超え、優勢的となり、システムにとって可能な最終的なノイズ性能に対して制限的なファクターとなる。
【００２２】
ループ内に於けるノイズの増大（即ちノイズゲイン）の悪影響の一例は、ケーブルテレビシステムに於いて見られ、そのような場合にチャンネルの周波数間隔は６ＭＨｚであるが、チャンネルキャリア周波数は１２．５ｋＨｚの整数倍でなければならない。（標準的な周波数プランに於いては、殆どのチャンネル周波数は０．２５ＭＨｚの倍数であるが、ＦＣＣ（Federal Communication Commision）の規制により、幾つかのチャンネルは、この周波数グリッドから２５ｋＨｚオフセットされ、また別の幾つかのチャンネルが１２．５ｋＨｚオフセットされていなければならない。しかも、ケーブルテレビシステムの或るものは、ＩＲＣ（incrementally related carriers）プランと呼ばれる、標準的なプランから全てのチャンネルが１２．５ｋＨｚオフセットされている。）このようなチャンネル周波数の要求を満たすために、１２．５ｋＨｚの比較周波数が必要となる。ケーブルヘッドエンド変調器或いはセットトップ変換器に於いて９７０ＭＨｚの近傍で作動する局部発振器に於いて、ノイズ増大値が９８ｄＢにも到達する。ノイズの増大の別の例は発振器に於いて見られ、携帯電話に於いて一般的であるようなステップサイズを３０ｋＨｚとする９００ＭＨｚの周波数が合成される。このステップサイズは、３０ｋＨｚの比較周波数を必要とし、この場合のノイズ増大値は９０ｄＢに近い。このようなレベルのノイズゲインは、上記した２つの例の場合のように、システムに於ける可能な位相ノイズ性能に対して厳しい制限的ファクターとなり得る。
【００２３】
式（１）及び（２）から、周波数ステップ解像度即ち発振器周波数の最小周波数変分は、次の式により表されるように、比較周波数fc及び可能な最小分周比Ntotの変分の関数であることが明らかである。
【００２４】
Δfosc = fstep =ΔNtot×fc (3)
ここで、Δfosc = fstepは発振器の周波数の最小可能周波数変分であり、Ntotは全分周カウントNtotの可能最小変分である。式（３）から、Ntotが整数であれば、即ちΔNtot＝１の最小変分を有するものであるとすると、可能な最小ステップサイズΔfosc = fstepは、fcに等しいことが明らかである。また、式（１）から、Ntotが整数であることは、foscとfcと間に所定の整数関係が必要であることを意味している。
【００２５】
比較周波数が低いことによるもう１つの悪影響は、スイッチング速度に対して間接的な影響を及ぼすことである。この技術分野に於いて、スイッチング速度がループバンド幅ＬＢＷに反比例することがよく知られている。ＬＢＷが比較周波数よりもかなり低くなければならない場合がしばしばある。なぜなら、比較周波数にエネルギーを有する信号が、位相比較器からこの周波数の漏洩のために、ループ内に発生する場合があるからである。発振器の位相変調及びそれにより引き起こされるディスクリートな発振器の側波帯を防止するために、ループはfcに於ける好ましくないエネルギーを減衰させなければならず、それを達成するためにはループのバンド幅を周波数fcよりもかなり減少させる必要がある。ＬＢＷを減少させることは、好ましくない側波帯を減少させるものの、合成器のスイッチング速度をも減少させる。ＬＢＷを減少させることは、通常は、ループにより除去されるはずの内部発振器位相ノイズの除去の度合いを減少させる場合がある。スイッチング速度の問題を解消するために、多くの合成器の設計に於いては、広いものと狭いものとの間でＬＢＷをダイナミックにスイッチさせるようにしている。広いバンド幅は、取得過程をスピードアップさせるために、取得段階の間に選択され、狭いバンド幅は、通常の作動のためにスイッチインされる。このようにしてスイッチング速度を改善し得るものの、ＬＢＷが狭いことにより、発振器のノイズ除去性能が劣化したままとなる。
【００２６】
狭いＬＢＷに付随するもう１つの悪影響は、マイクロフォニックスと呼ばれる機械的なショックや振動による発振器の位相変調に関連する。一般に、機械振動は、（バラクタダイオード、インダクタ等の）ＰＬＬの様々な部品のパラメトリック変調を引き起こし、これは発振器の位相変調の原因となる。ループは、ＬＢＷ内では、機械振動のスペクトルエネルギーを除去するものの、ＬＢＷの外に於いては、ループは、発振器を振動による位相変調から保護することができない。従って、より広いループはショック及び振動に対して抵抗力を有するが、バンド幅の狭いループはそれ程抵抗力を有していない。
【００２７】
利用可能な形式のＰＬＬ合成器についての議論に再び戻ることにする。近代的な消費者用の通信システムに於いて、コストを低減し、小型化し且つ低電力消費化し得るかは、発振器を除く合成器の全ての部分を単一の集積回路に集積し得るかに依存する。これは、シングルチップソリューションと呼ばれる。より進んだ用途に於いては、発振器もチップ上に集積することが必要とされる。
【００２８】
現在、当該技術分野に於けるシングルチップ低コストソリューションとして利用されているシングルループＰＬＬ合成器には３つのタイプがあり、これらはNtot分周比が達成されるやり方に主な相違点がある。これら３つのタイプは次の通りである。固定モジュラスプリスケーラ型、デュアルモジュラスプリスケーラ型及び分数Ｎ型ＰＬＬ合成器である。
【００２９】
固定モジュラスプリスケーラは、分周比Ｐの固定プリスケーラを含んでいる。ここで、Ntot＝Ｐ×Ｎであって、Ｎがプログラマブルカウンタの分周比である。式（３）によれば、最小変分がＰ×fcに制限される。例えば、Ｐ＝１０であってステップサイズが３０ｋＨｚであるとすると、比較周波数fcは３ｋＨｚの低い周波数である必要があり、前記した例に於いては、これは、ループ内のノイズゲインを更に２０ｄＢ増大させる。明らかに、このタイプの合成器の限界は、上記した問題を一層悪化させるものであって、多くの用途に於いてこれは満足できる性能を提供しない。
【００３０】
デュアルモジュラスプリスケーラ型はNtot＝Ｎ×Ｐ＋Ａの分周比を提供し、従って出力周波数は次の式により与えられる。
【００３１】
fosc = (Ｎ×Ｐ＋Ａ)×fc (4)
このタイプの合成器に於ける最小変分は、比較周波数に等しい（Δfosc = fstep = fc）。なぜならＡは１ずつ増大させ得る整数であるからでる。この合成器は、ディアルモジュラスプリスケーリングの原理に基づいて作動する。この場合、分周信号のＡサイクルの間に、foscがＰ＋１により分周され、それに引き続く分周波形のＮ−Ａパルスについては、モジュラスが、Ｐにスイッチされる。従って、１つの分周サイクルに於ける全パルスカウントは、Ａ×(Ｐ＋１) ＋ (Ｎ−Ａ)＝Ｎ×Ｐ＋Ａとなる。この形式の合成器は、業界に於ける主役として広く利用されている。
【００３２】
分数Ｎ型合成器（ＦＮＳ）は、シングルチップＰＬＬ周波数合成器の技術分野に於ける最先端技術を構成している。これは非整数の分周比を提供する唯一の形式であって、従ってステップサイズよりも高い比較周波数を提供する。現在、入手可能なＦＮＳ集積回路は、１／５及び１／８からなる非整数分周比を提供し、対応する出力周波数変分をfc／５及びfc／８とすることを可能にする。比較周波数を８倍することにより、ノイズの増大数値を１８ｄＢ減少させることができるが、依然として増大数値は比較的高いままである。
【００３３】
ＦＮＳは、デュアルモジュラスプリスケーラ合成器を拡張したものである。非整数値により分周する能力は、全分周比を時間の関数として変動させることにより達成され、全分周比はNtotに固定されず、時間と共に制御された要領をもってNtotからNtot＋１の間でダイナミックに変更され、平均分周比を、整数値ではなく分数とすることができる。分数Ｎ合成器の作動原理は、図１を参照することにより理解されよう。図１には、ＦＮＳの機能的ブロック図が示されている。図示されているように、通常のデュアルモジュラスプリスケーラ合成器を拡張する働きを発揮する部分が、モジュロＭ分周比を備えた位相アキュミュレータ、分数レジスタＦ及び補償ＤＡＣを備えている。モジュロＭ位相アキュミュレータは、Ｎカウンタから送られてくるパルスをカウントし、このパルスレートをＭに等しいファクターをもって分周する。通常、システムは通常のデュアルモジュラスタイプと同様に、Ntot＝Ｎ×Ｐ＋Ａをもって分周動作を行う。しかしながら、ＭカウンターがＦに等しい値に到達する度毎に、Ｎカウンターは１つのオーバーフローパルスを発生し、このパルスは分周信号の追加のサイクルのためにデュアルモジュラスプリスケーラに対してＰ＋１による分周を行わせ、それによってＡをＡ＋１に増大させる。ここで、Ｆは分数レジスタＦにより予めセットされた値である。システムは、Ntot＋１＝Ｎ×Ｐ＋Ａ＋１により分周を開始し、Ｎカウンターから次のパルスが到来した時にそれを停止し、Ｐ＋１サイクルによる分周をＡに戻し、その時にシステムは、再び通常のＮ×Ｐ＋Ａの分周比に復帰する。システムはＭカウンタからオーバーフローパルスを受けるまで、通常のレートをもってカウントを継続し、オーバーフローパルスを受けた時にNtot＋１レートにスイッチされ、その後サイクル全体が繰り返される。
【００３４】
分数Ｎ合成器の出力周波数は次の式により与えられる。
【００３５】
fosc = ｛Ｎ×Ｐ＋Ａ＋（Ｆ／Ｍ）｝×fc (5)
ここで、Ｍは、位相アキュミュレータのモジュラスであり、Ｆは分数レジスタ値である。Δfosc = fstep =（fc／Ｍ）の周波数変分が利用可能である。ＦをゼロからＭ−１に変化させることにより、ステップを連続的に実行することが可能となる。
【００３６】
時間の関数として分周レートを吟味することにより、プログラマブルＮカウンタの出力に於ける平均周波数が、比較周波数と等しいのみであって、（Ｎカウンタ出力に於ける瞬間的なパルスレートである）比較周波数fcには決して等しくないことが明らかである。Ｎカウンタ出力パルスレートは、fosc／（Ntot＋１）とfosc／（Ntot＋１）とからなる２つの値の間を交互に変化する。位相周波数検波器ＰＦＤは、基準分周器Ｒから送られてくる均一なパルスレートの片側及びＮカウンタから送られる可変周波数の他方の側を見る。これらの２つのレートが、けっして等しくないことから、各比較サイクルの終了に於いて、その時点に於ける２つの信号の位相差に等しい偏差信号を常に発生する。この偏差信号はループから完全に除去される必要がある。さもないと、発振器の極度な位相変調が引き起こされるからである。（１つの完全な分数サイクルの間に於ける蓄積位相偏差が、発振周波数に於ける３６０度に等しいことを示すことができる。）位相偏差信号の除去は、修正信号をループ内に直接注入する補償ＤＡＣにより達成される。サイクル毎に見た場合、位相偏差は概ね予想可能であって、Ｍカウンタのカウント状態の関数として正確に判定することができる。従って、補償ＤＡＣは、Ｍカウンタにより直接駆動することができる。各修正サイクルに於いて、ＤＡＣは瞬間的な位相偏差に適合した正確な電荷を発生し、この位相偏差をキャンセルしようとする。修正電荷に必要な精度はかなり高い。例えば、発振器の６０ｄＢ側波帯純粋性を得ようとすると、修正パルス及び位相偏差を０．１％のオーダに抑えることが必要となる。最新のＦＮＳ・ＩＣによれば、これを達成することが可能であるが、広い周波数範囲及び温度範囲に渡って、この種の精度を維持することはしばしば困難である。なぜなら、ＤＡＣ及びＰＦＢによる修正動作は、これらのファクタによる変動の影響を受けるからである。これは主に、ＰＦＤのＩＣに於ける信号伝播の遅れに対する温度の影響及び補償ＤＡＣに用いられる電流源に対する周波数及び温度の影響のためである。広い範囲のチューニングを行う発振器において、ＩＣの外部のアプリケーション回路において、ＤＡＣの補償電流を外部的に調整することがしばしば必要となり、これが製造工程を複雑化する。このようなファクタのために、最終的な位相偏差の補償が限定され、発振器のスペクトル的純粋性を十分にするためには、しばしばループフィルタを用いて、側波帯を更に減少させ、fc／Ｍよりもずっと低いカットオフを有するような、即ちステップ変分周波数よりもかなり低い周波数の低いカットオフを有するＬＢＷを提供しなければならない。上記したように、減少されたＬＢＷは、スイッチング速度及び内部発振器位相ノイズの両者に対して悪影響を及ぼす場合がある。分数Ｎ合成器の技術分野においては、位相偏差修正方法を改善し、上記したような問題のいくつかを軽減する努力が払われている。より進んだ方法によれば、より高次のシグマ−デルタ変調器が補償ＤＡＣとして用いられ、これは位相偏差エネルギーを、修正パルスの適正なノイズの整形により、ループバンド幅の外に押し出し、より一層高い周波数に押し上げることができる。
【００３７】
上記したような従来技術のいずれも、速度に限りのある位相周波数検波器を用いている。従来技術において用いられるＰＦＤのタイプは、出力からのラインフィードバックをリセットするフリップフロップに依存している。この回路の伝送遅れ及びセットアップ並びにホールド時間は、ＰＦＤ動作の最大速度又は周波数を制限する。しかも、フェーズロック状態において、デッドゾーンと呼ばれる現象が発生する。これは、位相検波器のゲインが０となる点であって、ループにおいて不安定性を引き起こし、発振器のランダムな位相変動即ち低周波位相ノイズを引き起こす。
【００３８】
【発明が解決しようとする課題】
このように、当業者であれば、より高い比較周波数において作動可能であるようなＰＬＬ周波数合成器における更なる改良が必要であることが認識されており、このようにして位相ノイズ性能を大幅に改善し、同時に出力発振器周波数の細かい周波数ステップ変分を提供する必要があることが認識されている。このように、本発明の主な目的は、限定的ではないが、現在の集積回路技術に適合するように１００ＭＨｚのオーダであるようなきわめて高い基準クロック周波数を提供することにある。また、基準クロック周波数と同程度のきわめて高い比較周波数において動作し、それに応じてループにおけるノイズ増大ファクタを上昇させ、合成信号の位相ノイズを改善することも目的としている。
【００３９】
本発明の別の目的は、限定的ではないが１０ｋＨｚのオーダの出力発振器周波数の周波数変分の解像度を比較周波数のオーダよりも細かくし得るような合成器を提供することにある。
【００４０】
本発明の更に別の目的は、位相比較の手段としてシングル側波帯（ＳＳＢ）モードで動作する高速デジタルＸＯＲゲートを用いて、ループ内のノイズレベルを更に減少させ、ループからデッドゾーン現象を排除することにある。
【００４１】
【課題を解決するための手段】
本発明のこのような或いは他の目的は、プログラマブル周波数分周器或いはカウンタと共に、周波数制御手段により上側側波帯或いは下側側波帯が選択されるようなＳＳＢミキサを用いて、複数の連続するアップまたはダウン変換を行い、発振器周波数及び又は基準周波数の周波数分周と周波数変換とを組み合わせることにより達成される。周波数変換及び分周の組み合わせは、以下、ＦＲＧ（frequency ratio generation）過程と称するものとする。この場合、変換され或いは分周された周波数は、位相検波器により比較され、発振器のフェイズロックを達成するような閉ループをなすループフィルタに送られる。
【００４２】
本発明の別の目的は、内部波形合成、数学的アルゴリズム、演算、分析その他の設計過程における他の手段を用いることにより、あらゆる合成周波数について、発振器及び基準周波数の比を表す最適な分数展開を決定及び選択し、ハードウェアによる実現可能性及び設計のための基礎を得ることにある。設計段階における演算としては、タイムドメイン波形の演算及び分周、ＦＦＴ、逆ＦＦＴその他の手段を用いて、あらゆる周波数についてスペクトル的純粋性の分析を行うことを含む。このような場合の目的としては、通常ＬＢＷの近傍の、関心のある周波数領域における最適なスペクトル的純粋性の基準を満たすものとして、合成器のハードウェア構成を最適化或いは最小化し得るように選択することであり、ステップ周波数fstep及びその高調波に等しい周波数において発生するスペクトルエネルギーを最小化し、合成器のＰＬＬのループバンド幅を最大化し、できればステップサイズ変分の周波数よりも高い値を達成することが目的である。
【００４３】
本発明の更に別の目的は、周波数制御アルゴリズムを開発且つ実現し、オンボードコントローラ又はマイクロプロセッサのための非揮発性メモリ内に全ての必要な命令及び値を記憶し、合成器のハードウェアのための必要な周波数制御信号を発生することにある。
【００４４】
本発明の更に別の目的は、このような機能を達成するために２レベル（デジタル）回路を用いることにある。速度又は周波数の限界のために現在の技術に基づくデジタル集積回路技術が用いることができない場合には、本発明のある実施例におけるように、アナログ、無線及びデジタル回路を組み合わせることができる。アナログ機能としては、必要であれば、標準的なアナログＲＦ集積回路を用いて実現し、デジタル機能は標準的なＦＰＧＡ又はＡＳＩＣにより実現することができる。
【００４５】
本発明の更に別の目的は、必要となる支援回路を最小化するようにシングルチップ集積回路に集積するのに適するように本発明を実現することにある。支援回路は、デジタルのみのＩＣ又はデジタル及びアナログの混合ＩＣからなるものであって良い。
【００４６】
本発明の更に別の目的は、正確に制御された位相及び位相を細かなステップで制御即ちインクリメント或いはデクリメントし得るような発振器信号を供給し得るようなＰＬＬ周波数合成器を提供することにある。
【００４７】
これらその他の目的は、当業者であれば以下の記載から自ずと明らかになろう。
【００４８】
【発明の実施の形態】
本発明の中心は、周波数比率生成器（FRG：Frequency Ratio Generator）である。FRGの動作の基本原理は、出力周波数（発振器fosc）と入力周波数（基準クロックfref）とが有理関数になっている。即ち、２つの比率は、常に２つの整数PおよびQの比率として表される。式に表すと、
fosc/fref=P/Q、或いは、fosc=fref×P/Q （６）
となる。或いは、fosc/fref比は、式（６a）のように２つの分数の組合わせとして表すこともできる。
【００４９】
fosc×P1/Q1=fref×P/Q （６ａ）
P/Qを代入すると、
P/Q=(P2×Q1)/(P1×Q2) （６ｂ）
となる。P/Q比が、ハードウエアで実現できた場合、fref×P/Qに等しい周波数が生成される。式（６）を完成させるためには、PLLを用いて、発振器をこの周波数に同調させることで必要である。FRGがこの目的を達成する方法を後述する。
【００５０】
数学の分野では、有理数P/Qは様々な等価な分数に展開することができることが知られている。等価な分数は、一連の有理数からなる除算の項、乗算の項、加算の項、および減算の項にすることができる。例えば、3/2＝1+1/2のように展開することができる。様々な分数の展開の仕方があるが、ハードウエアへのインプリテーションに最も適した展開に注目する。４つの算術演算を調べて、ハードウエアへのインプリテーションが可能か否かを調べ、動作中の変数が周波数であることに注意し、次のことが分かった。
【００５１】
（１）加算：２つの周波数の加算（f1+f2）には、単側波帯（SSB）の混合が必要である。ここでは、上側の周波数帯域（USB）を用いる。周波数変換の分野では、２つの周波数のSSBの混合により、１つの主周波数が生成される。この主周波数は、生成される側波帯が上か下かによって、２つの周波数の加算或いは差の何れかに等しい。SSBの混合の場合、f1周波数およびf2周波数の両方の直角信号（0°および90°の位相信号）が必要である。このためには、以下の実施例の説明で示すある制限が必要である。別法では、両側波帯（DSB）の混合をして、バンドパスフィルタを目的の側波帯に調節し、不要な側波帯を排除する。しかしながら、この方法は、主に外部フィルタが必要なことから、集積回路への組み込みには適していない。
【００５２】
（２）減算：２つの異なる周波数f1およびf2を、SSB混合によって得ることができる。ここでは、下側の側波帯を用いる。
【００５３】
（３）乗算：１つの周波数を整数で乗算すること。これは、ハードウエアで行うのが困難である（ループにおけるディバイダを備えた別のPLL、或いは同調注入同期発振器が、この機能を達成するために必要となりうる）。２を乗じて実現することは比較的容易であるが、通常は、乗算を必要とする分数展開は好ましくない。
【００５４】
（４）除算：ある周波数の整数での除法には、この機能を達成するために、周知の分周器やカウンタが用いられる。
【００５５】
従って、加算、減算および除算を用いた展開が好ましく、また項が少ない（最小展開長さ）のが好ましい。
【００５６】
上記の基準を満たす好適なタイプの分数の展開を、以下に示す。
【００５７】
fosc/fref=P/Q=1±１/p1±1/p2±1/p3±...±1/pn （７）
ここで、pi,i=1,2,3,...nは正の整数である。
【００５８】
別のタイプの好適な展開を以下に示す。
【００５９】
fosc/fref=P/Q=1±１/q1(1±1/q2(1±1/q3(...1±1/qn))...)
（８）
ここでも、qi,i=1,2,3,...nは正の整数である。
【００６０】
好適な別の展開には、式（６a）に従ったfosc周波数およびfref周波数の両方の展開が含まれる。このとき、P1/Q1およびP2/Q2は共に有理分数であり、それぞれは式（７）および式（８）のような分数に展開することができる。上記の式の組合わせ（所望の信号の一部が式（７）に従って合成され、別の部分が式（８）に従って合成される）も好適な分数の展開の１つである。
【００６１】
式（７）および式（８）が本発明のFRGにおけるハードウエアによって実現された方式が、図２および図３にそれぞれ示されている。上記に従った他の各式の実現、或いはそれらの組合わせの実現は、同様の方法で行うことができる。ハードウエアの実現における主な構成ブロックは、周波数の加算／減算のためのSSBミキサ、および周波数を分周するためのディバイダである。SSBミキサへの各入力には、位相および直角位相における２つの信号（単純にするために図示せず）が含まれる。直角位相信号を得るために、動作周波数（遅延回路の位相のずれが信号の周波数によって変化するため、本来は広帯域ではない）において９０°位相がずれたのに等しく遅延させる遅延回路か、或いは２で除すディバイダ回路の何れかを利用することができる。これについては、以下の実施例で説明する。このようなことが必要なため、係数piまたは係数qiを分数の展開に用いる。すなわち、係数は２で除すことができる偶数である必要がある。
【００６２】
図２および図３におけるブロック図はそれぞれ、式（７）および式（８）に従い、ループフィルタおよび発振器を加えてPLL回路を完成させて、作成することができる。PLLの周波数を得る方法自体は本発明の目的ではないので、その方法は図示されていない。しかしながら、周波数を得るための支援が必要な場合は、位相を得るときにスイッチが切られる周波数弁別器、周波数掃引法、または予めの周波数同調などの当分野で周知の技術を用いることができる。一例として、別の同調信号がループ増幅器の信号と合算される予めの周波数同調を、発振器を予め同調するために用いて、その周波数を目的の周波数に近づけさせる。すなわち、PLLの範囲内のロック内にその周波数を同調させて、PLLがロックを得られるようにする。
【００６３】
与えられた分数P/Qについて、式（７）および式（８）における係数piおよびqi（i=1,2,3,...,n）のセットに対して多数の解がありうる。多数の解があるため、設計の幅が広がる。係数piおよびqiの計算は、繰り返しであるため、利用できる様々な数学的および技術的手段によって行うことができる。Qが素数でない場合、構成項の積に分解することができる。各項は、整数の指数にすることができる素数である。すべての係数piおよびqiは、これらの因数の積を組合わせたものである。一般に、Qが多くの因数をもてばもつほど、係数piおよびqiの可能な解が増える。foscおよびそれに必要な増分（fstep）が与えられれば、frefの選択によってQがすぐに決まる（式（１０）に示されている）。このことは、発振器の周波数に必要な任意の特定の範囲及びステップのサイズ、最適な周波数frefを得ることができ、分数展開によって最適なハードウエアを実現でき、かつハードウエアの性能を高めることができる。
【００６４】
一般に、新たなP値に対応する新たな各周波数のために、新たな係数piまたはqiの計算が必要である。Pを１増分する場合でも、計算結果は、完全に異なった係数の値になりうる。fosc/frefに等しいP/Q比は、可能な最小の増倍比を表し、ループにおけるノイズ増倍率の理論的な下限に等しくなる。したがって、FRGが、ループで生じるノイズ増倍率における理論的な下限値に近づくと言える。Pが最小増分１をもつ整数であるため、利用できる最小の周波数の増大は以下の式で示される。
【００６５】
fstep=fref/Q （９）
fstepは、装置に存在する最小周波数である（装置におけるその他の周波数はこの周波数の整数倍である）。逆に、1/fstepは、装置の共通の周期数を示す。すなわち、これは装置の任意の波形や信号の最も長い周期である。従って、装置の任意の信号の任意の２つのスペクトル成分間の最小距離がfstepに等しい。所定の基準周波数がfrefであり、増大周波数がfstepの場合、Ｑは以下の式で求めることができる。
【００６６】
Q=fref/fstep （１０）
式（７）の個々の項は、fref/pi（i=1, 2, 3, ..., n）に等しい周波数を有する。しかしながら、デジタルの特性により、これらの各信号は調波を含むことになり、処理時に存在する全信号のスペクトル畳み込みの結果として出力スペクトルは多数の周波数を含むことになる。スペクトル分析は、所望の出力周波数付近のスペクトル純粋性が許容可能なものであることを確認するために合成周波数毎に必要である。出力波形のスペクトルを得るために、先ず信号の時間領域パルス波形を得てFFT計算しなければならない。合成器の種々の構成単位において信号が処理及び／または生成される際、各内部ノードに対し或いは対象となる特定のノードのみに対してシステム周期数（式（９）の1/fstepに等しい）に等しい１つの全サイクルに対する波形を計算することにより、時間領域波形を得ることができる。FFTの実行は、スペクトル純粋性情報をもたらすことになる。任意の２つのスペクトル線の最小周波数間隔はfstepの周波数以下であってはならず、係数piまたはqiの固有値によってfstepまたはその倍数に等しい分離度において所望の信号付近にエネルギーが存在するかどうかはわからない場合もありうる。スペクトル純度が十分でなければ、新たな分数展開解法を探してスペクトル分析を繰り返すべきである。分数展開によって満足できるな解が見つからなければ、オプションとして１若しくは複数の内部信号を外部フィルタリングすることを考えることができる。これは、フィルタを通過して外部フィルタリングのためのICを出て（信号はこの時点でアナログ信号になる）、一種のコンパレータを通過してICに再入する信号を必要とする。コンパレータは、アナログ信号をデジタル信号に変換することになる。そのようなコンパレータの例として、（抵抗器を通過して）出力から入力に戻るDCフィードバックを有する信号ゲートを用いることができる。
【００６７】
本発明の設計プロセスを説明するため、式（７）に基づく分数展開及び信号合成の例を以下に示す。
１．fref = 72 MHzが与えられる
２．fosc = 75.63125 MHzを合成する
３．先ず、２つの周波数の最大公約数（または２つの信号の周期の最小公倍周期数）を探す。周波数6.25 kHzが見つかる（72 MHz = 11,520 × 6.25 kHzであり、75.63125 MHz = 12,101 × 6.25 kHzである）。12,101は素数であり、11,520は11,520 = 28 × 32 × 5に因数分解できることに留意されたい。
４．Fosc/fref比 = P/Q = 12,101/11,520をなす。
５．式（７）に基づく比を12,101/11,520 = 1 + 1/20 + 1/2304に展開する。（20 = 4 × 5 = 22 × 5であり、2340 = 28 × 32である。即ち各項は因数11,520の部分集合の積である。）
６．以下の固有値を用いて図２を実行する。
・p1除算比 = 20（結果として生じる周波数は72 MHz/20 = 3.6 MHz）
・p2除算比 = 2304（結果として生じる周波数は72 MHz/2304 = 31.25 MHz）
・第１SSBミキサはUSBを用いる
・第２SSBミキサはUSBを用いる
７．時間領域において出力波形を計算し、FFTを実行する。所望の出力周波数（75.63125 MHz）の近くで最大スペクトル容量を基準にスペクトルを調べ、必要な発振器信号の側波帯純度に対するループ帯域幅を決定する。上記６．では最小分数周波数が31.25 MHz（6.25 MHzの第５調波）より上であるが、出力波形のスペクトル分析によれば、スペクトルは、主信号以下の約50 dBのレベルで、75.63125 MHzで主信号からの12.5 kHz項（6.25 MHzの第２調波）オフセットを含むことがわかる。この信号は、位相検出器において12.5 kHzベースバンド周波数に下方に変換されることになる。例えば、出力発振器の70 dBの側波帯純度に対し、３次ループの最大ループ帯域幅は、12.5 kHzで約20 dBを除去することになるので、約6 kHzとすることができる。
８．必要であれば、異なる分数展開解法即ち12,101/11,520 = 1 + 1/4 × (1/5 + 1/9) - 1/8 × 1/4 × (1 - 1/8) を用いてプロセスを繰り返す。この場合のスペクトル分析により、位相検出器の出力約-40 dBにおいて31.25 kHzの最小周波数因数が存在することになることがわかった。この場合には、出力信号の同一70 dB純度に対して、約10 kHzのLBWを有する３次ループを用いることができる。
【００６８】
ループのノイズ増加指数は、20 log (75.63125/72) = 0.4 dBだけである。6.25 kHzのステップサイズの場合、二重モジュラス型の先行技術PLLは20 log (12,101) = 81.6 dBのノイズゲインを有することになっていた。この例は、本発明で達成可能な劇的な向上を示している。
【００６９】
本発明の好適実施例の詳細について以下に説明する。
【００７０】
本発明の第１の好適実施例を図４ａに示す。本実施例の有理シンセサイザは、989.9875 MHzの周波数を合成するべく設計されてきた。これは、CATVアップコンバータの局部発振器として用いられる。アップコンバータは二重変換型であり、この信号は第１変換段階で局部発振器LO1として用いられる。この周波数は、970 MHzから12.5 kHzオフセットされる。既述のように、FCCの規制のために、12.5 kHzのオフセットを必要とするチャンネルもある。25 kHzのオフセットを必要とする他のチャンネルもあり、これらに対してはシンセサイザを969.975 MHzの周波数に同調することができる。オフセットを必要としないチャンネルもあり、これらに対してはシンセサイザを970 MHzの周波数に同調することができる。
【００７１】
ここでは、12.5 kHzのオフセットの場合即ちfosc = 989.9875 MHzについて考察する。fosc周波数は、（最大クロック率が約200 MHzである）この用途のために選択されたデジタルIC（ASIC）の最大クロック率を超えるので、除算比８の外部除算器を用いなければならない。
【００７２】
72 MHzのシステムクロック周波数を選択した。この周波数の選択は幾つかの理由があってのことであるが、その１つは12.5 kHzに関するこの周波数の因数分解である。別の理由には、物理ソースとして用いる圧電結晶発振器の設計面がある。ASICの速度の利益を全て利用するべく、72 MHzクロックを144 MHzに倍増して基準周波数frefとして用いた。周波数逓倍は同一ASIC内で達成した（当分野で公知のゲート遅れ及びXORゲートを用いた標準技術なので、図４ａでは周波数２倍逓倍器を示していない）。
【００７３】
fosc及びfrefは共に12.5 kHzの整数倍である。合理的展開は、式（７）及び（８）の組合せにより選択した。即ち、
fosc = [(8 × (1 - 1/6) + 1/2 × (1/2 + 1/45)
× (1 + 1/16)) × fref （１１）
周波数の項の計算をチェックするため、式（１１）のfrefに144 MHzを代入すると、
fosc = 1152 × (1 - 1/6) + 18 × (1/2 + 1/45) × (1 + 1/16)
= 8 × 120 + 9.9875 = 989.9875 MHz （１２）
となる。
【００７４】
式（１１）の各項は、幾つかの物理周波数を表している。上式における算術演算の順序は、どの物理周波数が生成されるかに影響することになる（即ち電算機で算術演算を実行することにより、異なる物理周波数が生成される）。本実施例の算術演算の順序及び実際の周波数を図４ａに示した。
【００７５】
発振器周波数を960 MHzに切り替えるためには、SSBミキサとして動作するRF直角変調器回路ICを用いる。直角変調器は、直角変調器中で局部発振器（LO）として作用する発振器の出力信号により一方の側に、ASICが供給する変調信号として作用するfm = 9.9875 MHzの周波数の信号により他方の側に与えられる。LO信号はIC内で内部的に直角分周され、０°及び−９０°成分が直角変調器中でLOドライブを各ミキサに供給する。fm信号もASIC内で直角分周される。直角変調器の出力には、fmの直角成分により下側波帯（LSB）または上下側波帯（USB）のいずれか１つの側波帯のみが含まれることになる。この成分が９０°遅れたら、LSB信号が生成されることになる。LSBに対して整相が選択され、それによって直角変調器の出力の周波数がfosc - fm = 960 MHzとなる。この信号は、８で除算するプリスケーラ／除算器に与えられ、これは出力において120 MHzの周波数を生成する。この周波数は、ASIC内部のFRG内で144 MHzの参照クロック信号から生成された別の120 MHz信号と位相検出器内で比較される。この周波数は、144 MHzを６で除し（24 MHz直角信号が生成される）、この信号をLSBミキサ（図６ｂ等）内で144 MHzと混合し（144 MHz直角信号は幾つかのゲートを通過した正確な遅れにより得られる）、120 MHzを生成する。位相検出器の出力は、発振器の同調ラインを駆動してPLL回路を閉じるループフィルタに供給され、発振器の位相ロックが確立される。
【００７６】
直角変調器の実際の性能の限界がスペクトル純度に及ぼす影響についての議論に戻ると、出力スペクトルが、所望の側波帯に加えて、同相の及び直角位相信号の経路どうしの不均衡によって生ずる他の望ましくない項を含むことは容易に確認できる。所望のfosc-fm項に加えて望ましくない項も存在し、その望ましくない項としては少なくとも、foscの周波数のLOの漏れ、fosc+fmの周波数である他の側波帯、及びfmの周波数での変調信号の直接の漏れが含まれる。加えて、変調周波数fmの高調波によって生ずる他の多数の側波帯が存在することが多い。これらの全ての項はスプリアス成分とみなされるべきであり、その各成分は、合成器において処理された後にLBWの範囲内またはそれに近い場合にはスペクトル純度を劣化させる可能性がある。直角変調器の出力におけるこれらの項の相対的出力は、回路の周辺の直接的な漏れの大きさ及び不均衡の大きさに応じて決まる。適切に設計された応用回路における通常の直角変調器ICでは、望ましくない信号のレベルとして-30dBcが予測され得る。本発明の第１の好ましい実施例におけるfm信号がデジタル信号であることから、該信号は基本周波数fmの高調波を含み、特定の高調波のレベルはデューティーサイクル及びパルスの立ち上がり時間に応じて決まる。デューティーサイクル50%に近い場合には、主としてfmの奇数次高調波（3fm、5fm等）が存在し、パルスの立ち上がり時間が早い時には第３次高調波は-10dBcのレベルに達し得る。そのようなデジタル信号のスペクトルが図９ａに表示されており、ここでは明示のため１Ｈｚ刻みの周波数に正規化されている。
【００７７】
そのような複雑なスペクトルがプリスケーラまたは分周器の入力に存在する時、それによって生ずる第１の効果はその信号が最も強いトーンに限定されることである。この限定は、存在し得るＡＭをＰＭに変換し、それによって２レベルの信号が生ずる（すなわちその限定は効果的にアナログ信号をデジタルに変換する）。次に、ＦＭシステムにおいて知られているものに類似した、いわゆるキャプチャ効果が生じ、この場合分周器が最強のトーンの周波数（この場合はfosc-fm）にロックオンしてそれを分周すると共に、他の項がこのトーンに対するPM変調として現れる。PM変調項は、fosc-fm信号の周囲にfmの整数倍に等しい距離をおいて広がる側波帯を生成する。分周プロセスでは、fosc-fmの周波数のみが分周によって生じ、変調側波帯であるPM項は分周の主なトーンから等しい距離に残り、これらの項のレベルのみが分周倍率だけ低減する。その分周倍率は、周波数の距離ではなく側波帯レベルのみが分周比に等しい率だけ低減するような、分周のプロセスに関連するPMまたはFM変調指数スケーリング現象と一致する。しかし、分周プロセスによって低減したスプリアスレベルは、スペクトル純度の条件を緩和することはない。位相−周波数検波器の出力におけるLBWの近傍に現れる全ての項が、分周比と全く等しい量だけPLLループによって逓倍されて元に戻されるからである。この例で分周プロセスが全て終了した後、位相−周波数検波器に存在する信号のスペクトル成分は、120MHzの主トーン及びその周囲に9.9875MHz刻みで存在する他の項を含む。負の周波数は（それが分周比に応じて存在する場合には）、DCから正の周波数の側に折り返される。
【００７８】
位相検波器の他の側に供給される120MHzの信号は、それ自身の側波帯を含む。位相−周波数検波器は、（周波数領域における混合のオペレーションと等価な時間領域における）２つの信号の逓倍オペレーションを行い、その２つの信号のスペクトルの畳み込みに等しいスペクトルが生成される。混合プロセスでは、120MHzの周囲に全てのスペクトル成分が存在し、その高調波は位相検波器の出力においてDCの周囲のスペクトル成分に変換する。DCからのそれらの成分の距離は、主な信号からのこの成分の距離に等しい。
【００７９】
デジタルASICにおける実施態様では、計算またはシミュレーションの結果の通りに予測されないようなスペクトル成分が生成され、通常はスペクトル純度を劣化し得るような、ICの内部構造（例えば基板やボンドワイヤ等）を介した信号同士の悪い（望ましくない）カップリングが生じ得る。このような効果を最小限にするため、ICの内部レイアウトを最適化すると共に、可能ならば差分（相補）信号を用いて、信号同士のカップリングやクロストークを低減できるというその既知の利点を利用することが有益である。
【００８０】
式(12)における周波数fm=9.9875MHzは、図４Ｂに示す回路によって生成される。注意：この図及び他の図面において、文字φは分周によって直角成分が生成されること、すなわち２つの出力-0゜及び90゜があることを示すために用いられる。この信号は、式(11)にそのまま従う形で生成される。初めに、144MHzの基準信号が２つの信号に分周され、一方は（図８の回路を用いて）直角位相に1/2に分周され、他方は同様に直角位相で1/45に分周される。４５分の１に分周するための分周器は、図８のものに基本的に類似しているが、直角信号が正確に90゜をなしていない点（図４Ｂに示すように例えば88゜をなしている）点が異なっている。一般的に、非二進数による分周では正確な直角位相を生成することができないが、分周の順番の適切な選択、トリガ動作（立ち上がりエッジでトリガするかまたは立ち上がりエッジでトリガするか）の選択、信号極性の選択によって、直角条件は十分直角に近いものとなり、SSB信号の劣化（すなわち不要な側波帯の減衰度の低下または信号フィードスルーの低下）が許容範囲内のものとなる。
【００８１】
次にこの２つの信号は図６Ａに示すもののようなUSBミキサに供給され、75.2MHzの信号が生成される。この信号は更に1/2に分周され、37.6MHzの周波数となり、これは別のUSBミキサおいて1/8に分周されたものと混合され、最終的に9.9875MHzの信号が生成される。
【００８２】
デジタルSSBミキサの出力におけるスペクトル条件を（明示のため数MHz刻みに正規化した形で）例示するため、図９Ｃにおいて、図６Ａの回路を用いて図９Ａ及び図９Ｂにおける信号のUSB混合の結果として、主要なエネルギーが8Hzのデジタル信号のスペクトルが示されている。
【００８３】
デジタルSSBミキサの出力におけるスペクトルの例示として、図９Ｂにおいて、図９Ｂの回路を用いて図９a及び図９bにおける信号のLSB混合の結果として得られる主要なエネルギーが6Hzのデジタル信号のスペクトルが示されている。
【００８４】
SSB信号を分周する時のデジタル分周器の出力におけるスペクトルの例示として、図１０Ａにおいて、8/4=2Hzの主要なエネルギーを有する、図９ＣのUSBデジタル信号の1/4の分周の結果として得られるデジタル信号のスペクトルが示されている。
【００８５】
SSB信号を分周する時のデジタル分周器におけるスペクトルの別の例示として、図１０Ｂにおいて、6/4=1.5Hzの主要なエネルギーを有する、図９ＤのLSBデジタル信号の1/4の分周の結果として得られるデジタル信号のスペクトルが示されている。上述の図におけるスペクトルのグラフは、時間領域の波形を計算し、FFT変換を適用することによって得られたものである。
【００８６】
1MHz刻みで1GHz〜2GHzの範囲で動作する広帯域同調可能合成器のブロック図を図５Ａに示す。この合成器は同じCATVアップコンバータで用いられ、その場合、この信号が第２のアップコンバージョン段階において局部発振器LO2として用いられる。この回路は、外部のデジタル1/2分周回路、及びそれに続くSSBモードにおいて動作するアナログ（RF）直角変調器ICを用いて、局部発振器の周波数の変換を行い、その後固定デジタル1/8分周器ICを用いて、選択されたデジタルASIC(またはFPGA)の動作範囲内にある各130MHz以下の周波数にスケールダウンする。
【００８７】
分数展開は、上述の例と同様に行うことができる。そのような展開の結果、全ての必要な発振器周波数を合成するためにFRGにおいて内部的に必要とされる様々な周波数を計算することができる。分数展開及び全ての必要な周波数の生成の例は、図５Ｂ及び図５Ｃに示されている。これらの図面に示されている周波数は全て、分周及びSSB混合プロセスのための回路に類似な回路を用いて、第１の実施例の場合と同様に144MHzの基準信号から得られる。
【００８８】
従来技術より改善された位相検出器の例は図１１に示されている。この位相検波器は２種類の比較される周波数のSSB混合を利用しており、これらの各周波数は直角信号（位相差I=0゜でQ=90゜の直角信号）を有する。図１１における回路は、直角変調器回路に類似しているが、位相調整の方式がわずかに異なっている。ミキサはアナログ型のものである。この位相検波器は、従来型の検波器より２倍大きい利得を有する。変換されたパワーの全てが位相の検出のために用いられ、雑音指数が3dB優れているからである。従来型の位相検波器は、１個のミキサのみを用いており、パワーの半分（上側側波帯のパワー）は、２つの位相差検出のためには用いられない。
【００８９】
デジタル回路を備えたSSB位相比較器の例は、アナログミキサ群をXORゲートに置き換え、XORゲートの出力におけるI及びQ信号を抵抗性の回路で加え合わせる形で実現できる。
【００９０】
位相制御能力を提供するデジタル位相調整回路の例は、そのブロック図が図１２に示されている。45.75MHzの信号の例が示されており、この場合1.25°刻みで360度の位相調整が可能である。この信号（または同様に構成された異なる周波数の信号）は、SSB混合によって他の信号に加減され得、そのようにして所望の周波数の位相調整済み信号が得られる。SSB混合により、位相調整範囲及び刻み幅は変わらない。SSB混合は、周波数及び位相の両方について付加的なプロセスだからである。
【図面の簡単な説明】
【図１】 従来技術に基づく分数Ｎタイプ周波数合成器の機能的ブロック図。
【図２】 周波数比生成器に於いて或るタイプの分数展開公式を用いる本発明の一実施例の機能的ブロック図。
【図３】 周波数比生成器に於いて異なる分数展開公式を用いる本発明の別の実施例の機能的ブロック図。
【図４Ａ】 SSBモードで作動し、ＶＣＯ発振器の変換を行う外部アナログ（ＲＦ）直角変調器ＩＣ及びその後段に接続され、周波数を、選択されたデジタルＡＳＩＣ（又はＦＰＧＡ）の作動範囲内である約120MHzにスケールダウンするための、８により除算される形式の固定デジタル集積回路を用いた周波数969.975 MHzの周波数合成器の機能的ブロック図。
【図４Ｂ】 図４ａの周波数合成器に関連して用いられる9.9875 MHz信号の生成例を示す図。
【図５Ａ】 1MHzのステップで、1GHzから2GHzの範囲で動作可能な、広範囲同調可能周波数合成器の機能的ブロック図。
【図５Ｂ】 図５ａの周波数合成器に関連して用いられる、異なる周波数範囲の生成例を示す図。
【図５Ｃ】 図５ａの周波数合成器に関連して用いられる、異なる周波数範囲の別の生成例を示す図。
【図６Ａ】 直角位相が、上側側波帯（ＵＳＢ）に選択されたデジタル単側波帯（ＳＳＢ）ミキサのブロック図。
【図６Ｂ】 直角位相が、下側側波帯（ＬＳＢ）に選択されたデジタル単側波帯（ＳＳＢ）ミキサのブロック図。
【図７】 直角出力信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を生成する、従来技術に基づく４により除算される形式のデジタル回路のブロック図。
【図８】 直角出力信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を生成する、従来技術に基づく２により除算される形式のデジタル回路のブロック図。
【図９Ａ】 ＳＳＢミキサに於ける第１周波数の1Hzベースバンドデジタル信号のスペクトル。
【図９Ｂ】 ＳＳＢミキサに於ける第２周波数の7Hzベースバンドデジタル信号のスペクトル。
【図９Ｃ】 図９ａ及び図９ｂの信号をＵＳＢミキシングにより混合した結果として得られた、8Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図９Ｄ】 図９ａ及び図９ｂの信号をＬＳＢミキシングにより混合した結果として得られた、6Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１０Ａ】 図９ｃのＵＳＢデジタル信号を４により除算して得られた、8/4＝2Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１０Ｂ】 図９ｄのＬＳＢデジタル信号を４により除算して得られた、6/4＝1.5Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１１】 各周波数が、直角信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を有する２つの比較周波数のＳＳＢミキシングを用いた位相検波器のブロック図。
【図１２】 位相制御能力を提供するデジタル位相シフト回路のブロック図。
【発明の属する技術分野】
本発明は、（限定的ではないが１００ＭＨｚのオーダの）極めて高い基準クロック周波数及び（基準クロック周波数と同程度のオーダの）極めて高い比較周波数を用いるが、極めて細かな周波数の解像度を提供するような新しい種類のフェーズロックループ（ＰＬＬ）周波数合成器に関する。ここで、周波数のステップは、（限定的ではないが１０ＫＨｚのオーダであって）比較周波数よりも、数オーダ小さいものとなっている。また、本発明は、特に、ケーブルテレビ（ＣＡＴＶ）、高速デジタル通信（デジタルテレビ及びインターネットのための高速ケーブルデータモデム）、高周波（ＨＦ）、超短波（ＶＨＳ）、極超短波（ＵＨＦ）バンド或いはそれよりも高い周波数に於ける無線通信及び消費者用並びに商用の電子装置等の用途に好適であるように大幅な性能の改善がなされているが、単純且つ製造コストが低く、シングルチップとして構成し得るような近代的な集積回路に集積化するのに適するようなＰＬＬ合成器に関する。更に、この発明は、コヒーレントなマルチキャリア通信システムに於けるキャリアの精密な位相制御の分野に関連する。
【０００２】
【従来の技術】
近代的な通信その他の電子システムに於いては、信号周波数アップ又はダウン変換のためや、変調或いは復調のための局部周波数源や、プロセッサやコントローラに用いられる様々なクロック信号などのための様々な機能にとって必要な内部信号を生成する必要が生じる場合がある。このような信号が生成される際の質及び速度に関する要求は用途に応じて様々であるが、一般に、高いスペクトル的な純粋性を有するような信号を生成することが好ましく、またしばしば必要とされる。通信に於いて一般的に用いられる周波数高速走査（システムfrequency agile systems）の場合には、チャンネル周波数をダイナミックに変更し得るチューニングスピードも重要となる。この技術分野に於いてよく知られているように、上記したような課題を解決することが周波数合成器の目標である。従って、周波数合成器にとって一般的に必要とされていることは、基準信号を用いることにより、所望の周波数に於いて、システム及び用途の要求に適合するようなスペクトル的な純粋性、位相ノイズ及びチューニングスピード特性を有するスペクトル的にクリーンな信号を生成し或いは他の信号を安定化させ得ることである。しかも、合成、安定化或いは同期されつつある信号に付随する好ましくない成分を除去或いは減衰するために合成器が用いられる場合が多い。このような場合の例としては、合成器を用いて電圧制御発振器（ＶＣＯ）に見られる比較的高いクローズイン（close-in）位相ノイズを低減させるために合成器が用いられる場合がある。更に、合成器が、位相或いは周波数変調又は復調を実行し或いは補助し得ることが、必要でないとしても好ましいとされる場合が多い。ケーブルテレビに用いられるような光ファイバーリンクや、同軸ケーブルシステム等のような様々な媒体に渡って多数のコヒーレントなキャリアを用いるような用途に於いては、伝送システムに於ける歪み特性を改善するためにキャリアを正確に位相制御することが望まれ、そのような場合に、周波数合成器がキャリア位相制御機能をも果たし得ることが有利である。
【０００３】
デジタルケーブルテレビや高速データモデムに用いられる直角振幅変調（ＱＡＭ：quadrature ampltitude modulation）や、デジタル携帯電話に用いられる直角位相変調（ＱＰＳＫ：quadrature phase modulation）や、アナログ携帯電話に用いられるＦＭ変調、その他同様な変調フォーマットを用いるもの等のような位相又は周波数変調を用いる近代的な通信システムに於いては、システムの性能を確保し信号の劣化を防ぐために、合成された信号の位相ノイズ性能が益々重要となってきた。この技術分野に於いてよく知られているように、位相或いは周波数として情報を含む変調信号を処理するために用いられるソースの位相ノイズが過大であると、所望の信号のＳ／Ｎ比或いはビットエラーレート（ＢＥＲ）が劣化し、感度が低下すると共にシステムの性能が損なわれるということがよく知られている。これは、ＲＦ信号をＩＦ信号にダウン変換、或いは逆に変換するために局部発振器ＬＯの位相ノイズが、情報を伝達する復調信号に結果として加えられ、Ｓ／Ｎ又はＢＥＲを直接劣化させるような低偏差ＦＭ或いは低シンボルレートＱＰＳＫシステムなどのような狭いバンド幅伝達を利用するシステムに於いて特に顕著である。チャンネルが高密度に配置されたようなシステムに於いては、隣接するチャンネル間の干渉のためにＬＯ位相ノイズが感度を劣化することがあり得る。そのため、ＬＯ位相ノイズ側波帯が、受信機に於いて隣接するチャンネルをダウン変換し、それを所望の信号上に直接配置することから、干渉を引き起こす。送信機ＬＯの場合には、隣接するチャンネル周波数に於いて発生する発信されたＬＯ位相ノイズ側波帯が、隣接するチャンネルの周波数にチューニングされた受信機に対して直接干渉を引き起こす場合がある。
【０００４】
位相ノイズについて議論するとき、位相ノイズはノイズ的にランダムであって、合成される信号の周りに連続的なスペクトル分布を有することに留意することが重要である。これは、信号の近傍に於いて様々な不要な成分として存在し得るディスクリートな望まない側波帯と区別されるべきである。この技術分野に於いてよく知られているように、合成信号のディスクリートな不要な側波帯は、ランダムな位相ノイズ側波帯よりも重要である。なぜなら、それらは同様ではあるが、多くの場合、より好ましくない作用を及ぼすからである。このような場合に、上記したような必要が全て満たされるか否かについては合成器に期待され、スペクトル的な純粋性及び位相ノイズの要請がシステムの設計及び具体化の選択肢に於ける支配的なファクターであることが強調される。最後に、このような機能が、経済的であって、再現可能でしかも容易に製造し得るように達成されることが常に望まれる。
【０００５】
周波数合成器を実現する上で、直接合成及び間接合成法の２つのよく知られた一般的な手法が存在する。これらの２つの手法の様々な組み合わせも当該技術分野に於いてよく知られている。直説法としては、直接アナログ合成（ＤＡＳ）及び直接デジタル合成（ＤＤＳ）があり、間接法は主にフェーズロックループ（ＰＬＬ）の利用に依るものである。
【０００６】
直接アナログ合成法は、所望の出力周波数を、アナログアップ／ダウン変換、逓倍、フィルタリング及び１つ又は複数の基準信号の減衰／増幅などの手段を組み合わせることにより達成される。また、主にデジタル分周器等を用いることによる周波数分周も利用される。
【０００７】
直接デジタル合成は、サンプルプロセスに利用するもので、所望の波形を表わすデジタルワードが計算され、サンプリングクロックの助けを受けて、デジタル−アナログ変換器に於いて所望のアナログ信号へと変換された後、アンティエイリアシングフィルターに送られる。
【０００８】
間接合成手法は、シングルループＰＬＬに於ける１つの発振器或いは複数ループＰＬＬに於ける複数の発振器が、制御された要領をもって１つ又は複数の基準信号に対して位相及び周波数ロックされるような方法を利用するものである。フェーズロックループが、このような目的を達成するために最も一般的に用いられるが、シンクロナス発振器とも呼ばれるインジェクションロックド（injection-locked）発振器等のような他の手段も、この機能を果たすために用いることができる。
【０００９】
上記したような手法のそれぞれは、周波数範囲、周波数走査速度及びスイッチング速度、位相ノイズ及び不要側波帯性能、電力消費、サイズ、コスト、製造容易性、再現性等についてそれぞれ利点及び欠点を有している。これらのファクターの多くは互いに矛盾するものであって、どの方法が最も利用に適するかを選択する際の考慮事項或いは選択肢は、意図された用途の性質に応じて決定される。これらのファクターに関するこれらの手法の特性は、当該技術分野に於いてよく知られているが、この議論を完成したものにするために、これらの手法のそれぞれのキーとなる特性を以下にまとめた。
【００１０】
ＤＡＳは、恐らく、最も位相ノイズやクローズインスパーズの点で最もスペクトル的に純粋であって、最も早いスイッチング速度を達成でき、最も広い周波数範囲を有するが、周波数走査速度が限られ、サイズが大きく、より複雑であって高コストであり、製造時に於いて調整を必要とする。従って一般に大量且つ経済的な用途には適していない。
【００１１】
ＤＤＳは、ノイズ及びクローズイン（close-in）スペクトル的純粋性についての性能、連続的な位相能力を備えた高速スイッチング能力、或いは良好な周波数走査速度を有するが、実用的には約１００ＭＨｚ程度の限られた周波数範囲を有し、コストが、周波数と共に増大するが、中程度或いは高く、大容量の用途に比較的限られた数量で採用するのに適している。
【００１２】
ＰＬＬに基づく周波数合成器は、ノイズ及びクローズインスパー（spur）性能に関して中程度又は良好であって、スイッチング速度は低速から中速であって、広い周波数範囲を有し、通常ＶＣＯにより制限されるような周波数走査速度を有し、コストが低或いは中程度であって、再現性が中程度或いは良好であって、電力消費が少ない。
【００１３】
シングルループＰＬＬに基づく周波数合成器が、大容量通信システム用途に於いて他の追従を許さない程度に最も広く利用されている。多くの場合、コストが低く、部品数が少なく、単純な構造を有し、電力消費が少なく、性能レベルがそこそこである等様々なファクターに関して最も良好な妥協点を提供するからである。以下の議論に於いてはシングルループＰＬＬ形式の合成器について従来技術の議論を行い、このタイプの従来技術の欠点について強調するものとする。なぜなら、これらの欠点のあるものが、本発明により解決されるべき対象となるからである。
【００１４】
上記したように、ＰＬＬ合成器は、基準信号に対して発振器を位相ロックする原理に基づき動作する。以下の議論を単純化するために、１つの発振器及び１つの基準信号を用いた場合について議論を限定することにする。但し本発明を限定することを意図していないことを了解されたい。
【００１５】
一般に、各ＰＬＬは低ループネガティブフィードバック制御システムを構成する。ここでは、制御されるべき変数は、制御要素の位相であって、制御要素は通常はＶＣＯからなる可変周波数能力を有する発振器である。このようなフィードバックシステムは、発振器の位相からなる制御されるべき変数を、対応する基準パラメータとしての基準位相と比較することにより偏差信号を発生するための機構を必要とする。この偏差信号は、ループフィルタにより制御信号に変換され、これは、偏差信号をゼロ又は有限の値に減少させるような方向に発振器を操作するために用いられる。
【００１６】
ＰＬＬに於いては、偏差信号は位相ディタクタと呼ばれる位相比較器により生成される。位相検波器は、発振器の位相を基準信号の位相と比較し、位相差に比例した偏差信号を発生する。偏差信号は、更にループフィルタにより調整される。ループフィルタは、通常受動的又は能動的な一次又は複数次のフィルタからなり、その後段には制御信号を生成するための増幅器が接続される。ループフィルタの出力から得られたこの制御信号を発振器のチューニングのラインに接続することによりフィードバックループが閉じられ、ＰＬＬ回路が完成する。しかしながら、フェーズロックが引き起こされる前に、周波数ロックが引き起こされなければならない。フェーズロックを取得する間に、基準信号と発振器信号との間の周波数の差に応じて、位相検波器のみによっては発振器の周波数を正しい方向に操作するような十分な操作信号を得ることができない場合があり、このような取得過程を補助し或いは可能にするために、所謂位相周波数検波器（ＰＦＤ）或いは周波数プリチューニング又は周波数走査等のような他の手段が用いられる。取得段階に於いて、ＰＦＤ或いはその他の手段が、周波数偏差の方向に適合した正しい極性のＤＣ操作信号を提供し、これが発振器をロックする方向に正しくガイドする。
【００１７】
発振器が有するであろう位相の変動をループが正しく是正し得る能力は、ループのループバンド幅（ＬＢＷ）に依存する。ＬＢＷ内に於いて、ループは発振器自体が有するであろうあらゆる位相の変動（位相ノイズ）を除去し、一方発振器は基準信号の位相をコピー即ち追随する。それはまた、ループ内の他の部分に於いて生成されたＬＢＷ内に収まるノイズ（例えばフェーズ検波器のノイズ）をも追随する。このノイズは、基準信号の位相ノイズに加えられる。ループは、組み合わされたノイズを、（ループ内の全分周比、即ち）Ｎｔｏｔに等しいファクターをもって増大させ、この増大されたノイズを用いてＶＣＯを位相変調する。以下に示されるように、このノイズの増大が、周波数合成器に於ける位相ノイズ性能を劣化されるキーとなるファクターであることが多い。
【００１８】
通常、発振器の所望の出力周波数は基準周波数とは異なる。しかも、高速周波数走査システムに於いて、発振器は異なる時点に於いて異なる周波数にチューニングし得る必要がある。この目的のために、或る種のプログラマブル周波数スケーリングが必要になる。この機能は、分周比即ちモデュラスが固定され或いは可変にされた所謂プリスケーラ及びプログラマブルカウンタにより達成される。プログラマブルカウンタは、動作可能な周波数の上限値の点で限界を有することから、プリスケーラは、発振周波数をスケールダウンし、プログラマブルカウンタの動作可能な周波数範囲内に収めるために用いられる。
【００１９】
しばしば、基準周波数もスケールダウンし、基準周波数が、比較周波数と呼ばれるより低い周波数に分周される必要がある。比較周波数とは、発振器及び基準周波数信号のスケールダウンされたものの位相及び周波数を比較するための周波数である。ロック状態に於いて、発振器及び基準信号のスケールされた周波数は、ＰＬＬ動作によって等しくされ、周波数の安定が次の式により示される。
【００２０】
fosc = Ntot×fc (1)
fc = fr/R (2)
ここで、foscは発振器の出力周波数であって、Ntotは発振器信号の全分周比であって、frは基準周波数、Rは基準周波数の分周比であり、fcは比較周波数である。
【００２１】
関連技術分野の文献に詳しく議論されているように、合成発振器の出力に於ける位相ノイズの主な原因は、（ループにより除去されなかった発振器のノイズの部分である）残留ＶＣＯ位相ノイズ及び（分周器や位相検波器等のような）ループ要素のノイズパワーの組み合わせである。このループノイズは、ファクターNtot2即ち20log(Ntot)をもってループにより増大される。ＬＢＷ内に於いて位相比較器の出力から発生するランダムノイズ及びディスクリートなスパーズは、このファクターにより乗算され、発振器に加えられ、発振器ではこれらの信号による位相変調が引き起こされる。ＬＢＷ外に於いては、ループはその伝達関数に従ってこのような信号を減衰させる。比較周波数fcが比較的低く、発振周波数foscが比較的高い場合、数値は極めて高い値となり、残留分子ＶＣＯ位相ノイズを超え、優勢的となり、システムにとって可能な最終的なノイズ性能に対して制限的なファクターとなる。
【００２２】
ループ内に於けるノイズの増大（即ちノイズゲイン）の悪影響の一例は、ケーブルテレビシステムに於いて見られ、そのような場合にチャンネルの周波数間隔は６ＭＨｚであるが、チャンネルキャリア周波数は１２．５ｋＨｚの整数倍でなければならない。（標準的な周波数プランに於いては、殆どのチャンネル周波数は０．２５ＭＨｚの倍数であるが、ＦＣＣ（Federal Communication Commision）の規制により、幾つかのチャンネルは、この周波数グリッドから２５ｋＨｚオフセットされ、また別の幾つかのチャンネルが１２．５ｋＨｚオフセットされていなければならない。しかも、ケーブルテレビシステムの或るものは、ＩＲＣ（incrementally related carriers）プランと呼ばれる、標準的なプランから全てのチャンネルが１２．５ｋＨｚオフセットされている。）このようなチャンネル周波数の要求を満たすために、１２．５ｋＨｚの比較周波数が必要となる。ケーブルヘッドエンド変調器或いはセットトップ変換器に於いて９７０ＭＨｚの近傍で作動する局部発振器に於いて、ノイズ増大値が９８ｄＢにも到達する。ノイズの増大の別の例は発振器に於いて見られ、携帯電話に於いて一般的であるようなステップサイズを３０ｋＨｚとする９００ＭＨｚの周波数が合成される。このステップサイズは、３０ｋＨｚの比較周波数を必要とし、この場合のノイズ増大値は９０ｄＢに近い。このようなレベルのノイズゲインは、上記した２つの例の場合のように、システムに於ける可能な位相ノイズ性能に対して厳しい制限的ファクターとなり得る。
【００２３】
式（１）及び（２）から、周波数ステップ解像度即ち発振器周波数の最小周波数変分は、次の式により表されるように、比較周波数fc及び可能な最小分周比Ntotの変分の関数であることが明らかである。
【００２４】
Δfosc = fstep =ΔNtot×fc (3)
ここで、Δfosc = fstepは発振器の周波数の最小可能周波数変分であり、Ntotは全分周カウントNtotの可能最小変分である。式（３）から、Ntotが整数であれば、即ちΔNtot＝１の最小変分を有するものであるとすると、可能な最小ステップサイズΔfosc = fstepは、fcに等しいことが明らかである。また、式（１）から、Ntotが整数であることは、foscとfcと間に所定の整数関係が必要であることを意味している。
【００２５】
比較周波数が低いことによるもう１つの悪影響は、スイッチング速度に対して間接的な影響を及ぼすことである。この技術分野に於いて、スイッチング速度がループバンド幅ＬＢＷに反比例することがよく知られている。ＬＢＷが比較周波数よりもかなり低くなければならない場合がしばしばある。なぜなら、比較周波数にエネルギーを有する信号が、位相比較器からこの周波数の漏洩のために、ループ内に発生する場合があるからである。発振器の位相変調及びそれにより引き起こされるディスクリートな発振器の側波帯を防止するために、ループはfcに於ける好ましくないエネルギーを減衰させなければならず、それを達成するためにはループのバンド幅を周波数fcよりもかなり減少させる必要がある。ＬＢＷを減少させることは、好ましくない側波帯を減少させるものの、合成器のスイッチング速度をも減少させる。ＬＢＷを減少させることは、通常は、ループにより除去されるはずの内部発振器位相ノイズの除去の度合いを減少させる場合がある。スイッチング速度の問題を解消するために、多くの合成器の設計に於いては、広いものと狭いものとの間でＬＢＷをダイナミックにスイッチさせるようにしている。広いバンド幅は、取得過程をスピードアップさせるために、取得段階の間に選択され、狭いバンド幅は、通常の作動のためにスイッチインされる。このようにしてスイッチング速度を改善し得るものの、ＬＢＷが狭いことにより、発振器のノイズ除去性能が劣化したままとなる。
【００２６】
狭いＬＢＷに付随するもう１つの悪影響は、マイクロフォニックスと呼ばれる機械的なショックや振動による発振器の位相変調に関連する。一般に、機械振動は、（バラクタダイオード、インダクタ等の）ＰＬＬの様々な部品のパラメトリック変調を引き起こし、これは発振器の位相変調の原因となる。ループは、ＬＢＷ内では、機械振動のスペクトルエネルギーを除去するものの、ＬＢＷの外に於いては、ループは、発振器を振動による位相変調から保護することができない。従って、より広いループはショック及び振動に対して抵抗力を有するが、バンド幅の狭いループはそれ程抵抗力を有していない。
【００２７】
利用可能な形式のＰＬＬ合成器についての議論に再び戻ることにする。近代的な消費者用の通信システムに於いて、コストを低減し、小型化し且つ低電力消費化し得るかは、発振器を除く合成器の全ての部分を単一の集積回路に集積し得るかに依存する。これは、シングルチップソリューションと呼ばれる。より進んだ用途に於いては、発振器もチップ上に集積することが必要とされる。
【００２８】
現在、当該技術分野に於けるシングルチップ低コストソリューションとして利用されているシングルループＰＬＬ合成器には３つのタイプがあり、これらはNtot分周比が達成されるやり方に主な相違点がある。これら３つのタイプは次の通りである。固定モジュラスプリスケーラ型、デュアルモジュラスプリスケーラ型及び分数Ｎ型ＰＬＬ合成器である。
【００２９】
固定モジュラスプリスケーラは、分周比Ｐの固定プリスケーラを含んでいる。ここで、Ntot＝Ｐ×Ｎであって、Ｎがプログラマブルカウンタの分周比である。式（３）によれば、最小変分がＰ×fcに制限される。例えば、Ｐ＝１０であってステップサイズが３０ｋＨｚであるとすると、比較周波数fcは３ｋＨｚの低い周波数である必要があり、前記した例に於いては、これは、ループ内のノイズゲインを更に２０ｄＢ増大させる。明らかに、このタイプの合成器の限界は、上記した問題を一層悪化させるものであって、多くの用途に於いてこれは満足できる性能を提供しない。
【００３０】
デュアルモジュラスプリスケーラ型はNtot＝Ｎ×Ｐ＋Ａの分周比を提供し、従って出力周波数は次の式により与えられる。
【００３１】
fosc = (Ｎ×Ｐ＋Ａ)×fc (4)
このタイプの合成器に於ける最小変分は、比較周波数に等しい（Δfosc = fstep = fc）。なぜならＡは１ずつ増大させ得る整数であるからでる。この合成器は、ディアルモジュラスプリスケーリングの原理に基づいて作動する。この場合、分周信号のＡサイクルの間に、foscがＰ＋１により分周され、それに引き続く分周波形のＮ−Ａパルスについては、モジュラスが、Ｐにスイッチされる。従って、１つの分周サイクルに於ける全パルスカウントは、Ａ×(Ｐ＋１) ＋ (Ｎ−Ａ)＝Ｎ×Ｐ＋Ａとなる。この形式の合成器は、業界に於ける主役として広く利用されている。
【００３２】
分数Ｎ型合成器（ＦＮＳ）は、シングルチップＰＬＬ周波数合成器の技術分野に於ける最先端技術を構成している。これは非整数の分周比を提供する唯一の形式であって、従ってステップサイズよりも高い比較周波数を提供する。現在、入手可能なＦＮＳ集積回路は、１／５及び１／８からなる非整数分周比を提供し、対応する出力周波数変分をfc／５及びfc／８とすることを可能にする。比較周波数を８倍することにより、ノイズの増大数値を１８ｄＢ減少させることができるが、依然として増大数値は比較的高いままである。
【００３３】
ＦＮＳは、デュアルモジュラスプリスケーラ合成器を拡張したものである。非整数値により分周する能力は、全分周比を時間の関数として変動させることにより達成され、全分周比はNtotに固定されず、時間と共に制御された要領をもってNtotからNtot＋１の間でダイナミックに変更され、平均分周比を、整数値ではなく分数とすることができる。分数Ｎ合成器の作動原理は、図１を参照することにより理解されよう。図１には、ＦＮＳの機能的ブロック図が示されている。図示されているように、通常のデュアルモジュラスプリスケーラ合成器を拡張する働きを発揮する部分が、モジュロＭ分周比を備えた位相アキュミュレータ、分数レジスタＦ及び補償ＤＡＣを備えている。モジュロＭ位相アキュミュレータは、Ｎカウンタから送られてくるパルスをカウントし、このパルスレートをＭに等しいファクターをもって分周する。通常、システムは通常のデュアルモジュラスタイプと同様に、Ntot＝Ｎ×Ｐ＋Ａをもって分周動作を行う。しかしながら、ＭカウンターがＦに等しい値に到達する度毎に、Ｎカウンターは１つのオーバーフローパルスを発生し、このパルスは分周信号の追加のサイクルのためにデュアルモジュラスプリスケーラに対してＰ＋１による分周を行わせ、それによってＡをＡ＋１に増大させる。ここで、Ｆは分数レジスタＦにより予めセットされた値である。システムは、Ntot＋１＝Ｎ×Ｐ＋Ａ＋１により分周を開始し、Ｎカウンターから次のパルスが到来した時にそれを停止し、Ｐ＋１サイクルによる分周をＡに戻し、その時にシステムは、再び通常のＮ×Ｐ＋Ａの分周比に復帰する。システムはＭカウンタからオーバーフローパルスを受けるまで、通常のレートをもってカウントを継続し、オーバーフローパルスを受けた時にNtot＋１レートにスイッチされ、その後サイクル全体が繰り返される。
【００３４】
分数Ｎ合成器の出力周波数は次の式により与えられる。
【００３５】
fosc = ｛Ｎ×Ｐ＋Ａ＋（Ｆ／Ｍ）｝×fc (5)
ここで、Ｍは、位相アキュミュレータのモジュラスであり、Ｆは分数レジスタ値である。Δfosc = fstep =（fc／Ｍ）の周波数変分が利用可能である。ＦをゼロからＭ−１に変化させることにより、ステップを連続的に実行することが可能となる。
【００３６】
時間の関数として分周レートを吟味することにより、プログラマブルＮカウンタの出力に於ける平均周波数が、比較周波数と等しいのみであって、（Ｎカウンタ出力に於ける瞬間的なパルスレートである）比較周波数fcには決して等しくないことが明らかである。Ｎカウンタ出力パルスレートは、fosc／（Ntot＋１）とfosc／（Ntot＋１）とからなる２つの値の間を交互に変化する。位相周波数検波器ＰＦＤは、基準分周器Ｒから送られてくる均一なパルスレートの片側及びＮカウンタから送られる可変周波数の他方の側を見る。これらの２つのレートが、けっして等しくないことから、各比較サイクルの終了に於いて、その時点に於ける２つの信号の位相差に等しい偏差信号を常に発生する。この偏差信号はループから完全に除去される必要がある。さもないと、発振器の極度な位相変調が引き起こされるからである。（１つの完全な分数サイクルの間に於ける蓄積位相偏差が、発振周波数に於ける３６０度に等しいことを示すことができる。）位相偏差信号の除去は、修正信号をループ内に直接注入する補償ＤＡＣにより達成される。サイクル毎に見た場合、位相偏差は概ね予想可能であって、Ｍカウンタのカウント状態の関数として正確に判定することができる。従って、補償ＤＡＣは、Ｍカウンタにより直接駆動することができる。各修正サイクルに於いて、ＤＡＣは瞬間的な位相偏差に適合した正確な電荷を発生し、この位相偏差をキャンセルしようとする。修正電荷に必要な精度はかなり高い。例えば、発振器の６０ｄＢ側波帯純粋性を得ようとすると、修正パルス及び位相偏差を０．１％のオーダに抑えることが必要となる。最新のＦＮＳ・ＩＣによれば、これを達成することが可能であるが、広い周波数範囲及び温度範囲に渡って、この種の精度を維持することはしばしば困難である。なぜなら、ＤＡＣ及びＰＦＢによる修正動作は、これらのファクタによる変動の影響を受けるからである。これは主に、ＰＦＤのＩＣに於ける信号伝播の遅れに対する温度の影響及び補償ＤＡＣに用いられる電流源に対する周波数及び温度の影響のためである。広い範囲のチューニングを行う発振器において、ＩＣの外部のアプリケーション回路において、ＤＡＣの補償電流を外部的に調整することがしばしば必要となり、これが製造工程を複雑化する。このようなファクタのために、最終的な位相偏差の補償が限定され、発振器のスペクトル的純粋性を十分にするためには、しばしばループフィルタを用いて、側波帯を更に減少させ、fc／Ｍよりもずっと低いカットオフを有するような、即ちステップ変分周波数よりもかなり低い周波数の低いカットオフを有するＬＢＷを提供しなければならない。上記したように、減少されたＬＢＷは、スイッチング速度及び内部発振器位相ノイズの両者に対して悪影響を及ぼす場合がある。分数Ｎ合成器の技術分野においては、位相偏差修正方法を改善し、上記したような問題のいくつかを軽減する努力が払われている。より進んだ方法によれば、より高次のシグマ−デルタ変調器が補償ＤＡＣとして用いられ、これは位相偏差エネルギーを、修正パルスの適正なノイズの整形により、ループバンド幅の外に押し出し、より一層高い周波数に押し上げることができる。
【００３７】
上記したような従来技術のいずれも、速度に限りのある位相周波数検波器を用いている。従来技術において用いられるＰＦＤのタイプは、出力からのラインフィードバックをリセットするフリップフロップに依存している。この回路の伝送遅れ及びセットアップ並びにホールド時間は、ＰＦＤ動作の最大速度又は周波数を制限する。しかも、フェーズロック状態において、デッドゾーンと呼ばれる現象が発生する。これは、位相検波器のゲインが０となる点であって、ループにおいて不安定性を引き起こし、発振器のランダムな位相変動即ち低周波位相ノイズを引き起こす。
【００３８】
【発明が解決しようとする課題】
このように、当業者であれば、より高い比較周波数において作動可能であるようなＰＬＬ周波数合成器における更なる改良が必要であることが認識されており、このようにして位相ノイズ性能を大幅に改善し、同時に出力発振器周波数の細かい周波数ステップ変分を提供する必要があることが認識されている。このように、本発明の主な目的は、限定的ではないが、現在の集積回路技術に適合するように１００ＭＨｚのオーダであるようなきわめて高い基準クロック周波数を提供することにある。また、基準クロック周波数と同程度のきわめて高い比較周波数において動作し、それに応じてループにおけるノイズ増大ファクタを上昇させ、合成信号の位相ノイズを改善することも目的としている。
【００３９】
本発明の別の目的は、限定的ではないが１０ｋＨｚのオーダの出力発振器周波数の周波数変分の解像度を比較周波数のオーダよりも細かくし得るような合成器を提供することにある。
【００４０】
本発明の更に別の目的は、位相比較の手段としてシングル側波帯（ＳＳＢ）モードで動作する高速デジタルＸＯＲゲートを用いて、ループ内のノイズレベルを更に減少させ、ループからデッドゾーン現象を排除することにある。
【００４１】
【課題を解決するための手段】
本発明のこのような或いは他の目的は、プログラマブル周波数分周器或いはカウンタと共に、周波数制御手段により上側側波帯或いは下側側波帯が選択されるようなＳＳＢミキサを用いて、複数の連続するアップまたはダウン変換を行い、発振器周波数及び又は基準周波数の周波数分周と周波数変換とを組み合わせることにより達成される。周波数変換及び分周の組み合わせは、以下、ＦＲＧ（frequency ratio generation）過程と称するものとする。この場合、変換され或いは分周された周波数は、位相検波器により比較され、発振器のフェイズロックを達成するような閉ループをなすループフィルタに送られる。
【００４２】
本発明の別の目的は、内部波形合成、数学的アルゴリズム、演算、分析その他の設計過程における他の手段を用いることにより、あらゆる合成周波数について、発振器及び基準周波数の比を表す最適な分数展開を決定及び選択し、ハードウェアによる実現可能性及び設計のための基礎を得ることにある。設計段階における演算としては、タイムドメイン波形の演算及び分周、ＦＦＴ、逆ＦＦＴその他の手段を用いて、あらゆる周波数についてスペクトル的純粋性の分析を行うことを含む。このような場合の目的としては、通常ＬＢＷの近傍の、関心のある周波数領域における最適なスペクトル的純粋性の基準を満たすものとして、合成器のハードウェア構成を最適化或いは最小化し得るように選択することであり、ステップ周波数fstep及びその高調波に等しい周波数において発生するスペクトルエネルギーを最小化し、合成器のＰＬＬのループバンド幅を最大化し、できればステップサイズ変分の周波数よりも高い値を達成することが目的である。
【００４３】
本発明の更に別の目的は、周波数制御アルゴリズムを開発且つ実現し、オンボードコントローラ又はマイクロプロセッサのための非揮発性メモリ内に全ての必要な命令及び値を記憶し、合成器のハードウェアのための必要な周波数制御信号を発生することにある。
【００４４】
本発明の更に別の目的は、このような機能を達成するために２レベル（デジタル）回路を用いることにある。速度又は周波数の限界のために現在の技術に基づくデジタル集積回路技術が用いることができない場合には、本発明のある実施例におけるように、アナログ、無線及びデジタル回路を組み合わせることができる。アナログ機能としては、必要であれば、標準的なアナログＲＦ集積回路を用いて実現し、デジタル機能は標準的なＦＰＧＡ又はＡＳＩＣにより実現することができる。
【００４５】
本発明の更に別の目的は、必要となる支援回路を最小化するようにシングルチップ集積回路に集積するのに適するように本発明を実現することにある。支援回路は、デジタルのみのＩＣ又はデジタル及びアナログの混合ＩＣからなるものであって良い。
【００４６】
本発明の更に別の目的は、正確に制御された位相及び位相を細かなステップで制御即ちインクリメント或いはデクリメントし得るような発振器信号を供給し得るようなＰＬＬ周波数合成器を提供することにある。
【００４７】
これらその他の目的は、当業者であれば以下の記載から自ずと明らかになろう。
【００４８】
【発明の実施の形態】
本発明の中心は、周波数比率生成器（FRG：Frequency Ratio Generator）である。FRGの動作の基本原理は、出力周波数（発振器fosc）と入力周波数（基準クロックfref）とが有理関数になっている。即ち、２つの比率は、常に２つの整数PおよびQの比率として表される。式に表すと、
fosc/fref=P/Q、或いは、fosc=fref×P/Q （６）
となる。或いは、fosc/fref比は、式（６a）のように２つの分数の組合わせとして表すこともできる。
【００４９】
fosc×P1/Q1=fref×P/Q （６ａ）
P/Qを代入すると、
P/Q=(P2×Q1)/(P1×Q2) （６ｂ）
となる。P/Q比が、ハードウエアで実現できた場合、fref×P/Qに等しい周波数が生成される。式（６）を完成させるためには、PLLを用いて、発振器をこの周波数に同調させることで必要である。FRGがこの目的を達成する方法を後述する。
【００５０】
数学の分野では、有理数P/Qは様々な等価な分数に展開することができることが知られている。等価な分数は、一連の有理数からなる除算の項、乗算の項、加算の項、および減算の項にすることができる。例えば、3/2＝1+1/2のように展開することができる。様々な分数の展開の仕方があるが、ハードウエアへのインプリテーションに最も適した展開に注目する。４つの算術演算を調べて、ハードウエアへのインプリテーションが可能か否かを調べ、動作中の変数が周波数であることに注意し、次のことが分かった。
【００５１】
（１）加算：２つの周波数の加算（f1+f2）には、単側波帯（SSB）の混合が必要である。ここでは、上側の周波数帯域（USB）を用いる。周波数変換の分野では、２つの周波数のSSBの混合により、１つの主周波数が生成される。この主周波数は、生成される側波帯が上か下かによって、２つの周波数の加算或いは差の何れかに等しい。SSBの混合の場合、f1周波数およびf2周波数の両方の直角信号（0°および90°の位相信号）が必要である。このためには、以下の実施例の説明で示すある制限が必要である。別法では、両側波帯（DSB）の混合をして、バンドパスフィルタを目的の側波帯に調節し、不要な側波帯を排除する。しかしながら、この方法は、主に外部フィルタが必要なことから、集積回路への組み込みには適していない。
【００５２】
（２）減算：２つの異なる周波数f1およびf2を、SSB混合によって得ることができる。ここでは、下側の側波帯を用いる。
【００５３】
（３）乗算：１つの周波数を整数で乗算すること。これは、ハードウエアで行うのが困難である（ループにおけるディバイダを備えた別のPLL、或いは同調注入同期発振器が、この機能を達成するために必要となりうる）。２を乗じて実現することは比較的容易であるが、通常は、乗算を必要とする分数展開は好ましくない。
【００５４】
（４）除算：ある周波数の整数での除法には、この機能を達成するために、周知の分周器やカウンタが用いられる。
【００５５】
従って、加算、減算および除算を用いた展開が好ましく、また項が少ない（最小展開長さ）のが好ましい。
【００５６】
上記の基準を満たす好適なタイプの分数の展開を、以下に示す。
【００５７】
fosc/fref=P/Q=1±１/p1±1/p2±1/p3±...±1/pn （７）
ここで、pi,i=1,2,3,...nは正の整数である。
【００５８】
別のタイプの好適な展開を以下に示す。
【００５９】
fosc/fref=P/Q=1±１/q1(1±1/q2(1±1/q3(...1±1/qn))...)
（８）
ここでも、qi,i=1,2,3,...nは正の整数である。
【００６０】
好適な別の展開には、式（６a）に従ったfosc周波数およびfref周波数の両方の展開が含まれる。このとき、P1/Q1およびP2/Q2は共に有理分数であり、それぞれは式（７）および式（８）のような分数に展開することができる。上記の式の組合わせ（所望の信号の一部が式（７）に従って合成され、別の部分が式（８）に従って合成される）も好適な分数の展開の１つである。
【００６１】
式（７）および式（８）が本発明のFRGにおけるハードウエアによって実現された方式が、図２および図３にそれぞれ示されている。上記に従った他の各式の実現、或いはそれらの組合わせの実現は、同様の方法で行うことができる。ハードウエアの実現における主な構成ブロックは、周波数の加算／減算のためのSSBミキサ、および周波数を分周するためのディバイダである。SSBミキサへの各入力には、位相および直角位相における２つの信号（単純にするために図示せず）が含まれる。直角位相信号を得るために、動作周波数（遅延回路の位相のずれが信号の周波数によって変化するため、本来は広帯域ではない）において９０°位相がずれたのに等しく遅延させる遅延回路か、或いは２で除すディバイダ回路の何れかを利用することができる。これについては、以下の実施例で説明する。このようなことが必要なため、係数piまたは係数qiを分数の展開に用いる。すなわち、係数は２で除すことができる偶数である必要がある。
【００６２】
図２および図３におけるブロック図はそれぞれ、式（７）および式（８）に従い、ループフィルタおよび発振器を加えてPLL回路を完成させて、作成することができる。PLLの周波数を得る方法自体は本発明の目的ではないので、その方法は図示されていない。しかしながら、周波数を得るための支援が必要な場合は、位相を得るときにスイッチが切られる周波数弁別器、周波数掃引法、または予めの周波数同調などの当分野で周知の技術を用いることができる。一例として、別の同調信号がループ増幅器の信号と合算される予めの周波数同調を、発振器を予め同調するために用いて、その周波数を目的の周波数に近づけさせる。すなわち、PLLの範囲内のロック内にその周波数を同調させて、PLLがロックを得られるようにする。
【００６３】
与えられた分数P/Qについて、式（７）および式（８）における係数piおよびqi（i=1,2,3,...,n）のセットに対して多数の解がありうる。多数の解があるため、設計の幅が広がる。係数piおよびqiの計算は、繰り返しであるため、利用できる様々な数学的および技術的手段によって行うことができる。Qが素数でない場合、構成項の積に分解することができる。各項は、整数の指数にすることができる素数である。すべての係数piおよびqiは、これらの因数の積を組合わせたものである。一般に、Qが多くの因数をもてばもつほど、係数piおよびqiの可能な解が増える。foscおよびそれに必要な増分（fstep）が与えられれば、frefの選択によってQがすぐに決まる（式（１０）に示されている）。このことは、発振器の周波数に必要な任意の特定の範囲及びステップのサイズ、最適な周波数frefを得ることができ、分数展開によって最適なハードウエアを実現でき、かつハードウエアの性能を高めることができる。
【００６４】
一般に、新たなP値に対応する新たな各周波数のために、新たな係数piまたはqiの計算が必要である。Pを１増分する場合でも、計算結果は、完全に異なった係数の値になりうる。fosc/frefに等しいP/Q比は、可能な最小の増倍比を表し、ループにおけるノイズ増倍率の理論的な下限に等しくなる。したがって、FRGが、ループで生じるノイズ増倍率における理論的な下限値に近づくと言える。Pが最小増分１をもつ整数であるため、利用できる最小の周波数の増大は以下の式で示される。
【００６５】
fstep=fref/Q （９）
fstepは、装置に存在する最小周波数である（装置におけるその他の周波数はこの周波数の整数倍である）。逆に、1/fstepは、装置の共通の周期数を示す。すなわち、これは装置の任意の波形や信号の最も長い周期である。従って、装置の任意の信号の任意の２つのスペクトル成分間の最小距離がfstepに等しい。所定の基準周波数がfrefであり、増大周波数がfstepの場合、Ｑは以下の式で求めることができる。
【００６６】
Q=fref/fstep （１０）
式（７）の個々の項は、fref/pi（i=1, 2, 3, ..., n）に等しい周波数を有する。しかしながら、デジタルの特性により、これらの各信号は調波を含むことになり、処理時に存在する全信号のスペクトル畳み込みの結果として出力スペクトルは多数の周波数を含むことになる。スペクトル分析は、所望の出力周波数付近のスペクトル純粋性が許容可能なものであることを確認するために合成周波数毎に必要である。出力波形のスペクトルを得るために、先ず信号の時間領域パルス波形を得てFFT計算しなければならない。合成器の種々の構成単位において信号が処理及び／または生成される際、各内部ノードに対し或いは対象となる特定のノードのみに対してシステム周期数（式（９）の1/fstepに等しい）に等しい１つの全サイクルに対する波形を計算することにより、時間領域波形を得ることができる。FFTの実行は、スペクトル純粋性情報をもたらすことになる。任意の２つのスペクトル線の最小周波数間隔はfstepの周波数以下であってはならず、係数piまたはqiの固有値によってfstepまたはその倍数に等しい分離度において所望の信号付近にエネルギーが存在するかどうかはわからない場合もありうる。スペクトル純度が十分でなければ、新たな分数展開解法を探してスペクトル分析を繰り返すべきである。分数展開によって満足できるな解が見つからなければ、オプションとして１若しくは複数の内部信号を外部フィルタリングすることを考えることができる。これは、フィルタを通過して外部フィルタリングのためのICを出て（信号はこの時点でアナログ信号になる）、一種のコンパレータを通過してICに再入する信号を必要とする。コンパレータは、アナログ信号をデジタル信号に変換することになる。そのようなコンパレータの例として、（抵抗器を通過して）出力から入力に戻るDCフィードバックを有する信号ゲートを用いることができる。
【００６７】
本発明の設計プロセスを説明するため、式（７）に基づく分数展開及び信号合成の例を以下に示す。
１．fref = 72 MHzが与えられる
２．fosc = 75.63125 MHzを合成する
３．先ず、２つの周波数の最大公約数（または２つの信号の周期の最小公倍周期数）を探す。周波数6.25 kHzが見つかる（72 MHz = 11,520 × 6.25 kHzであり、75.63125 MHz = 12,101 × 6.25 kHzである）。12,101は素数であり、11,520は11,520 = 28 × 32 × 5に因数分解できることに留意されたい。
４．Fosc/fref比 = P/Q = 12,101/11,520をなす。
５．式（７）に基づく比を12,101/11,520 = 1 + 1/20 + 1/2304に展開する。（20 = 4 × 5 = 22 × 5であり、2340 = 28 × 32である。即ち各項は因数11,520の部分集合の積である。）
６．以下の固有値を用いて図２を実行する。
・p1除算比 = 20（結果として生じる周波数は72 MHz/20 = 3.6 MHz）
・p2除算比 = 2304（結果として生じる周波数は72 MHz/2304 = 31.25 MHz）
・第１SSBミキサはUSBを用いる
・第２SSBミキサはUSBを用いる
７．時間領域において出力波形を計算し、FFTを実行する。所望の出力周波数（75.63125 MHz）の近くで最大スペクトル容量を基準にスペクトルを調べ、必要な発振器信号の側波帯純度に対するループ帯域幅を決定する。上記６．では最小分数周波数が31.25 MHz（6.25 MHzの第５調波）より上であるが、出力波形のスペクトル分析によれば、スペクトルは、主信号以下の約50 dBのレベルで、75.63125 MHzで主信号からの12.5 kHz項（6.25 MHzの第２調波）オフセットを含むことがわかる。この信号は、位相検出器において12.5 kHzベースバンド周波数に下方に変換されることになる。例えば、出力発振器の70 dBの側波帯純度に対し、３次ループの最大ループ帯域幅は、12.5 kHzで約20 dBを除去することになるので、約6 kHzとすることができる。
８．必要であれば、異なる分数展開解法即ち12,101/11,520 = 1 + 1/4 × (1/5 + 1/9) - 1/8 × 1/4 × (1 - 1/8) を用いてプロセスを繰り返す。この場合のスペクトル分析により、位相検出器の出力約-40 dBにおいて31.25 kHzの最小周波数因数が存在することになることがわかった。この場合には、出力信号の同一70 dB純度に対して、約10 kHzのLBWを有する３次ループを用いることができる。
【００６８】
ループのノイズ増加指数は、20 log (75.63125/72) = 0.4 dBだけである。6.25 kHzのステップサイズの場合、二重モジュラス型の先行技術PLLは20 log (12,101) = 81.6 dBのノイズゲインを有することになっていた。この例は、本発明で達成可能な劇的な向上を示している。
【００６９】
本発明の好適実施例の詳細について以下に説明する。
【００７０】
本発明の第１の好適実施例を図４ａに示す。本実施例の有理シンセサイザは、989.9875 MHzの周波数を合成するべく設計されてきた。これは、CATVアップコンバータの局部発振器として用いられる。アップコンバータは二重変換型であり、この信号は第１変換段階で局部発振器LO1として用いられる。この周波数は、970 MHzから12.5 kHzオフセットされる。既述のように、FCCの規制のために、12.5 kHzのオフセットを必要とするチャンネルもある。25 kHzのオフセットを必要とする他のチャンネルもあり、これらに対してはシンセサイザを969.975 MHzの周波数に同調することができる。オフセットを必要としないチャンネルもあり、これらに対してはシンセサイザを970 MHzの周波数に同調することができる。
【００７１】
ここでは、12.5 kHzのオフセットの場合即ちfosc = 989.9875 MHzについて考察する。fosc周波数は、（最大クロック率が約200 MHzである）この用途のために選択されたデジタルIC（ASIC）の最大クロック率を超えるので、除算比８の外部除算器を用いなければならない。
【００７２】
72 MHzのシステムクロック周波数を選択した。この周波数の選択は幾つかの理由があってのことであるが、その１つは12.5 kHzに関するこの周波数の因数分解である。別の理由には、物理ソースとして用いる圧電結晶発振器の設計面がある。ASICの速度の利益を全て利用するべく、72 MHzクロックを144 MHzに倍増して基準周波数frefとして用いた。周波数逓倍は同一ASIC内で達成した（当分野で公知のゲート遅れ及びXORゲートを用いた標準技術なので、図４ａでは周波数２倍逓倍器を示していない）。
【００７３】
fosc及びfrefは共に12.5 kHzの整数倍である。合理的展開は、式（７）及び（８）の組合せにより選択した。即ち、
fosc = [(8 × (1 - 1/6) + 1/2 × (1/2 + 1/45)
× (1 + 1/16)) × fref （１１）
周波数の項の計算をチェックするため、式（１１）のfrefに144 MHzを代入すると、
fosc = 1152 × (1 - 1/6) + 18 × (1/2 + 1/45) × (1 + 1/16)
= 8 × 120 + 9.9875 = 989.9875 MHz （１２）
となる。
【００７４】
式（１１）の各項は、幾つかの物理周波数を表している。上式における算術演算の順序は、どの物理周波数が生成されるかに影響することになる（即ち電算機で算術演算を実行することにより、異なる物理周波数が生成される）。本実施例の算術演算の順序及び実際の周波数を図４ａに示した。
【００７５】
発振器周波数を960 MHzに切り替えるためには、SSBミキサとして動作するRF直角変調器回路ICを用いる。直角変調器は、直角変調器中で局部発振器（LO）として作用する発振器の出力信号により一方の側に、ASICが供給する変調信号として作用するfm = 9.9875 MHzの周波数の信号により他方の側に与えられる。LO信号はIC内で内部的に直角分周され、０°及び−９０°成分が直角変調器中でLOドライブを各ミキサに供給する。fm信号もASIC内で直角分周される。直角変調器の出力には、fmの直角成分により下側波帯（LSB）または上下側波帯（USB）のいずれか１つの側波帯のみが含まれることになる。この成分が９０°遅れたら、LSB信号が生成されることになる。LSBに対して整相が選択され、それによって直角変調器の出力の周波数がfosc - fm = 960 MHzとなる。この信号は、８で除算するプリスケーラ／除算器に与えられ、これは出力において120 MHzの周波数を生成する。この周波数は、ASIC内部のFRG内で144 MHzの参照クロック信号から生成された別の120 MHz信号と位相検出器内で比較される。この周波数は、144 MHzを６で除し（24 MHz直角信号が生成される）、この信号をLSBミキサ（図６ｂ等）内で144 MHzと混合し（144 MHz直角信号は幾つかのゲートを通過した正確な遅れにより得られる）、120 MHzを生成する。位相検出器の出力は、発振器の同調ラインを駆動してPLL回路を閉じるループフィルタに供給され、発振器の位相ロックが確立される。
【００７６】
直角変調器の実際の性能の限界がスペクトル純度に及ぼす影響についての議論に戻ると、出力スペクトルが、所望の側波帯に加えて、同相の及び直角位相信号の経路どうしの不均衡によって生ずる他の望ましくない項を含むことは容易に確認できる。所望のfosc-fm項に加えて望ましくない項も存在し、その望ましくない項としては少なくとも、foscの周波数のLOの漏れ、fosc+fmの周波数である他の側波帯、及びfmの周波数での変調信号の直接の漏れが含まれる。加えて、変調周波数fmの高調波によって生ずる他の多数の側波帯が存在することが多い。これらの全ての項はスプリアス成分とみなされるべきであり、その各成分は、合成器において処理された後にLBWの範囲内またはそれに近い場合にはスペクトル純度を劣化させる可能性がある。直角変調器の出力におけるこれらの項の相対的出力は、回路の周辺の直接的な漏れの大きさ及び不均衡の大きさに応じて決まる。適切に設計された応用回路における通常の直角変調器ICでは、望ましくない信号のレベルとして-30dBcが予測され得る。本発明の第１の好ましい実施例におけるfm信号がデジタル信号であることから、該信号は基本周波数fmの高調波を含み、特定の高調波のレベルはデューティーサイクル及びパルスの立ち上がり時間に応じて決まる。デューティーサイクル50%に近い場合には、主としてfmの奇数次高調波（3fm、5fm等）が存在し、パルスの立ち上がり時間が早い時には第３次高調波は-10dBcのレベルに達し得る。そのようなデジタル信号のスペクトルが図９ａに表示されており、ここでは明示のため１Ｈｚ刻みの周波数に正規化されている。
【００７７】
そのような複雑なスペクトルがプリスケーラまたは分周器の入力に存在する時、それによって生ずる第１の効果はその信号が最も強いトーンに限定されることである。この限定は、存在し得るＡＭをＰＭに変換し、それによって２レベルの信号が生ずる（すなわちその限定は効果的にアナログ信号をデジタルに変換する）。次に、ＦＭシステムにおいて知られているものに類似した、いわゆるキャプチャ効果が生じ、この場合分周器が最強のトーンの周波数（この場合はfosc-fm）にロックオンしてそれを分周すると共に、他の項がこのトーンに対するPM変調として現れる。PM変調項は、fosc-fm信号の周囲にfmの整数倍に等しい距離をおいて広がる側波帯を生成する。分周プロセスでは、fosc-fmの周波数のみが分周によって生じ、変調側波帯であるPM項は分周の主なトーンから等しい距離に残り、これらの項のレベルのみが分周倍率だけ低減する。その分周倍率は、周波数の距離ではなく側波帯レベルのみが分周比に等しい率だけ低減するような、分周のプロセスに関連するPMまたはFM変調指数スケーリング現象と一致する。しかし、分周プロセスによって低減したスプリアスレベルは、スペクトル純度の条件を緩和することはない。位相−周波数検波器の出力におけるLBWの近傍に現れる全ての項が、分周比と全く等しい量だけPLLループによって逓倍されて元に戻されるからである。この例で分周プロセスが全て終了した後、位相−周波数検波器に存在する信号のスペクトル成分は、120MHzの主トーン及びその周囲に9.9875MHz刻みで存在する他の項を含む。負の周波数は（それが分周比に応じて存在する場合には）、DCから正の周波数の側に折り返される。
【００７８】
位相検波器の他の側に供給される120MHzの信号は、それ自身の側波帯を含む。位相−周波数検波器は、（周波数領域における混合のオペレーションと等価な時間領域における）２つの信号の逓倍オペレーションを行い、その２つの信号のスペクトルの畳み込みに等しいスペクトルが生成される。混合プロセスでは、120MHzの周囲に全てのスペクトル成分が存在し、その高調波は位相検波器の出力においてDCの周囲のスペクトル成分に変換する。DCからのそれらの成分の距離は、主な信号からのこの成分の距離に等しい。
【００７９】
デジタルASICにおける実施態様では、計算またはシミュレーションの結果の通りに予測されないようなスペクトル成分が生成され、通常はスペクトル純度を劣化し得るような、ICの内部構造（例えば基板やボンドワイヤ等）を介した信号同士の悪い（望ましくない）カップリングが生じ得る。このような効果を最小限にするため、ICの内部レイアウトを最適化すると共に、可能ならば差分（相補）信号を用いて、信号同士のカップリングやクロストークを低減できるというその既知の利点を利用することが有益である。
【００８０】
式(12)における周波数fm=9.9875MHzは、図４Ｂに示す回路によって生成される。注意：この図及び他の図面において、文字φは分周によって直角成分が生成されること、すなわち２つの出力-0゜及び90゜があることを示すために用いられる。この信号は、式(11)にそのまま従う形で生成される。初めに、144MHzの基準信号が２つの信号に分周され、一方は（図８の回路を用いて）直角位相に1/2に分周され、他方は同様に直角位相で1/45に分周される。４５分の１に分周するための分周器は、図８のものに基本的に類似しているが、直角信号が正確に90゜をなしていない点（図４Ｂに示すように例えば88゜をなしている）点が異なっている。一般的に、非二進数による分周では正確な直角位相を生成することができないが、分周の順番の適切な選択、トリガ動作（立ち上がりエッジでトリガするかまたは立ち上がりエッジでトリガするか）の選択、信号極性の選択によって、直角条件は十分直角に近いものとなり、SSB信号の劣化（すなわち不要な側波帯の減衰度の低下または信号フィードスルーの低下）が許容範囲内のものとなる。
【００８１】
次にこの２つの信号は図６Ａに示すもののようなUSBミキサに供給され、75.2MHzの信号が生成される。この信号は更に1/2に分周され、37.6MHzの周波数となり、これは別のUSBミキサおいて1/8に分周されたものと混合され、最終的に9.9875MHzの信号が生成される。
【００８２】
デジタルSSBミキサの出力におけるスペクトル条件を（明示のため数MHz刻みに正規化した形で）例示するため、図９Ｃにおいて、図６Ａの回路を用いて図９Ａ及び図９Ｂにおける信号のUSB混合の結果として、主要なエネルギーが8Hzのデジタル信号のスペクトルが示されている。
【００８３】
デジタルSSBミキサの出力におけるスペクトルの例示として、図９Ｂにおいて、図９Ｂの回路を用いて図９a及び図９bにおける信号のLSB混合の結果として得られる主要なエネルギーが6Hzのデジタル信号のスペクトルが示されている。
【００８４】
SSB信号を分周する時のデジタル分周器の出力におけるスペクトルの例示として、図１０Ａにおいて、8/4=2Hzの主要なエネルギーを有する、図９ＣのUSBデジタル信号の1/4の分周の結果として得られるデジタル信号のスペクトルが示されている。
【００８５】
SSB信号を分周する時のデジタル分周器におけるスペクトルの別の例示として、図１０Ｂにおいて、6/4=1.5Hzの主要なエネルギーを有する、図９ＤのLSBデジタル信号の1/4の分周の結果として得られるデジタル信号のスペクトルが示されている。上述の図におけるスペクトルのグラフは、時間領域の波形を計算し、FFT変換を適用することによって得られたものである。
【００８６】
1MHz刻みで1GHz〜2GHzの範囲で動作する広帯域同調可能合成器のブロック図を図５Ａに示す。この合成器は同じCATVアップコンバータで用いられ、その場合、この信号が第２のアップコンバージョン段階において局部発振器LO2として用いられる。この回路は、外部のデジタル1/2分周回路、及びそれに続くSSBモードにおいて動作するアナログ（RF）直角変調器ICを用いて、局部発振器の周波数の変換を行い、その後固定デジタル1/8分周器ICを用いて、選択されたデジタルASIC(またはFPGA)の動作範囲内にある各130MHz以下の周波数にスケールダウンする。
【００８７】
分数展開は、上述の例と同様に行うことができる。そのような展開の結果、全ての必要な発振器周波数を合成するためにFRGにおいて内部的に必要とされる様々な周波数を計算することができる。分数展開及び全ての必要な周波数の生成の例は、図５Ｂ及び図５Ｃに示されている。これらの図面に示されている周波数は全て、分周及びSSB混合プロセスのための回路に類似な回路を用いて、第１の実施例の場合と同様に144MHzの基準信号から得られる。
【００８８】
従来技術より改善された位相検出器の例は図１１に示されている。この位相検波器は２種類の比較される周波数のSSB混合を利用しており、これらの各周波数は直角信号（位相差I=0゜でQ=90゜の直角信号）を有する。図１１における回路は、直角変調器回路に類似しているが、位相調整の方式がわずかに異なっている。ミキサはアナログ型のものである。この位相検波器は、従来型の検波器より２倍大きい利得を有する。変換されたパワーの全てが位相の検出のために用いられ、雑音指数が3dB優れているからである。従来型の位相検波器は、１個のミキサのみを用いており、パワーの半分（上側側波帯のパワー）は、２つの位相差検出のためには用いられない。
【００８９】
デジタル回路を備えたSSB位相比較器の例は、アナログミキサ群をXORゲートに置き換え、XORゲートの出力におけるI及びQ信号を抵抗性の回路で加え合わせる形で実現できる。
【００９０】
位相制御能力を提供するデジタル位相調整回路の例は、そのブロック図が図１２に示されている。45.75MHzの信号の例が示されており、この場合1.25°刻みで360度の位相調整が可能である。この信号（または同様に構成された異なる周波数の信号）は、SSB混合によって他の信号に加減され得、そのようにして所望の周波数の位相調整済み信号が得られる。SSB混合により、位相調整範囲及び刻み幅は変わらない。SSB混合は、周波数及び位相の両方について付加的なプロセスだからである。
【図面の簡単な説明】
【図１】 従来技術に基づく分数Ｎタイプ周波数合成器の機能的ブロック図。
【図２】 周波数比生成器に於いて或るタイプの分数展開公式を用いる本発明の一実施例の機能的ブロック図。
【図３】 周波数比生成器に於いて異なる分数展開公式を用いる本発明の別の実施例の機能的ブロック図。
【図４Ａ】 SSBモードで作動し、ＶＣＯ発振器の変換を行う外部アナログ（ＲＦ）直角変調器ＩＣ及びその後段に接続され、周波数を、選択されたデジタルＡＳＩＣ（又はＦＰＧＡ）の作動範囲内である約120MHzにスケールダウンするための、８により除算される形式の固定デジタル集積回路を用いた周波数969.975 MHzの周波数合成器の機能的ブロック図。
【図４Ｂ】 図４ａの周波数合成器に関連して用いられる9.9875 MHz信号の生成例を示す図。
【図５Ａ】 1MHzのステップで、1GHzから2GHzの範囲で動作可能な、広範囲同調可能周波数合成器の機能的ブロック図。
【図５Ｂ】 図５ａの周波数合成器に関連して用いられる、異なる周波数範囲の生成例を示す図。
【図５Ｃ】 図５ａの周波数合成器に関連して用いられる、異なる周波数範囲の別の生成例を示す図。
【図６Ａ】 直角位相が、上側側波帯（ＵＳＢ）に選択されたデジタル単側波帯（ＳＳＢ）ミキサのブロック図。
【図６Ｂ】 直角位相が、下側側波帯（ＬＳＢ）に選択されたデジタル単側波帯（ＳＳＢ）ミキサのブロック図。
【図７】 直角出力信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を生成する、従来技術に基づく４により除算される形式のデジタル回路のブロック図。
【図８】 直角出力信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を生成する、従来技術に基づく２により除算される形式のデジタル回路のブロック図。
【図９Ａ】 ＳＳＢミキサに於ける第１周波数の1Hzベースバンドデジタル信号のスペクトル。
【図９Ｂ】 ＳＳＢミキサに於ける第２周波数の7Hzベースバンドデジタル信号のスペクトル。
【図９Ｃ】 図９ａ及び図９ｂの信号をＵＳＢミキシングにより混合した結果として得られた、8Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図９Ｄ】 図９ａ及び図９ｂの信号をＬＳＢミキシングにより混合した結果として得られた、6Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１０Ａ】 図９ｃのＵＳＢデジタル信号を４により除算して得られた、8/4＝2Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１０Ｂ】 図９ｄのＬＳＢデジタル信号を４により除算して得られた、6/4＝1.5Hzに主たるエネルギを有するデジタル信号のスペクトル。
【図１１】 各周波数が、直角信号（位相がＩ＝０°で、Ｑ＝９０の直角信号）を有する２つの比較周波数のＳＳＢミキシングを用いた位相検波器のブロック図。
【図１２】 位相制御能力を提供するデジタル位相シフト回路のブロック図。
Claims (24)
- 位相ロックループ装置であって、
出力周波数Foscを有する電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯに接続されたループフィルターと、
前記ＶＣＯ及び前記ループフィルターに接続された位相検出器と、
基準周波数Frefを有する基準信号を受け取り、優位周波数成分Fcが所望の周波数Foscである比較周波数信号G1を、前記所望の周波数Foscと前記基準周波数Frefとの比P/Qの分数展開に基づいて生成するために前記位相検出器に接続された周波数比生成器ＦＲＧであって、P及びQは正の整数であって、前記比P/Qは、式1±１/p1±1/p2±1/p3±...±1/pn、または式1±1/q1・{1±1/q2・[... (1±...1/qm)))...]}、または、これらの式の組合せによってあらわされ、ここでｎ、ｍ、及びp1、p2、...pn、q1、q2、...qmはいずれも正の整数である、該周波数比生成器ＦＲＧとを有し、
前記２つの式の各項の正の符号を付した係数の少なくとも１つは上側波帯ＳＳＢ（ＵＳＢ）ミキサによって実現され、各項の負の符号を付した係数の少なくとも１つは下側波帯ＳＳＢ（ＬＳＢ）ミキサによって実現され、分数1/p...1/pn及び1/q...1/qmの少なくとも１つは、周波数分周器によって実現されることを特徴とする位相ロックループ装置。 - 前記２つの式の各項の正の符号を付した係数の全てが上側波帯ＳＳＢ（ＵＳＢ）ミキサによって実現され、各項の負の符号を付した係数の全てが下側波帯ＳＳＢ（ＬＳＢ）ミキサによって実現され、分数1/p...1/pn及び1/q...1/qmの全てが、周波数分周器によって実現されることを特徴とする請求項１に記載の位相ロックループ装置。
- 前記比P/Qの前記分数展開が、前記出力信号周波数Foscの近傍において最大のスペクトル的純粋性を得られるように最適化され、かつ前記分数展開が、最適なハードウェアによる実現に最も適した項を有するように選択されることを特徴とする請求項１に記載の装置。
- 前記周波数分周器の１以上は、プログラマブルであり、前記ＳＳＢミキサの１以上の側波帯は、正の項のための上側波帯（ＵＳＢ）か、負の項のための下側波帯（ＬＳＢ）のいずれかに選択されることを特徴とする請求項１に記載の装置。
- プログラマブルな前記周波数分周器の１以上は、その出力が、所定の周波数範囲内で連続する複数の等間隔の周波数ステップで可変であり、前記複数の等間隔の周波数ステップのなかの１つを選択することにより、各周波数ステップに対応する異なる前記信号G1の前記優位周波数成分のなかの対応する１つの優位周波数成分Fcを得るべくプログラムされることを特徴とする請求項４に記載の装置。
- 前記比較周波数信号は、優位周波数成分Fcを有する直角位相成分及び等位相成分の２つの構成成分からなる複合信号であって、
前記ＶＣＯ出力信号が、優位周波数成分Foscを有する直角位相成分及び等位相成分の２つの構成成分を含む複合ＶＣＯ出力信号に分割され、
優位周波数成分Fcを有する前記複合信号が、ＳＳＢミキサをベースにした前記位相検出器を用いることによって周波数Foscを有する前記複合ＶＣＯ出力信号に位相ロックされて、前記ループフィルターに供給される位相検出器出力が生成されることを特徴とする請求項１に記載の装置。 - 前記ＶＣＯ出力信号の周波数を整数Mで除した周波数Fosc/Mの信号を前記位相検出器に供給する、周波数分周器を更に有し、
周波数Fosc/Mの前記信号は、前記位相検出器を用いて優位周波数成分Fc=P/Q・Frefを有する前記基準信号で位相ロックされて位相検出器出力を生成し、前記周波数Fosc/Mは、Fosc=M・Fc=M・P/Q・Frefの関係を満たす前記優位周波数に等しくなることを特徴とする請求項１に記載の装置。 - 前記基準周波数Frefは、優位周波数を有する２レベル（デジタル）信号であり、
前記ＳＳＢミキサは、デジタルミキサであり、
前記位相検出器は、デジタル位相検出器であり、
前記ＶＣＯ出力信号は、時間で区切られて前記優位周波数Foscを有する２レベル（デジタル）信号にされることを特徴とする請求項１に記載の装置。 - 前記ＶＣＯ出力信号の位相が、当該前記ＶＣＯ出力信号の１周期の３６０度の全期間をカバーする等間隔の位相ステップで可変となるように制御するべく、前記周波数比生成器ＦＲＧから出力される前記比較周波数信号G1の位相が、等間隔の位相ステップで可変とされることを特徴とする請求項１に記載の装置。
- 第２の周波数比生成器ＦＲＧ２であって、前記基準周波数Frefの前記基準信号を前記第２の周波数比生成器ＦＲＧ２の入力において受信して、前記第２の周波数比生成器ＦＲＧ２の出力において優位周波数Fg2＝U/V・Fref（U及びVは正の整数）を有する第２の出力信号G2を生成する、該第２の周波数比生成器ＦＲＧ２と、
前記比較周波数信号G1と前記第２の周波数比生成器ＦＲＧ２からの前記第２の出力信号G2とをＳＳＢミキシングするＳＳＢミキサとをさらに有することを特徴とする請求項１に記載の装置。 - 位相ロックループ周波数合成方法であって、
周波数比生成器ＦＲＧにおいて基準周波数Frefを有する基準信号を受け取る過程と、
電圧制御発振器（ＶＣＯ）によって周波数Foscを有するＶＣＯ出力信号を生成する過程と、
前記ＶＣＯ出力信号を位相検出器の第１の入力に接続する過程と、
前記ＶＣＯに入力するためのフィルタリング済み信号を得るべく、前記位相検出器の出力をフィルタリングする過程と、
前記周波数比生成器ＦＲＧからの前記基準信号を前記位相検出器の第２の入力に接続する過程であって、前記周波数比生成器ＦＲＧは、その優位周波数成分Fcが所望の周波数Foscである比較周波数信号G1を、前記所望の周波数Foscと前記基準周波数Frefとの比P/Qの分数展開に基づいて生成し、P及びQは正の整数であって、前記比P/Qは、式1±１/p1±1/p2±1/p3±...±1/pn、または式1±1/q1・{1±1/q2・[... (1±...1/qm)))...]}、または、これらの式の組合せによってあらわされ、ここでｎ、ｍ、及びp1、p2、...pn、q1、q2、...qmはいずれも正の整数であり、前記２つの式の各項の正の符号を付した係数の少なくとも１つは上側波帯ＳＳＢ（ＵＳＢ）ミキシングによって実現され、各項の負の符号を付した係数の少なくとも１つは下側波帯ＳＳＢ（ＬＳＢ）ミキシングによって実現され、分数1/p...1/pn及び1/q...1/qmの少なくとも１つは、周波数分周によって実現される、該過程とを有することを特徴とする方法。 - 前記２つの式の各項の正の符号を付した係数の全てが上側波帯ＳＳＢ（ＵＳＢ）ミキシングによって実現され、各項の負の符号を付した係数の全てが下側波帯ＳＳＢ（ＬＳＢ）ミキシングによって実現され、分数1/p...1/pn及び1/q...1/qmの全てが、周波数分周によって実現されることを特徴とする請求項１１に記載の方法。
- 前記出力信号周波数Foscの近傍において最大のスペクトル的純粋性を得られるように、前記比P/Qの前記分数展開を最適化する過程であって、前記分数展開が、最適なハードウェアによる実現に最も適した項を有するように選択される、該過程をさらに有することを特徴とする請求項１１に記載の方法。
- １以上の前記周波数分周の比率をプログラミングし、かつ前記ＳＳＢミキサの１以上の側波帯を、正の項のための上側波帯か、負の項のための下側波帯のいずれかに選択することで、前記分数展開の前記係数の１以上をプログラミングすることによって複数の所望の周波数を得るために、生成された前記信号G1の前記優位周波数成分Fcを制御する過程をさらに有することを特徴とする請求項１１に記載の方法。
- 前記１以上の前記周波数分周の比率のプログラミングが、その出力が、所定の周波数範囲内で連続する複数の等間隔の周波数ステップで可変なプログラマブルな周波数分周器の１以上を、前記複数の等間隔の周波数ステップのなかの１つを選択することにより、各周波数ステップに対応する異なる前記信号G1の前記優位周波数成分のなかの対応する１つの優位周波数成分Fcを得るべくプログラムすることによって行われることを特徴とする請求項１４に記載の方法。
- 前記分数展開の前記係数、前記周波数分周の前記比率、及び上側波帯ＳＳＢ（ＵＳＢ）ミキシングによる正の符号を付した係数及び下側波帯（ＬＳＢ）ＳＳＢミキシングによる負の符号を付した係数の組合せを選択することによって、ループ帯域幅を最大化する過程であって、前記優位周波数Fcに最も近い有意なスプリアススペクトル成分が、決定された周波数範囲内の周波数ステップサイズより大きいFcからオフセット周波数となるように、かつ前記ループフィルターによって決定されたループ帯域幅が前記周波数ステップサイズよりもに大きくなるようにする、該過程をさらに有することを特徴とする請求項１１に記載の方法。
- 前記比較周波数信号は、優位周波数成分Fcを有する直角位相成分及び等位相成分の２つの構成成分からなる複合信号であり、
前記方法は、
前記ＶＣＯ出力信号を、優位周波数成分Foscを有する直角位相成分及び等位相成分の２つの構成成分を含む複合ＶＣＯ出力信号に分割する過程と、
優位周波数成分Fcを有する前記複合信号を、ＳＳＢミキシングをベースにした前記位相検出器を用いることによって周波数Foscを有する前記複合ＶＣＯ出力信号に位相ロックする過程であって、位相検出器出力は前記ループフィルターに供給される、該過程とをさらに有することを特徴とする請求項１１に記載の方法。 - 前記ＶＣＯ出力信号の周波数を整数Mで除して、前記位相検出器に供給する周波数Fosc/Mの信号を生成する過程と、
周波数Fosc/Mの前記信号を、前記位相検出器を用いて優位周波数成分Fc=P/Q・Frefを有する前記基準信号で位相ロックして位相検出器出力を生成する過程であって、前記周波数Fosc/Mは、Fosc=M・Fc=M・P/Q・Frefの関係を満たす前記優位周波数に等しくなる、該過程とをさらに有することを特徴とする請求項１１に記載の方法。 - 前記周波数比生成器ＦＲＧから出力される前記比較周波数信号G1の位相を、等間隔の位相ステップで可変とすることによって、前記ＶＣＯ出力信号の位相を当該前記ＶＣＯ出力信号の１周期の３６０度の全期間をカバーする等間隔の位相ステップで可変となるように制御する過程をさらに有することを特徴とする請求項１１に記載の方法。
- 基準周波数Frefの前記基準信号を第２の周波数比生成器ＦＲＧ２の入力において受信して、前記第２の周波数比生成器ＦＲＧ２の出力において優位周波数Fg2＝U/V・Fref（U及びVは正の整数）を有する第２の出力信号G2を生成する過程と、前記比較周波数信号G1と前記第２の周波数比生成器ＦＲＧ２からの前記第２の出力信号G2とをＳＳＢミキシングする過程とをさらに有することを特徴とする請求項１１に記載の方法。
- 周波数変換装置であって、
周波数Finを有する入力信号を入力されて、Fg=P/Q・Finである優位周波数を有する出力信号を生成し、
P及びQは正の整数であって、前記比P/Qは、式1±１/p1±1/p2±1/p3±...±1/pn、または式1±1/q1・{1±1/q2・[... (1±...1/qm)))...]}、または、これらの式の組合せによってあらわされ、ここでｎ、ｍ、及びp1、p2、...pn、q1、q2、...qmはいずれも正の整数であり、
前記２つの式の各項の正の符号を付した係数の少なくとも１つは上側波帯ＳＳＢ（ＵＳＢ）ミキサによって実現され、各項の負の符号を付した係数の少なくとも１つは下側波帯ＳＳＢ（ＬＳＢ）ミキサによって実現され、分数1/p...1/pn及び1/q...1/qmの少なくとも１つは、周波数分周器によって実現されることを特徴とする周波数変換装置。 - 前記２つの式の各項の正の符号を付した係数の全てが上側波帯ＳＳＢ（ＵＳＢ）ミキサによって実現され、各項の負の符号を付した係数の全てが下側波帯ＳＳＢ（ＬＳＢ）ミキサによって実現され、分数1/p...1/pn及び1/q...1/qmの全てが、周波数分周器によって実現されることを特徴とする請求項２１に記載の周波数変換装置。
- 周波数変換方法であって、
周波数Finを有する入力信号を受信する過程と、
Fg=P/Q・Finである優位周波数を有する出力信号を生成する過程とを有し、
P及びQは正の整数であって、前記比P/Qは、式1±１/p1±1/p2±1/p3±...±1/pn、または式1±1/q1・{1±1/q2・[... (1±...1/qm)))...]}、または、これらの式の組合せによってあらわされ、ここでｎ、ｍ、及びp1、p2、...pn、q1、q2、...qmはいずれも正の整数であり、
前記２つの式の各項の正の符号を付した係数の少なくとも１つは上側波帯ＳＳＢ（ＵＳＢ）ミキシングによって実現され、各項の負の符号を付した係数の少なくとも１つは下側波帯ＳＳＢ（ＬＳＢ）ミキシングによって実現され、分数1/p...1/pn及び1/q...1/qmの少なくとも１つは、周波数分周によって実現されることを特徴とする周波数変換方法。 - 前記２つの式の各項の正の符号を付した係数の全てが上側波帯ＳＳＢ（ＵＳＢ）ミキシングによって実現され、各項の負の符号を付した係数の全てが下側波帯ＳＳＢ（ＬＳＢ）ミキシングによって実現され、分数1/p...1/pn及び1/q...1/qmの全てが、周波数分周によって実現されることを特徴とする請求項２３に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/580,513 US6977556B1 (en) | 2000-05-25 | 2000-05-25 | Rational frequency synthesizers |
| US09/580,513 | 2000-05-25 | ||
| PCT/US2001/017240 WO2001091299A2 (en) | 2000-05-25 | 2001-05-24 | Pll for synthesizing frequencies having rational relationships with a reference frequency |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003534700A JP2003534700A (ja) | 2003-11-18 |
| JP4903969B2 true JP4903969B2 (ja) | 2012-03-28 |
Family
ID=24321405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001586784A Expired - Fee Related JP4903969B2 (ja) | 2000-05-25 | 2001-05-24 | 回転周波数合成器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6977556B1 (ja) |
| EP (1) | EP1287616A2 (ja) |
| JP (1) | JP4903969B2 (ja) |
| KR (1) | KR20020065467A (ja) |
| AU (1) | AU6810001A (ja) |
| CA (1) | CA2381094C (ja) |
| WO (1) | WO2001091299A2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940938B2 (en) * | 2002-07-31 | 2005-09-06 | Intel Corporation | Phase locked loop having a single sideband modulator |
| US6941116B2 (en) * | 2002-11-27 | 2005-09-06 | Broadcom Corp. | Linearization technique for phase locked loops employing differential charge pump circuitry |
| KR100659291B1 (ko) * | 2005-02-17 | 2006-12-20 | 삼성전자주식회사 | 주파수 합성 장치 |
| US7522898B2 (en) * | 2005-06-01 | 2009-04-21 | Wilinx Corporation | High frequency synthesizer circuits and methods |
| KR101172349B1 (ko) | 2006-01-24 | 2012-08-14 | 삼성전자주식회사 | 다중 대역 ｒｆ 수신기를 위한 다중 주파수 합성 장치 및방법 |
| US7616063B1 (en) | 2007-03-29 | 2009-11-10 | Scientific Components Corporation | Frequency synthesizer using a phase-locked loop and single side band mixer |
| US8369820B2 (en) * | 2007-09-05 | 2013-02-05 | General Instrument Corporation | Frequency multiplier device |
| US8132137B1 (en) * | 2007-11-10 | 2012-03-06 | Altera Corporation | Prediction of dynamic current waveform and spectrum in a semiconductor device |
| EP2345153B1 (en) * | 2008-11-11 | 2012-09-19 | Telefonaktiebolaget L M Ericsson (PUBL) | A frequency generator |
| US8378751B2 (en) * | 2009-02-13 | 2013-02-19 | Qualcomm Incorporated | Frequency synthesizer with multiple tuning loops |
| US8401600B1 (en) | 2010-08-02 | 2013-03-19 | Hypres, Inc. | Superconducting multi-bit digital mixer |
| US9160461B2 (en) | 2013-01-10 | 2015-10-13 | Qualcomm Incorporated | Systems and methods for minimizing spurs through duty cycle adjustment |
| JP6247868B2 (ja) * | 2013-09-06 | 2017-12-13 | 日本電波工業株式会社 | 発振器及び発振器の製造方法 |
| US10680863B2 (en) * | 2015-03-31 | 2020-06-09 | Sony Corporation | Modulation apparatus |
| RU2710299C1 (ru) * | 2019-07-17 | 2019-12-25 | Акционерное общество "Инструментальные Системы" | Широкополосный синтезатор частот |
| CN112631547B (zh) * | 2020-12-31 | 2024-01-16 | 陕西烽火电子股份有限公司 | 一种使用可编程逻辑器件实现频率合成器控制参数计算的高效方法 |
| US12242299B2 (en) | 2022-11-02 | 2025-03-04 | Rohde & Schwarz Gmbh & Co. Kg | Signal synthesizer circuit, signal generator device, and signal synthesis method |
| CN115882896B (zh) * | 2022-11-25 | 2024-04-05 | 中国电子科技集团公司第二十九研究所 | Dds扩频电路、装置及得到该扩频电路最优方案的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303893A (en) * | 1979-03-05 | 1981-12-01 | Rca Corporation | Frequency synthesizer incorporating digital frequency translator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113687A (en) * | 1981-01-07 | 1982-07-15 | Sony Corp | Frequency synthesizer |
| US4573023A (en) * | 1984-08-07 | 1986-02-25 | John Fluke Mfg. Co., Inc. | Multiple-multiple modulus prescaler for a phase-locked loop |
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| EP0665651A3 (en) * | 1994-01-31 | 1995-11-08 | Hewlett Packard Co | Frequency synthesizer with phase synchronization loop comprising a digital rate multiplier circuit. |
-
2000
- 2000-05-25 US US09/580,513 patent/US6977556B1/en not_active Expired - Lifetime
-
2001
- 2001-05-24 AU AU68100/01A patent/AU6810001A/en not_active Abandoned
- 2001-05-24 KR KR1020027001092A patent/KR20020065467A/ko not_active Application Discontinuation
- 2001-05-24 CA CA2381094A patent/CA2381094C/en not_active Expired - Fee Related
- 2001-05-24 WO PCT/US2001/017240 patent/WO2001091299A2/en not_active Application Discontinuation
- 2001-05-24 JP JP2001586784A patent/JP4903969B2/ja not_active Expired - Fee Related
- 2001-05-24 EP EP01946002A patent/EP1287616A2/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303893A (en) * | 1979-03-05 | 1981-12-01 | Rca Corporation | Frequency synthesizer incorporating digital frequency translator |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020065467A (ko) | 2002-08-13 |
| EP1287616A2 (en) | 2003-03-05 |
| CA2381094A1 (en) | 2001-11-29 |
| WO2001091299A3 (en) | 2002-06-20 |
| WO2001091299A2 (en) | 2001-11-29 |
| CA2381094C (en) | 2011-10-04 |
| JP2003534700A (ja) | 2003-11-18 |
| US6977556B1 (en) | 2005-12-20 |
| AU6810001A (en) | 2001-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080523 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110224 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110303 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110323 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110330 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110415 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110422 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111227 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120106 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4903969 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |