JPH04118966A - メモリ用ｍｏｓ ｆｅｔ集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、高密度超小型集積回路半導体装置を形成する
方法、更に特定していえば、軽度にドープきれた高速高
密度ＭＯＳダイナミックＲＡＭを形成する方法に関する
ものである。

発明の背景 現在、市販の半導体は、はとんど全てパターン転写のた
めの光学リソグラフィー技術で製造されている。たえず
増大する密度及びそれに対する要求を充たすには、２つ
の一般的方法が利用できる。

光以外によるリソグラフィーを使用するか、あるいは光
学的リソグラフィー技術を使用して集積回路構成の密度
を増加させる新しい製造技術の刷新である。

前者の方法には多くの努力が注がれている。例えば、”
　Ｃｏ　ｍ　ｐ　ｕ　ｔ　ｅ　ｒ　”誌第９巻第２号、
１９７６年２月刊、ｐ３１〜３７の゛旧ｇｈ　Ｓｐｅｅ
ｄＭＯＳＦＥＴ　Ｃ１ｒｃｕｉｔｓ　ＵｓｉｎｇＡｄｖ
ａｎｃｅｄ　Ｌｉｔｈｏｇｒａｐｈｙ　”を参照のこと
。これは、Ｘ線及び電子線リソグラフィーの基本的装置
費用及び複雑ざについて記載している。

現在の光学技術は、寸法が１マイクロメ一タ以上の装置
の商業ベースによる生産に適していると考えられており
、基本的に１マイクロメータ以下の輪郭を実現すること
が重要であり、それが光学的リソグラフィーを用いて実
現される、高速ダイナミックＲＡＭの製造のための技術
をもたらすことが本発明の目的である。

集積回路構成の製造に使用できる工具のリストに比較的
最近付は加えられたのは、プラズマ乃至反応イオン・エ
ツチングである。これは、集積回路装置の製造の際に金
属、半導体材料及び誘電体をエッチするために開発され
た技術である。このプロセスは、プラズマ乃至イオン、
自由電子、遊離基などの種々の反応性の高い粒子を含む
イオン化きれたガスの使用を伴なうものである。エツチ
ングに使用されるプラズマは、２５０℃のオーダーの比
較的低い温度で、０．００５〜２０ｔｏｒｒの範囲の低
圧で維持することができる。この点については、”　５
ｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ　”誌嘱
１９７６年５月号、ｐ３１〜３６のＢｅｒｓｉｎの”　
Ａｓｕｒｖｅｙ　ｏｆ　Ｐｌａｓｍａ　Ｅｔｃｂｉｒ＋
ｇ　Ｐｒｏｃｅｓｓｅｓ　１１Ｈｏｃｈｂｅｒｇの米国
特許第３９６６５７７号、Ｂｏｎｄｕｒの米国特許第４
１０４０８６号及び第４１３９４４２号を参照のこと。

反応イオン・エツチングに関するより詳しい情報は、本
特許出願の譲受人に譲渡された、１９７８年１１月１３
日出願のＨａｒｖｉ　１ｃｈｕｃｋの特許出願Ｓ。

Ｎ、９６０３２２にみることができる。別の半導体装置
で反応イオン・エツチングを使用した例は、本特許出願
の譲受人に譲ｗｌきれた、Ｉｔｏの米国特許第４２０９
３４０号にみられる。

従来かかる装置で利用できたものよりも高密度にするこ
とのできる、特に有効なＭＯＳ　　ＦＥＴ構成が、「電
子通信連合大会」　（日本語）１９７８年４月刊、ｐ２
〜２０の５ａｉｔｏらのＡＨｅｗ　５ｈｏｒｔ　Ｃｈａ
ｎｎｅｌ　ＭＯＳ　ＦＥＴ　ｗｉｔｈ　Ｌｉｇｈｔｙ　
ＤｏｐｅｄＤｒａｉｎ　”に記載されている。ＬＤＤＮ
　　ＭＯＳＦＥＴは、注入されたＮｔリソースびドレイ
ン領域を分離するチャネルに加えて、ドレイン・ピンチ
・オフ領域の高電界をＮ−領域中広げることによってチ
ャネル破壊電圧ないしスナップバック電圧を増加させ、
装置のドレイン接合電子衝撃イオン化を（従って熱電子
の放出を）減らす、拡散Ｎ−領域を含んでいる。これに
よって、性能を高めるため電源電圧を増加きせること、
所与の電圧でチャネルの長ざを縮小することのどちらか
が可能になる。本出願人等の知る限りでは、かかる装置
を製造するための既知の技術は、一般に平面シリコン・
ゲート加工技術及びますゲート・スタックがパターン化
され、Ｎ＋ソース／ドレイン領域が注入される、光学的
リソグラフィーの使用を含んでいる。それに続いて、エ
ッチを使用して、ポリシリコン製ゲートがアンダーカッ
トされ、アンダーカットされた領域中にＮ−領域が注入
される。アンダーカットの規模を制御することは、Ｎ−
領域の長きに対して小きな許容幅が要求されるため、困
難である。従って、特にＮ−領域が基本的に長さ１マイ
クロメータ以下の場合に、Ｎ−領域の長きに対する容易
に実現可能な制御をもたらすＬＤＤ　　ＭＯＳ　　ＦＥ
Ｔを製造する方法をもたらすことが本発明の第二の目的
である。

発明の概略 本発明によれば、先行技術における上記の及びその他の
困難が除去され、高速電界効果形トランジスタ・ダイナ
ミックＲＡＭを製造するためのプロセスの制御可能性及
び反復可能性が増大する。

本発明の一態様によれば、軽度にドープされたドレイン
を持つ高速電界効果形トランジスタ・ダイナミックＲＡ
Ｍは、以下の工程によって形成される。

単結晶性シリコン・ボディーにボディーの表面の上方に
伸びる、間隔を置いて配置された絶縁体領域を設ける。

隣接する絶縁体領域間に基本的に垂直な表面をもつポリ
シリコン・ゲート電極を形成する。

隣接するゲート電極と絶縁体領域の間にＮ＋型不純物を
イオン注入する。改良きれたプロセスは先に記したイオ
ン注入が先立って、以下の工程を加えることによって軽
度にドープきれたドレイン領域をもたらす。

まず、Ｎ型不純物をイオン注入して、ゲート電極の垂直
表面と該絶縁体領域の間にＮ型不純物領域を形成する。

その後、絶縁体層を形成し、（これは続いて反応イオン
・エツチングにより一部除去される。）その結果、該絶
縁体層を該単結晶性シリコン・ボディーの水平表面の頂
上に形成することによってほぼ水平な表面に隣接してほ
ぼ垂直な表面が形成される。

その後、最後に形成された絶縁体層を反応イオン・エッ
チして、はぼ水平に配置された該絶縁体層の全てを除去
し、はぼ垂直な該表面に隣接する狭い寸法の絶縁体領域
または側壁スペーサを残して、下側にあるＮ−型不純物
をその後の該Ｎ＋型不純物イオン注入から保護する。

本発明のこの態様の重要な利点は、高容量記憶ノードを
備え自己整列しているいわゆるＨｉＣ（ｉｌＦｌ量）記
憶セルの製造が容易になることである。これは、Ｐ型不
純物例えばホウ素を選択きれたゲート電極とそれに隣接
する絶縁体領域の間に注入し、続いて、コンデンサ・プ
レートの形成及びＮ＋注入の前に反応イオンエッチする
ことによって実用化される。

装置の軽度にドープされたドレイン（ＬＤＤ）領域によ
って、ドレインのピンチ・オフ領域の所の高い誘電電界
が広がって、装置のチャネル破壊電圧ないしスナップバ
ック電圧の増加及び熱電子放出の減少をもたらすことが
できる。従って、電源電圧の増加又は所与の電圧でのチ
ャネル長さの減少のどちらかが、性能を向上きせる。

自己整列イオン注入によって形成され、軽度にドープさ
れたドレイン領域によって保護されているＨｉＣ電荷記
憶ノード（ないしコンデンサ）は、高いバンチスルー電
圧を受は高い電荷記憶能力をもつ。従って、これはα粒
子問題をより受けにくい。

酸化物側壁スペーサは、ＬＤＤ領域を画定する他に、装
置のポリシリコン・ゲートを保護するようにも機能し、
通常の場合ソース／ドレイン酸化中にポリシリコン・ゲ
ートの２つの側面に沿って形成される、逆転「鳥嘴」の
形成を防止する。

本発明の第一の実施例では、最初に単結晶性シリコン・
ボディー上に設けられた上記の絶縁体領域を、陥没した
酸化物絶縁体とすることができ、又本発明の第二の実施
例では、該絶縁体領域を単結晶性シリコン・ボディーの
表面上方に敷設することができる。

第一の絶縁体層が陥没していない本発明の各実施例に関
して、本発明を用いると、電界酸化物中のいわゆる鳥嘴
を減少ないし除去きせることかでき、装置のソース／ド
レインに対する無境界接触を形成する可能性ができる。

この２つの特性によって、装置の充填密度が改善される
。本発明のこの形では、電界絶縁体は、Ｓ　ｉ　０２　
　Ａ　Ｑ　２０３−３　ｉ　０２　（ＯＡＯ）の絶縁体
を含んでいる。本発明のこの態様によれば、単結晶性シ
リコン・ボディーに、まず浅いブランケットＰ型イオン
注入を施し、続いて薄い酸化物層を成長させ、次にＡ９
２０３層を付着させ、最後にもう一つの相対物に厚い酸
化物層を化学蒸着させる。通常のレジスト・マスクを使
用して、はぼ垂直な側壁をもつ装置窓が異方性反応イオ
ン・エツチングによって得ら才る。このプロセス中では
、ある酸化アルミニ９１層が二酸化ケイ素のエッチ・ス
トッパーとしてθらく。反応イオン・エツチングに続い
て酸化アノ１ミニウム及び下側の二酸化ケイ素をデイツ
プ・コツチし、ウェハを清掃してゲート酸化物を成長☆
甘る。次にポリシリコン・ゲートを形成する。この時点
で、絶縁体領域とそれに隣接するゲート電極の間にＮ−
不純物領域を注入する。続いて、粁縁体層（これは後で
反応イオン・エッチきれる）を敷設し、反応イオン・エ
ッチして狭い寸法のｔｉぼ垂直な絶縁体領域ないしｍ壁
スペーサを残し、先に注入したＮ−不純物領域の部分を
保護するようにする。この時点でＨｉＣコンデンサ・プ
レート用にホウ素不純物を注入し、次にソース／ドレイ
ン領域及びコンデンサ用にＮ＋型不純物の注入を行なう
。この時点で第二のポリシリコン（プレート形成）領域
の付着及び輪郭画定を行なう。プレート自己不働態化酸
化物を成長させ、それに続いてエツチング（湿式エツチ
ング又は反応イオン・エツチング）によって、ソース／
ドレイン領域に対する自己形成無境界接触を得ることが
できる。ソース／ドレイン接触孔が使用可能となると、
それらを金属化することができ、続いて接触孔をポリシ
リコン領域へとエッチし、それを金属化する。陥没酸化
物絶縁体によって実現される利点に加えて、電界０ＡＯ
Ｉｌ！！縁の使用により、隣接する装置間の電気的絶縁
は更に向上する。

別のやり方として、ＯＡＯ電界絶縁体を、熱的に成長さ
せたあるいは化学蒸着させた二酸化ケイ素で置換えるこ
とができる。ＯＡＯ電界絶縁の使用は、秀れた反復性を
与えるエッチ・ストッパーを固有的にもたらすため、よ
り有利である。

更に、どちらの実施例でも、絶縁体層として化学蒸着し
た二酸化ケイ素の代りにポリシリコンを付着きせること
かでき、これは反応イオン・エッチすると狭い寸法のほ
ぼ垂直な直立絶縁体ないし側壁スペーサを残す。ポリシ
リコンを使用する場合、Ｈｉｃイオン注入及びソース／
ドレインＮ＋イオン注入の前に、ポリシリコン・スペー
サを二酸化ケイ素に変換するために、低温（例えば８゜
０℃）水蒸気酸化を実施する。技術の専門家には既知の
如く、二酸化ケイ素よりもポリシリコンを使用すること
の利点は、反応イオン・エツチングの終点が容易に検出
できることである。

次に、本明細書の以下の部分では、添付の図面に則して
行なえば技術の専門家が同じことを実行できるように、
本発明を説明する。図面で同様の参照番号は、同じ装置
を指すものとする。

発明の記述 第１図は、本発明に基づいて形成することがで営、典型
的な場合単一基板上に何度も繰返される、高速電界効果
形トランジスタ・ダイナミックＲＡＭ集積回路構造の断
面図である。第１図の左側は、ＲＡＭの周辺回路のＬＤ
Ｄ　　ＦＥＴ、右側はＲＡＭのワン・デバイス・メモリ
ー・セルを示したものである。例示の目的で、第１図及
び本明細書の残りの部分は、Ｎ−チャネルＭＯＳ　　Ｆ
ＥＴ　　ＲＡＭに関するものとする。しかしながら、本
発明Ｌｔ、Ｎ−チャネル装置に限られるものではな（、
Ｐ−チャネル装置にも適用できることは当然である。Ｐ
−チャネル装置の場合、技術の専門家には了解されるよ
うに、ドーパントの型及び電極の極性が逆になる。第１
図に示すように、Ｐ型半導体基板、例えば単結晶性シリ
コンは、単結晶性シリコンの上側で絶縁体層重によって
支持されているゲート電極Ｇ１及びＧ２を備えている。

絶縁体層Ｉ中の孔によって、金属化接点ＭがゲートＧｌ
及びＧ２に対して電気接触することができる。コンデン
サ・プレート３ｏも絶縁体層Ｉ中で支持きれ、金属化接
点Ｍがやはリブレートと電気接触している。プレートの
下には、いわゆるＨｉＣ電荷貯蔵コンデンサを形成する
。重なり合うＰ及びＮ＋イオン注入領域が（半導体ボデ
ィーが第１図に示すように水平に配向されている場合に
は）垂直に配置されている。ざらに、ゲートＧｌ及びＧ
２に隣接して、イオン注入されたＮ＋不純物ソース領域
及びドレイン領域が配置されている。ソース／ドレイン
領域は、各々ソース／ドレイン領域をチャネル、すなわ
ち第１図でＣと記きれている当該ソース・ドレイン領域
の間に横方向に横たわる基板部分から分離するイオン注
入Ｎ−型不純物から形成された、軽度にドープされたド
レイン領域を備えている。本発明は、第１図に示すよう
な高速電界効果形トランジスタ・ダイナミックＲＡＭ集
積回路をもたらすように用意されており、チャネルの長
ざは０．５マイクロメータと小さくでき、ゲートの下の
絶縁フィルムは２５〜１００ナノメータ、（Ｎ−−−Ｎ
＋ゼインーフェースからＮ−チャネル・インターフェー
スへと伸びる）軽度にドープされたドレイン領域の長さ
が０．２５〜０．７マイクロメータのオーダーである。

軽度にドープされたドレインによって、チャネルの長ざ
が短い（例えば１．２マイクロメータ）場合でも８．５
ボルトでの作動が可能となっている。

本発明によれば、第１図に示した装置の製造は、例えば
第２Ａ図に示すようなフィールド酸化物１１及びゲート
酸化物１２は、二酸化ケイ素、窒化ケイ素、酸化アルミ
ニウムなど様々な材料またはその組合せからなるものと
することができ、ゲート二酸化ケイ素１２は、通常の種
々の方法で形成することができる。第２Ａ図では、フィ
ールド酸化物を陥没即ちリセスド酸化物絶縁体１１を含
むものとして示しであるが、後で考察するように、陥没
絶縁体の使用は、本発明にとって本質的なものではない
。

本発明によれば、ゲート電極（例えばポリシリコン）を
、選択された位置、すなわち隣り合った酸化物絶縁体１
１の間に付着きせるが、これらのポリシリコン・ゲート
電極１３は、例えば指向性反応イオン・エツチングによ
って、垂直又はほぼ垂直な側壁をもつように形成され、
得られる生成物は、第２Ｂ図に示すような外見となる。

次に、この構造を例えばＡｓを用いて絶縁体１１とゲー
ト１３の間の領域にＮ−不純物型イオン注入を施すが、
このイオン注入領域は後で述べるように軽度にドープさ
れたドレインを形成する。

イオン注入に続いて、焼なましを行なって、注入きれた
イオンを打込み、同時に低温（例えば８００℃）水蒸気
酸化によって二酸化ケイ素層１４をポリシリコン・ゲー
ト電極のまわりに形成する。

この時点で、生成物は、第２Ｃ図に示した形をとるが、
図ではイオン注入された領域はＮ−とじて記しである。

低圧技術を用いて化学蒸着（ＣＶＤ）された二酸化ケイ
素を付着させるが、その結果実際上シリコン・ボディー
及びゲート電極のほぼ水平な表面ならびにほぼ垂直な表
面上に第二の絶縁体層１６がもたらされる。

この時点で、第二の絶縁体層１６に指向性反応イオン・
エツチングを行ない、はぼ水平な表面から第二の絶縁体
層を基本的に除去する。反応イオン・エツチングによっ
て、垂直に配向した第二の絶縁体層の一部も除去きれる
が、その指向性のためにこのプロセスの結果、ゲート電
極のほぼ垂直な表面に隣接して、狭い寸法の第二の絶縁
体領域ないし側壁スペーサ２０が残る。これらの領域の
横方向の寸法、すなわち矢印りの方向の寸法は、この長
さが軽度にドープきれたドレイン領域（第１図でＮ−と
記す）の長ざを決定するため、重要である。反応イオン
・エツチングは、水平に付着された化学蒸着による二酸
化ケイ素１６のほぼ全部が除去されるまで進行するが、
反応イオン・エツチングのステップに続いて、緩衝ＨＦ
に浸してソース／ドレイン領域すなわち第２Ｅ図に示す
ように、Ｎ−領域の上側の残りの二酸化ケイ素を除去す
ることができる。この緩衝ＨＦへの浸漬により、反応イ
オン・エツチングの異方性のために、狭い寸法の第二の
絶縁体領域２０の一部も除去されるが、狭い寸法の垂直
に配向した第二の絶縁体領域２０は、浸漬後も充分な横
方向の寸法を保ちながら、ソース／ドレイン領域の上側
の二酸化ケイ素はほとんど全て除去することができる。

この後通常の技術を使用して、ウェハ全体を清掃し、次
に第２Ｅ図の領域２５上にコンデンサ・プレート酸化物
を成長させる。

コンデンサ・プレート酸化物が形成されると、コンデン
サ・プレート領域を絶縁するために用いるブロッキング
・レジスト・マスクを塗布し、このマスクによってＰ型
不純物を注入する。次に、ブロッキング・レジスト・マ
スクを除去し、Ｎ＋型不純物、例えばＡｓをイオン注入
して、続いて焼なます。ゲート電極のほぼ垂直な表面に
隣接して、狭い寸法の第二の絶縁体領域ないし側壁スペ
ーサが存在するため、Ｎ＋イオン注入は、先にＮ−注入
を受けた領域の一部にのみ実施され従ってイオン注入の
後に焼なましステップが終ったとき、装置は第２Ｆ図に
示した形となる。この時点で、ソース及びドレイン領域
が注入されており、これらの領域が軽度にドープされた
ドレイン領域（Ｎ−）によって、チャネルＣからの分離
されていることが明らかである。

次に、通常の形、すなわちコンデンサ・プレート３０を
形成するための第二のポリシリコン領域の付着及び輪郭
画定、ソース／ドレインへのドーパント打込み、及び装
置の不働態化のための二酸化ケイ素の再酸化及び付着に
よって、装置を完成することができる。これらのステッ
プの後、装置は第２Ｇ図に示した形となる。

この後、接点孔をエッチして金属化を施し、第２Ｇ図の
装置が第１図に示した形をとるようにすればよい。

先に述べたように、今説明した方法の第一の変形では、
今説明した実施例では５ＶＤ−３ｉＯ□であったＲＩＥ
層１６（第２Ｄ図）がその代りにポリシリコン層１６°
を含むようにすることができる。本発明のこの実施例で
は、以後の各ステップは、ホウ素イオン注入（第２Ｆ図
）の前に低温水蒸気酸化（例えば８００℃）を施してポ
リシリコンＲＩＥ層１６゛を酸化ケイ素に変換する点を
除けば、上に説明した場合と同じである。本発明のこの
実施例を使用することの一つの利点は、ＲＩＥ層の反応
イオン・エツチングの終点が容易に検出できること、す
なわちポリシリコン層１６゜が二酸化ケイ素層１２の頂
上に付着されることである。

本発明のもう一つの実施例では、フィールド酸化物１１
は陥没酸化物ではない。

第３Ａ図に示すように、適当なシリコン基板１０（これ
はＰ型不純物をドーピングしたものとすることかできる
）に、まず浅いブランケット・ホウ素イオン注入（１０
’に示す）を施こし、その後薄い二酸化ケイ素層３０を
成長させて、その上に薄い酸化アルミニウム層を付着さ
せ、それ自体をＣＶＤ二酸化ケイ素によって被覆し、い
わゆるＯＡＯ絶縁体を形成する。

レジスト・マスク及び通常の光学的リソグラフィー技術
を使用して、二酸化シリコンの一番上の層に窓をあける
。できれば、これには反応イオン・エツチングを使用し
て、絶縁体３２の側壁が垂直ないしほぼ垂直になるよう
にするのがよく、酸化アルミニウムが二酸化ケイ素のエ
ッチ用のエッチ・ストップとして働く。第３Ｂ＠は、こ
のステップ終了時の典型的な窓を示したものである。

続いて、酸化アルミニウム層３１及びその下側の二酸化
ケイ素層３０を窓からエッチ・オフし、ウェハを清掃し
てゲート酸化物層３３を成長させる。このステップで得
られる典型的な窓を第３Ｃ図に示す。

次に、やはりできれば反応イオン・エツチングを使用し
て、基本的に垂直な側壁３５を持つポリシリコン・ゲー
トを設ける。このとき、ポリシリコン・ゲートは先に開
けた窓を充填し、それ自体と隣接の絶縁体３２の間に窓
を形成している。ここで、やはりできればＡｓを使用し
て、これらの新しく形成された窓に、Ｎ−不純物のイオ
ン注入を施こす。ゲート・ポリシリコンの側壁酸化物を
焼なまして望みの厚さに（例えば低温水蒸気酸化によっ
て）成長きせた後、得られる構造を第３Ｄ図に示す。

ここでＣＶＤ　　５ｉ０２層３４を敷設する。得られる
生成物を第３Ｅ図に示す。次にこの生成物を本発明の前
述の各実施例と同様に反応イオン・エッチして、第３Ｆ
図に示すように、ゲート電極のほぼ垂直な表面ならびに
絶縁体を隣接する、狭い寸法の絶縁体領域ないし側壁ス
ペーサ３４°を残す。このとき、Ｎ＋不純物のイオン注
入を実施して、装置のソース及びドレインを形成する。

この生成物は、第３Ｆ図に示す形となる。ここでプレー
ト酸化物を成長きせて、ポリシリコン・プレートを形成
する。第一の実施例と同様に、ポリシリコン・プレート
を形成する前に、電荷記憶コンデンサ領域にＰ型不純物
を注入して、ＨｉＣコンデンサを形成することもできる
。

コンデンサ・プレートの形成は、第２Ｆ図及び第２Ｇ図
に示した形をとり、第３Ａ図ないし第３Ｆ図は、典型的
なソース及びドレイン領域を図示したものなので、第３
図には繰返して示していない。この時点で、湿式エツチ
ングまたは反応イオン・エツチングを使用して、全ての
あるいは選択されたソース及びドレイン領域をエッチし
、これらの領域の上側にある酸化物３５を除去する。こ
こで、側壁スペーサが保護しているおかげで、このステ
ップにはマスキングは必要でないことを指摘しておくが
、こうして得られる生成物を第３Ｇ図に示す。こうして
ソース及びドレイン領域上に形成された開口は自己形成
性で無境界性であり、ソース及びドレイン接点を設ける
ための金属化体付着用の孔をもたらす。

金属化及び不働態化を含めて、第３Ｇ図に示したステー
ジから装着を完成するのは、通常の形をとるので、これ
以上は説明しない。

技術の専門家なら気付いているように、第３Ａ図ないし
第３Ｇ図に図示したＯＡＯスペーサを使用するのではな
く、５ｉ０２及びポリシリコンを側壁スペーサとし、第
２Ａ図ないし第２Ｇ図の場合と同様に、それを後で低温
水蒸気プロセスによって５ｉＣｈに変換することができ
る。

【図面の簡単な説明】

第１図は、本発明に基づいて製造されたウェハの部分断
面図である。 第２八図ないし第２Ｇ図は、本発明の一実施例の各ステ
ップを図示するために使用した、各形成ステージにおけ
るウェハの断面図である。 第３八図ないし第３Ｇ図は、本発明のもう一つの実施例
に関する、同様の断面図である。 １０・・・・シリコン基板、１１・・・・酸化物層、１
３・−・・多結晶シリコン・ゲート、１６・・・・酸化
物層。 図面の浄書 ＦＩＧ、３Ｄ

Claims (1)

1. 【特許請求の範囲】 その表面に、薄い酸化物の下層、酸化アルミニウムの中
   間層及び二酸化シリコンの上層が積層されているＰ型半
   導体を準備し、該積層体の表面に設けられたマスク層を
   介して二酸化シリコンの上層を食刻して開口を穿設し、
   該開口を介して酸化アルミニウム中間層及び酸化物の下
   層を半導体表面に達する迄食刻して積層状の分離部を形
   成し、半導体の露出面にゲート絶縁膜厚さのシリコン酸
   化膜を成長させ、該シリコン酸化膜の所定個所に略垂直
   な側面を有するポリシリコンのゲート電極層を形成し、
   ゲート電極と上記分離部の間にＮ＾＋不純物をイオン注
   入して半導体基板中にＮ＾＋型領域を形成するメモリ用
   ＭＯＳＦＥＴ集積回路の製造方法であつて、上記Ｎ＾＋
   不純物のイオン注入工程に先立つて少なくとも次の（イ
   ）、（ロ）及び（ハ）の３工程を含む上記製造方法 （イ）上記ゲート電極層と上記分離部の間にＮ＾−型不
   純物をイオン注入して半導体基板中にＮ＾−型領域を形
   成する工程： （ロ）上記ゲート電極層の側面及び上面を含む半導体基
   板表面上に一様に絶縁性のスペーサ層を付着する工程： （ハ）上記半導体基板の水平表面及びゲート電極層水平
   上面の上記スペーサ層を実質的に全部除去すると共にゲ
   ート電極層の側面に略垂直の制御可能な狭い厚さのスペ
   ーサ側壁を残すように上記半導体基板を方向性反応イオ
   ン食刻雰囲気の下で方向性の食刻を行う工程。