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KR0166850B1 - 트랜지스터 제조방법 - Google Patents

트랜지스터 제조방법 Download PDF

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KR0166850B1
KR0166850B1 KR1019950031655A KR19950031655A KR0166850B1 KR 0166850 B1 KR0166850 B1 KR 0166850B1 KR 1019950031655 A KR1019950031655 A KR 1019950031655A KR 19950031655 A KR19950031655 A KR 19950031655A KR 0166850 B1 KR0166850 B1 KR 0166850B1
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Abstract

본 발명은 트랜지스터에 관한 것으로, 특히 간단한 공정으로 숏 채널 효과(Short Channel Effect) 및 GIDL(Gate Induced Drain Leakage)을 개선하여 초고집적 회로에 적용하기 용이하도록 한 LDD 구조 MOS 트랜지스터의 제조방법에 관한 것이다.
이와 같은 본 발명의 트랜지스터의 제조방법은 반도체 기판을 준비하는 단계; 상기 반도체 기판의 필드영역에 필드산화막을 형성하는 단계; 활성영역의 반도체 기판상에 게이트 절연막 및 캡 게이트 절연막을 구비한 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면에 L자형 절연막 측벽을 형성하는 단계; 상기 게이트 전극 및 L자형 절연막 측벽을 마스크로 이용하여 활성영역의 반도체 기판에 고농도 소오스/드레인 영역을 형성하는 단계; 상기 L자형 절연막 측벽을 일정 두께로 식각하여 I자형 절연막 측벽을 형성하는 단계; 상기 I자형 절연막 측벽 및 게이트 전극을 마스크로 이용하여 활성영역의 반도체 기판에 저농도 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것이다.

Description

트랜지스터의 제조방법
제1도(a)~(f)는 종래 LDD 구조를 갖는 MOS 트랜지스터 공정 단면도들.
제2도(a)~(g)는 본 발명 일 실시예의 LDD 구조를 갖는 MOS 트랜지스터 공정 단면도들.
제3도는 본 발명에 따른 LDD 구조를 갖는 MOS 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 채널 이온 주입 영역 4,15 : 감광막
5 : 게이트 산화막 6 : 게이트 폴리 실리콘막
7 : 캡 게이트 산화막 13,19; 산화막 측벽
14 : 질화막 측벽 17 : 저농도 소오스/드레인 영역
18 : 고농도 소오스/드레인 영역
본 발명은 트랜지스터에 관한 것으로, 특히 간단한 공정으로 숏 채널 효과(Short Channel Effect) 및 GIDL(Gate Induced Drain Leakage)을 개선하여 초고집적 회로에 적용하기 용이하도록 한 LDD구조 MOS 트랜지스터의 제조방법에 관한 것이다.
종래의 LDD(Lightly Doped Drain) 구조를 갖는 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 기본구성을 첨부된 도면을 참고하여 설명하면 다음과 같다.
제1도(a)~(f)는 종래의 LDD 구조를 갖는 MOS 트랜지스터를 제조하는 방법을 나타내는 공정단면도들이다.
제1도(a)와 같이 필드영역과 활성영역을 정의하여 필드영역의 실리콘기판(1)위에 필드산화막(2)을 형성하고, 활성영역의 실리콘 기판(1)에 문턱전압(Threshold voltage) 조절용 채널 이온 주입을 실시하여 채널 이온 주입 영역(3)을 형성한다.
여기서, 미설명 부호는 활성영역에만 채널 이온 주입하기 위해 마스킹 역할을 하는 감광막(4)이다.
제1도(b)와 같이 감광막(4)을 제거하고 기판 전면에 게이트 산화막(5), 게이트 폴리실리콘막(6), 및 캡 게이트 산화막(7)을 차례로 증착하고, 사진석판술 및 식각공정으로 상기 게이트 산화막(5), 게이트 폴리실리콘(6), 및 캡 게이트 산화막(7)을 선택적으로 제거하여 게이트 전극을 형성한다.
제1도(c)와 같이 상기 게이트 전극을 마스크로 이용하여 게이트 전극 양측 기판에 저농도 불순물 이온을 주입하여 LDD 소오스/드레인 영역(9)을 형성한다.
이때 필드 산화막(2)들 상에는 감광제(8)들을 도포하여 이온주입을 방지한다.
제1도(d)와 같이 게이트 전극을 포함한 기판 전면에 산화막을 증착하고 에치 백(etch back)하여 게이트 전극 측면에 측벽 절연막(10)을 형성한다.
제1도(e)와 같이 상기 게이트 전극 및 측벽 절연막(10)을 마스크로 이용하여 게이트 전극 양측의 기판에 고농도 불순물 이온을 주입하여 고농도 소오스/드레인 영역(12)을 형성한다.
따라서, 제1도(f)와 같이 종래 LDD 구조의 MOS 트랜지스터가 완성된다.
그러나 이와 같은 종래의 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, LDD용 소오스, 드레인 이온주입과 고농도 소오스, 드레인 이온 주입시 측면확산(Lateral Diffusion)에 의해 유효채널 길이(제3도의 (20))가 축소되므로 숏 채널 효과(Short Channel Effect)가 발생한다.
둘째, 상술한 바와 같은 측면확산에 의해 게이트 전극과 드레인 영역과의 겹침길이(제3도의 (21))의 확대로 인해 GIDL(Gate Induced Drain Leakage)가 증가한다.
셋째, LDD용 소오스/드레인 이온 주입과, 고농도 소오스/드레인 이온 주입시에 각각 사진석판술을 해야 하므로 공정상의 번거로움이 있다.
본 발명은 상기 문제점들을 해결하기 위하여 안출한 것으로, 숏 채널 효과 및 GIDL를 줄이고, 동시에 제조공정을 단순화시킬 수 있는 LDD 구조를 갖는 MOS 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 트랜지스터의 제조방법은 반도체 기판을 준비하는 단계; 상기 반도체 기판의 필드영역에 필드산화막을 형성하는 단계; 활성영역의 반도체 기판상에 게이트 절연막 및 캡 게이트 절연막을 구비한 게이트 전극을 형성하는 단계;
상기 게이트 전극의 측면에 L자형 절연막 측벽을 형성하는 단계; 상기 게이트 전극 및 L자형 절연막 측벽을 마스크로 이용하여 활성영역의 반도체 기판에 고농도 소오스/드레인 영역을 형성하는 단계; 상기 L자형 절연막 측벽을 일정 두께로 식각하여 I자형 절연막 측벽을 형성하는 단계; 상기 I자형 절연막 측벽 및 게이트 전극을 마스크로 이용하여 활성영역의 반도체 기판에 저농도 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
이와 같은 본 발명의 트랜지스터의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도(a)와 같이 필드영역과 활성영역을 정의하여 필드영역의 실리콘 기판(1)위에 필드 산화막(2)을 형성하고, 활성영역의 실리콘 기판(1)에 문턱전압(Threshold voltage) 조절용 채널 이온 주입을 실시하여 채널 이온 주입 영역(3)을 형성한다.
여기서, 미설명 부호는 활성영역에만 채널 이온 주입하기 이해 마스킹 역할을 하는 감광막(4)이다.
제2도(b)와 같이 감광막(4)을 제거하고 기판 전면에 게이트 산화막(5), 게이트 폴리실리콘막(6), 및 캡 게이트 산화막(7)을 차례로 증착하고, 사진석판술 및 식각공정으로 상기 게이트 산화막(5), 게이트 폴리실리콘(6), 및 캡 게이트 산화막(7)을 차례로 증착하고, 사진석판술 및 식각공정으로 상기 게이트 산화막(5),게이트 폴리실리콘(6), 및 캡 게이트 산화막(7)을 선택적으로 제거하여 게이트 전극을 형성한다.
제2도(c)와 같이 게이트 전극을 포함한 기판상에 산화막과 질화막을 차례로 증착시키고, 상기 산화막과 질화막을 에치 백하여 게이트 전극 측면에 산화막 측벽(13)과 질화막 측벽(14)으로 된 2중 측벽 절연막을 형성한다.
제2도(d)와 같이 상기 질화막 측벽(14)을 선택적으로 제거하여 게이트 전극의 측면에 L자형으로 산화막 측벽(13)이 남도록 한 후, 전면에 감광막(15)을 증착하고 노광 및 현상공정으로 필드 산화막(2)들상에 감광막(15) 패턴을 형성한 다음, 상기 게이트 전극과 산화막 측벽(13)을 마스크로 이용하여 실리콘 기판에 고농도 불순물 이온을 주입하여 게이트 전극 양측의 가판에 고농도 소오스/드레인 영역(18)을 형성한다.
제2도(e)와 같이 감광막(15) 패턴을 제거하지 않은 상태에서 L자형 산화막 측벽(13) 및 캡 게이트 산화막(7)을 소정 두께로 식각하여 I자형 산화막 측벽(19)을 형성한다.
이때 캡 게이트 산화막(7)도 약간 식각되어 이전보다 얇은 캡 게이트 산화막(16)이 된다.
제2도(f)와 같이 상기 게이트 전극 및 I자형 산화막 측벽(19)을 마스크로 이용하여 활성영역의 실리콘 기판(1)에 저농도 불순물 이온을 주입하여 LDD 구조의 소오스/드레인 영역(17)을 형성한다.
이후 제2도(g)와 같이 감광제(15)를 제거하여 LDD 구조 MOS 트랜지스터를 완성한다.
이상에서 설명한 바와 같은 본 발명의 트랜지스터 제조방법에 있어서의 다음과 같은 효과가 있다.
제3도는 본 발명에 따른 LDD 구조를 갖는 MOS 트랜지스터의 단면도이다.
첫째, L자형 산화막 측벽을 형성하여 고농도 소오스/드레인 영역을 형성하고, L자형 산화막 측벽을 약간 에치 백하여 I자형 산화막 측벽을 형성하여 저농도 소오스/드레인 영역을 형성하므로 트랜지스터의 유효 채널 길이가 길어져서 숏 채널 효과와 GIDL를 줄일 수 있다.
즉, 종래에는 저농도 소오스/드레인 영역을 형성한 후 측벽을 만들어 고농도 소오스/드레인 영역을 형성하므로 고농도 소오스/드레인 영역 형성시 저농도 소오스/드레인 영역이 측면 확산하므로 유효 채널 길이가 감소하고 GIDL이 증가하였지만, 본 발명은 게이트 전극에 L자형 산화막 측벽을 형성하는 먼저 고농도 소오스/드레인 영역을 형성하므로 저농도 소오스/드레인 영역 형성시 측면확산으로 인한 유효 채널 길이의 감소 및 GIDL의 증가를 방지한다.
제3도에서 미설명부호는 유효 채널 길이(20)이고 게이트 전극과 드레인이 겹치는 길이(21)이다.
둘째, L자형 산화막 측벽을 형성하여 고농도 소오스/드레인 영역을 형성하고 별도의 사진석판술이 없이 L자형 산화막 측벽을 I자형 산화막 측벽으로 형성한 후, 저농도 소오스/드레인 영역을 형성하므로 공정을 단순화시킨다.

Claims (5)

  1. 반도체 기판을 준비하는 단계; 상기 반도체 기판의 필드영역에 필드산화막을 형성하는 단계; 활성영역의 반도체 기판상에 게이트 절연막 및 캡 게이트 절연막을 구비한 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면에 L자형 절연막 측벽을 형성하는 단계; 상기 게이트 전극 및 L자형 절연막 측벽을 마스크로 이용하여 활성영역의 반도체 기판에 고농도 소오스/드레인 영역을 형성하는 단계; 상기 L자형 절연막 측벽을 일정 두께로 식각하여 I자형 절연막 측벽을 형성하는 단계; 상기 I자형 절연막 측벽 및 게이트 전극을 마스크로 이용하여 활성영역의 반도체 기판에 저농도 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  2. 제1항에 있어서, 반도체 기판은 실리콘 기판을 사용함을 특징으로 하는 트랜지스터의 제조방법.
  3. 제1항에 있어서, 필드산화막 형성 후에 활성영역에 문턱 전압 조절용 채널 이온 주입을 더 실시함을 특징으로 하는 트랜지스터의 제조방법.
  4. 제1항에 있어서, L자형 절연막 측벽은 게이트 전극을 포함한 기판 전면에 제 1 절연막과 제 2 절연막을 차례로 증착하는 단계; 상기 제 1, 제 2 절연막을 에치백하여 제 1 절연막 측벽과 제 2 절연막 측벽으로 된 2중 구조의 측벽을 형성하는 단계; 그리고 상기 제 2 절연막 측벽을 선택적으로 제거하여 L자형 제 1 절연막 측벽을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  5. 제4항에 있어서, 제 1 절연막 측벽과 제 2 절연막 측벽은 식각 선택비가 큰 절연막을 이용함을 특징으로 하는 트랜지스터의 제조방법.
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