JPH0626246B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH0626246B2 JPH0626246B2 JP10767583A JP10767583A JPH0626246B2 JP H0626246 B2 JPH0626246 B2 JP H0626246B2 JP 10767583 A JP10767583 A JP 10767583A JP 10767583 A JP10767583 A JP 10767583A JP H0626246 B2 JPH0626246 B2 JP H0626246B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- gate electrode
- region
- conductivity type
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリの製造方法に関し、詳しくは、集
積密度が高く、高速読出しの可能な読出し専用メモリ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造方法に関
する。
積密度が高く、高速読出しの可能な読出し専用メモリ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造方法に関
する。
ＲＯＭは、１個のＭＯＳトランジスタを、メモリ１ビツ
ト分として使用するため、ビツト当りの構成素子数が、
各種メモリのうちで最も少なく、高集積化に適してい
る。
ト分として使用するため、ビツト当りの構成素子数が、
各種メモリのうちで最も少なく、高集積化に適してい
る。
また、デバイスの配置構成が規則的であるため、ＬＳＩ
の設計工数が少ない、という利点も有しており高集積マ
イクロコンピユーター論理構成などに、広く用いられて
いる。
の設計工数が少ない、という利点も有しており高集積マ
イクロコンピユーター論理構成などに、広く用いられて
いる。
したがつて、ＲＯＭの各ビツトを構成するメモリセルの
所要面積を低減して、寄生容量や抵抗を減少させること
ができれば、ＬＳＩの高集積化や高速化に、極めて有効
であることは、明らかである。
所要面積を低減して、寄生容量や抵抗を減少させること
ができれば、ＬＳＩの高集積化や高速化に、極めて有効
であることは、明らかである。
上記ＲＯＭのメモリセルへのメモリ情報書き込みには、
種々の方法があるが、高集積ＲＯＭの製造工程の最終に
近い工程において書き込むほど、所要製造時間およびメ
モリ情報が書き込まれたＲＯＭのデバツクに要する時間
が短かくなり、好ましい。
種々の方法があるが、高集積ＲＯＭの製造工程の最終に
近い工程において書き込むほど、所要製造時間およびメ
モリ情報が書き込まれたＲＯＭのデバツクに要する時間
が短かくなり、好ましい。
すなわち、ＲＯＭを完成に近い状態にまで形成してお
き、メモリ情報の書き込みを、最終もしくは最終に近い
工程で行なうことにより、短時間でＲＯＭを完成でき
る。
き、メモリ情報の書き込みを、最終もしくは最終に近い
工程で行なうことにより、短時間でＲＯＭを完成でき
る。
しかし、従来のＲＯＭにおいては、ＭＯＳトランジスタ
のゲート電極の下に薄い酸化膜を形成するか、あるい
は、厚い酸化膜を形成するかによつて、メモリ情報の書
き込みが行なわれていた。このような書き込みは、ＲＯ
Ｍ製造の初期の工程において行なわれるので、製造やデ
バツクに要する時間が長いという問題があつた。
のゲート電極の下に薄い酸化膜を形成するか、あるい
は、厚い酸化膜を形成するかによつて、メモリ情報の書
き込みが行なわれていた。このような書き込みは、ＲＯ
Ｍ製造の初期の工程において行なわれるので、製造やデ
バツクに要する時間が長いという問題があつた。
また、メモリセルの所要面積を増加させることなしに、
メモリ情報の書き込みを行なうことのできる、集積密度
の高いＲＯＭが強く要望されていた。
メモリ情報の書き込みを行なうことのできる、集積密度
の高いＲＯＭが強く要望されていた。
本発明の目的は、上記従来の問題を解決し、最終もしく
は最終に近い工程で、メモリ情報を書き込むことがで
き、かつ、高い集積度の可能な半導体メモリの製造方法
を提供することである。
は最終に近い工程で、メモリ情報を書き込むことがで
き、かつ、高い集積度の可能な半導体メモリの製造方法
を提供することである。
上記目的を達成するため、本発明は、ＲＯＭのメモリセ
ルを構成するＭＯＳトランジスタの、ソース、ドレイン
領域をゲート領域から分離し、両者の間の分離領域に、
上記ソース、ドレイン領域と同一もしくは逆の導電形を
有する不純物領域を形成することにより、情報の書き込
みを行なうものである。
ルを構成するＭＯＳトランジスタの、ソース、ドレイン
領域をゲート領域から分離し、両者の間の分離領域に、
上記ソース、ドレイン領域と同一もしくは逆の導電形を
有する不純物領域を形成することにより、情報の書き込
みを行なうものである。
実施例１ 本発明にかかるＲＯＭメモリセルの断面構造を、第１図
および第２図に示した。ゲート電極と基板の間に絶縁膜
が存在することはいうまでもないが、理解を容易にする
ため、各図面はいずれも模式的に示してあり、また、ゲ
ート絶縁膜など本発明の説明に直接関係のない部分は図
示を省略してある。
および第２図に示した。ゲート電極と基板の間に絶縁膜
が存在することはいうまでもないが、理解を容易にする
ため、各図面はいずれも模式的に示してあり、また、ゲ
ート絶縁膜など本発明の説明に直接関係のない部分は図
示を省略してある。
第１図および第２図から明らかなように、MOSトランジ
スタのソース、ドレイン１，２および７，８は、それぞ
れゲート６および１２と分離され、ソース、ドレイン領
域１，２，７，８と同じ導電形を持つた領域３，４もし
くは異なる領域を持つた領域９，１０が、それぞれ、ゲ
ート６，１２とソース、ドレイン１，２，７，８の間の
分離域に形成されている。
スタのソース、ドレイン１，２および７，８は、それぞ
れゲート６および１２と分離され、ソース、ドレイン領
域１，２，７，８と同じ導電形を持つた領域３，４もし
くは異なる領域を持つた領域９，１０が、それぞれ、ゲ
ート６，１２とソース、ドレイン１，２，７，８の間の
分離域に形成されている。
第１図に示したように、上記分離領域に形成された不純
物領域３，４が、ソース、１，２と同じ導電形を有して
いる場合は、ゲート電極６に電圧を印加することによつ
て、ソース、ドレイン１，２間に電流が流れる。
物領域３，４が、ソース、１，２と同じ導電形を有して
いる場合は、ゲート電極６に電圧を印加することによつ
て、ソース、ドレイン１，２間に電流が流れる。
一方、第２図に示したように、分離領域に形成されてい
る不純物領域９，１０の導電形が、ソース、ドレイン
７，８と異なる基板１１と同じである場合は、ゲート電
極１２に電圧を印加しても、電流は流れない。
る不純物領域９，１０の導電形が、ソース、ドレイン
７，８と異なる基板１１と同じである場合は、ゲート電
極１２に電圧を印加しても、電流は流れない。
したがつて、本発明にかかるＲＯＭにおいては、ソー
ス、ドレイン領域とゲート領域の間の分離領域に形成さ
れる不純物領域の導電形の種類を選定することによつ
て、メモリ情報の書き込みが行なわれる。
ス、ドレイン領域とゲート領域の間の分離領域に形成さ
れる不純物領域の導電形の種類を選定することによつ
て、メモリ情報の書き込みが行なわれる。
このような不純物領域の形成による情報の書込みは、後
記のように、ＲＯＭ製造の際の後半の工程において行な
うことができるので、デバイスの製造やデバツグに要す
る時間を、著しく短縮することが可能である。
記のように、ＲＯＭ製造の際の後半の工程において行な
うことができるので、デバイスの製造やデバツグに要す
る時間を、著しく短縮することが可能である。
さらに、第３図に示した平面構造から明らかなように、
ソース、ドレイン領域１３，１４とゲート電極１５との
間に形成されているメモリ情報書込み領域１６，１７
は、製造プロセスの許せる限り小さくできるので、プロ
セス上達成できる最小加工寸法でメモリセルを形成する
ことが可能である。
ソース、ドレイン領域１３，１４とゲート電極１５との
間に形成されているメモリ情報書込み領域１６，１７
は、製造プロセスの許せる限り小さくできるので、プロ
セス上達成できる最小加工寸法でメモリセルを形成する
ことが可能である。
そのため、極めて高い集積密度を達成できることは勿
論、寄生容量や寄生抵抗も低下し、高速化も可能であ
る。
論、寄生容量や寄生抵抗も低下し、高速化も可能であ
る。
実施例２ 第４図は、本発明にかかるＲＯＭに、メモリ情報を書き
込む方法の一例を示し、ｎチヤネル形のＲＯＭに適用し
た場合の例である。
込む方法の一例を示し、ｎチヤネル形のＲＯＭに適用し
た場合の例である。
まず、第４図(a)に示すように、不純物濃度１０16〜１
０18cm-3を有するｎ形領域２２，２３が、両者の間に介
在するように、ｎ＋形ソース、ドレイン領域１９，２０
とゲート電極２１を形成する。
０18cm-3を有するｎ形領域２２，２３が、両者の間に介
在するように、ｎ＋形ソース、ドレイン領域１９，２０
とゲート電極２１を形成する。
メモリ情報を書き込むべきＲＯＭセルのＭＯＳトランジ
スターのみ、上記ｎ形領域２２，２３に、イオン打込み
法など周知の手段を用いて、ｐ形不純物を導入し、第４
図(b)に示すように、不純物濃度１０16〜１０19cm-3の
ｐ形領域２４，２５を形成した。
スターのみ、上記ｎ形領域２２，２３に、イオン打込み
法など周知の手段を用いて、ｐ形不純物を導入し、第４
図(b)に示すように、不純物濃度１０16〜１０19cm-3の
ｐ形領域２４，２５を形成した。
なお、上記ｐ形不純物の導入を、ゲート電極２１とフイ
ールド酸化膜２８をマスクに用いたイオン打込みによつ
て、ソース、ドレイン領域１９，２０より深く行なう
と、第４図(c)に示したような構造のＲＯＭが形成され
る。
ールド酸化膜２８をマスクに用いたイオン打込みによつ
て、ソース、ドレイン領域１９，２０より深く行なう
と、第４図(c)に示したような構造のＲＯＭが形成され
る。
実施例３ 第５図に、本発明にかかるＲＯＭにメモリ情報を書込む
他の方法を示す。
他の方法を示す。
まず、第５図(a)に示したように、Ｐ−Ｓｉ基板１８の
表面領域内に、ｎ＋形ソース、ドレイン領域１９，２０
をゲート領域２１から離間して形成しておく。メモリ情
報を書込むべきＲＯＭセルのＭＯＳトラジスタの、ソー
ス、ドレイン領域１９，２０とゲート電極２１との間の
領域に、ｎ形不純物を１０16〜１０21導入して、第５図
(b)に示すように、ｎ形領域２９，３０を形成した。
表面領域内に、ｎ＋形ソース、ドレイン領域１９，２０
をゲート領域２１から離間して形成しておく。メモリ情
報を書込むべきＲＯＭセルのＭＯＳトラジスタの、ソー
ス、ドレイン領域１９，２０とゲート電極２１との間の
領域に、ｎ形不純物を１０16〜１０21導入して、第５図
(b)に示すように、ｎ形領域２９，３０を形成した。
第５図(a)に示したＭＯＳトランジスタは、ゲート電極
２１に電圧を印加しても、ソース、ドレイン１９，２０
間に流れない。しかし、第５図(b)に示したＭＯＳトラ
ンジスタの場合は、電極２１に電圧を印加することによ
つて、ソース、ドレイン１９，２０間に電流が流れるの
で、流れる電流の有無によつて、書込まれた情報を検出
できる。
２１に電圧を印加しても、ソース、ドレイン１９，２０
間に流れない。しかし、第５図(b)に示したＭＯＳトラ
ンジスタの場合は、電極２１に電圧を印加することによ
つて、ソース、ドレイン１９，２０間に電流が流れるの
で、流れる電流の有無によつて、書込まれた情報を検出
できる。
実施例４ 第６図に本発明の他の実施例を示す。
まず、第６図(a)に示すように、ホトレジスト膜もしく
は絶縁膜からなるマスク３１およびゲート電極２１を介
して、ｐ形Ｓｉ基板１８の露出された部分にｎ形イオン
３２を打込み、ｎ＋形ソース、ドレイン領域１９，２０
を形成する。
は絶縁膜からなるマスク３１およびゲート電極２１を介
して、ｐ形Ｓｉ基板１８の露出された部分にｎ形イオン
３２を打込み、ｎ＋形ソース、ドレイン領域１９，２０
を形成する。
得られたＭＯＳトランジスタは、ソース、ドレイン領域
１９，２０の端部がゲート領域に接しているので、ゲー
ト電極２１に電圧を印加すると、ソース、ドレイン領域
１９，２０間に電流が流れる。
１９，２０の端部がゲート領域に接しているので、ゲー
ト電極２１に電圧を印加すると、ソース、ドレイン領域
１９，２０間に電流が流れる。
しかし、第６図(b)に示したように、イオン打込み時に
用いるマスク３１がゲート電極２１の側部をも覆うよう
にすると、ソース、ドレイン領域１９′，２０′とゲー
ト領域は離間するので、この場合は、ゲート電極２１に
電圧を印加しても、ソース、ドレイン領域１９′，２
０′間に電流は流れない。
用いるマスク３１がゲート電極２１の側部をも覆うよう
にすると、ソース、ドレイン領域１９′，２０′とゲー
ト領域は離間するので、この場合は、ゲート電極２１に
電圧を印加しても、ソース、ドレイン領域１９′，２
０′間に電流は流れない。
すなわち、本実施例では、イオン打込み時におけるマス
クのパターンを変えるのみで、メモリ情報を容易に書き
込むことができる。
クのパターンを変えるのみで、メモリ情報を容易に書き
込むことができる。
実施例５ 本実施例は、メモリ情報が書き込まれる領域が、マスク
合わせ工程ではなく、自己整合的に形成される例を示
す。
合わせ工程ではなく、自己整合的に形成される例を示
す。
まず、第７図(a)に示すように、ゲート電極２１をマス
クに用いてｎ形不純物をｐ形Ｓｉ基板１８の表面領域に
イオン打込みし、ソース、ドレイン領域３３，３４を形
成した。
クに用いてｎ形不純物をｐ形Ｓｉ基板１８の表面領域に
イオン打込みし、ソース、ドレイン領域３３，３４を形
成した。
つぎに、第７図(b)に示すように、厚さ0.5〜1.5μｍ程
度のホトレジスト膜もしくは絶縁膜３５を全面に被着し
た後、たとえば、反応性スパツタリングなど、異方性エ
ツチングを行なう。
度のホトレジスト膜もしくは絶縁膜３５を全面に被着し
た後、たとえば、反応性スパツタリングなど、異方性エ
ツチングを行なう。
このようにすると、第７図(c)に示したように、上記ホ
トレジストまたは絶縁膜３６のうち、ゲート電極２１側
部の厚い部分を残して、他の部分は除去される。この状
態でｎ形不純物を１０15〜１０16cm-2イオン打込みし
て、ｎ＋形ソース、ドレイン領域３７，３８を形成す
る。
トレジストまたは絶縁膜３６のうち、ゲート電極２１側
部の厚い部分を残して、他の部分は除去される。この状
態でｎ形不純物を１０15〜１０16cm-2イオン打込みし
て、ｎ＋形ソース、ドレイン領域３７，３８を形成す
る。
ゲート電極２１の側部に残つた上記ホトレジストまたは
絶縁膜３８を除去すれば、ｎ＋形ソース、ドレイン領域
とゲート電極２１の間に、ｎ形不純物領域３３，３４を
有するＭＯＳトランジスタが形成される。
絶縁膜３８を除去すれば、ｎ＋形ソース、ドレイン領域
とゲート電極２１の間に、ｎ形不純物領域３３，３４を
有するＭＯＳトランジスタが形成される。
情報を書き込むには、ゲート電極２１をマスクに用い
て、ｐ形不純物を打込み、ｎ形領域３３，３４を補償
し、第７図(d)に示すように不純物濃度１０16〜１０19c
m-3のｐ形領域３９，４０を、ｎ＋形領域３７，３８の
内側に形成すればよい。
て、ｐ形不純物を打込み、ｎ形領域３３，３４を補償
し、第７図(d)に示すように不純物濃度１０16〜１０19c
m-3のｐ形領域３９，４０を、ｎ＋形領域３７，３８の
内側に形成すればよい。
このようにすれば、ゲート電極２１に電圧を印加して
も、ソース、ドレイン３７，３８間に電流が流れること
はなく、情報書き込みの有無が検出できる。
も、ソース、ドレイン３７，３８間に電流が流れること
はなく、情報書き込みの有無が検出できる。
また、メモリ情報が書き込まれる不純物領域３９，４０
は自己整合的に形成され、マスク合わせ工程が不要であ
るため、ＲＯＭメモリセルの所要面積の低下と集積度の
向上が達成される。
は自己整合的に形成され、マスク合わせ工程が不要であ
るため、ＲＯＭメモリセルの所要面積の低下と集積度の
向上が達成される。
実施例６ 上記実施例５において、ｎ形領域３３，３４を形成する
ことなく、ゲート電極２１の側部にホトレジストまたは
絶縁膜３６を残すようにしてイオン打込みを行ない、ゲ
ート２１から離れたｎ＋形領域３７，３８を形成しても
よい。
ことなく、ゲート電極２１の側部にホトレジストまたは
絶縁膜３６を残すようにしてイオン打込みを行ない、ゲ
ート２１から離れたｎ＋形領域３７，３８を形成しても
よい。
このようにすれば、第７図(d)において示した情報書き
込みのためのｐ形領域３９，４０の形成を省略すること
が可能である。
込みのためのｐ形領域３９，４０の形成を省略すること
が可能である。
実施例７ 本発明の他の実施例を第８図に示す。
第８図(a)に示すように、ｎ＋形ソース、ドレイン領域
１９，２０およびゲート電極２１などを形成した後、り
んなどｎ形不純物を含むＰＳＧ（りんガラス）など絶縁
膜４１を全面に形成する。
１９，２０およびゲート電極２１などを形成した後、り
んなどｎ形不純物を含むＰＳＧ（りんガラス）など絶縁
膜４１を全面に形成する。
第８図(b)に示すように、ＣＯ2レーザーなど、上記絶縁
膜４１が吸収できるビーム４２を照射し、絶縁膜４１内
の不純物を、基板１８内に拡散して、ｎ形不純物領域４
３，４４を形成する。なお、絶縁膜４１を加熱するかわ
りに、基板１８を加熱して、上記ｎ形不純物の拡散を行
なつてもよい。
膜４１が吸収できるビーム４２を照射し、絶縁膜４１内
の不純物を、基板１８内に拡散して、ｎ形不純物領域４
３，４４を形成する。なお、絶縁膜４１を加熱するかわ
りに、基板１８を加熱して、上記ｎ形不純物の拡散を行
なつてもよい。
本実施例の特長は、メモリ情報の書き込みを、ＲＯＭ製
造の最終段階において行なえることであり、ＲＯＭ製造
に要する時間が大幅に節減される。
造の最終段階において行なえることであり、ＲＯＭ製造
に要する時間が大幅に節減される。
上記説明から明らかなように、本発明によれば、所要面
積の小さなＲＯＭが実現され、高集積化と高速化が可能
になつた。
積の小さなＲＯＭが実現され、高集積化と高速化が可能
になつた。
また、メモリ情報の書き込みを、ＲＯＭの製造工程の最
終もしくは最終に近い段階において行なうことができる
ので、ＲＯＭの製造およびデバツグに要する時間を、大
幅に短縮することができる。
終もしくは最終に近い段階において行なうことができる
ので、ＲＯＭの製造およびデバツグに要する時間を、大
幅に短縮することができる。
本発明は、上記実施例に限定されるものではなく、種々
な変形が可能であることは、いうまでもない。
な変形が可能であることは、いうまでもない。
たとえば、本発明は、シリコン基板内に形成されたｎチ
ヤネルＭＯＳトランジスタのみではなく、ｐチヤネルＭ
ＯＳトランジスタ、 SOS （Silicon on Sapphire）もし
くはＳＯＩ（Silicon on Insulator）構造のデバイス、
あるいはＧaＡsなどの化合物半導体を基板としたデバイ
スにも、適用できる。
ヤネルＭＯＳトランジスタのみではなく、ｐチヤネルＭ
ＯＳトランジスタ、 SOS （Silicon on Sapphire）もし
くはＳＯＩ（Silicon on Insulator）構造のデバイス、
あるいはＧaＡsなどの化合物半導体を基板としたデバイ
スにも、適用できる。
また、プログラマブルロジツク（ＰＬＡ）やＬＳＩの欠
陥救済回路にも応用できるなど、得られる利益は極めて
大きい。
陥救済回路にも応用できるなど、得られる利益は極めて
大きい。
【図面の簡単な説明】 第１図乃至第３図は、本発明の構成を説明するための
図、第４図乃至第８図は、それぞれ本発明の異なる実施
例を説明するための図である。 １，２，７，８，１３，１４，１９，２０，３７，３８
……ソース、ドレイン領域、３，４，１６，１７，２
２，２３，２９，３０，３３，３４，４３，４４……ｎ
形領域、９，１０，２４，２５，２６，２７，３９，４
０……ｐ形領域、５，１１，１８……ｐ形シリコン基
板、６，１２，１５，２１……ゲート電極、３１，３
５，３６……マスク、２８……フイールド絶縁膜、４１
……ＰＳＧ膜、３２……ｎ形不純物イオン、４２……レ
ーザー光。
図、第４図乃至第８図は、それぞれ本発明の異なる実施
例を説明するための図である。 １，２，７，８，１３，１４，１９，２０，３７，３８
……ソース、ドレイン領域、３，４，１６，１７，２
２，２３，２９，３０，３３，３４，４３，４４……ｎ
形領域、９，１０，２４，２５，２６，２７，３９，４
０……ｐ形領域、５，１１，１８……ｐ形シリコン基
板、６，１２，１５，２１……ゲート電極、３１，３
５，３６……マスク、２８……フイールド絶縁膜、４１
……ＰＳＧ膜、３２……ｎ形不純物イオン、４２……レ
ーザー光。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林田 哲哉 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中村 英夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−10261（ＪＰ，Ａ) 特開 昭51−37578（ＪＰ，Ａ) 特開 昭57−107070（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型を有する半導体基板の表面上に
形成されてある絶縁膜上に形成されたゲート電極を介し
て第１のイオン打込みを行なって、上記第１導電型とは
逆の第２導電型を有する第１の不純物ドープ領域を上記
半導体基板の表面領域内に形成する工程と、ホトレジス
ト膜もしくは絶縁膜を全面に形成する工程と、当該ホト
レジスト膜もしくは絶縁膜を異方性エッチして、当該ホ
トレジスト膜もしくは絶縁膜のうち、上記ゲート電極の
側部上に形成された部分を残し他の領域上に形成された
部分を除去する工程と、第２のイオン打込みを行なっ
て、上記第２導電型を有し、上記第１の不純物ドープ領
域よりも高い不純物濃度を有する第２の不純物ドープ領
域を、上記第１の不純物ドープ領域内の、上記ゲート電
極が形成されている側とは反対の側に形成する工程と、
上記ゲート電極の側部上に形成された上記ホトレジスト
膜もしくは絶縁膜を除去する工程と、メモリ情報を書き
込むべき上記第１の不純物ドープ領域に、上記第１導電
型を有する不純物をイオン打込みして、上記第１の不純
物ドープ領域の導電型を上記第１導電型にする工程を含
むことを特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767583A JPH0626246B2 (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767583A JPH0626246B2 (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60769A JPS60769A (ja) | 1985-01-05 |
| JPH0626246B2 true JPH0626246B2 (ja) | 1994-04-06 |
Family
ID=14465135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767583A Expired - Lifetime JPH0626246B2 (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626246B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183954A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
| JPS61183953A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| US4897744A (en) * | 1987-05-29 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Apparatus for selectively loading small or large tape cassettes |
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-
1983
- 1983-06-17 JP JP10767583A patent/JPH0626246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60769A (ja) | 1985-01-05 |
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