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JPH0365905B2 - - Google Patents

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JPH0365905B2
JPH0365905B2 JP59279911A JP27991184A JPH0365905B2 JP H0365905 B2 JPH0365905 B2 JP H0365905B2 JP 59279911 A JP59279911 A JP 59279911A JP 27991184 A JP27991184 A JP 27991184A JP H0365905 B2 JPH0365905 B2 JP H0365905B2
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capacitor
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oxidation
film
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は溝型キヤパシタ（トレンチ・キヤパシ
タと称する）に係り、特にソフト・エラーを極め
て起しにくく、且つ、セル間を近接させてもセル
同志のパンチ・スルー・リークといつた問題の生
じない高集積化に適したメモリ・セルの製造方法
に関する。
〔従来の技術〕 従来、ダイナミツク・ランダム・アクセス・メ
モリ・セル（ｄ−RAMセル）は高集積化するた
めにセル面積を小さくし、且つ蓄積容量を大きく
するために、トレンチ・キヤパシタを形成し、平
面面積に対してそれよりも大きな実効キヤパシタ
面積を得る工夫がされつつある。
〔発明が解決しようとする問題点〕
しかし、このトレンチ・キヤパシタには、以下
のの欠点がある。
キヤパシタ同志が近接してくると、蓄積電極
間のパンチ・スルーによつて保持データが失わ
れてしまうために、基板不純物濃度と印加電圧
の関係で決る所定の距離よりも近接できない。
α線照射によつて半導体基板内に発生した少
数キヤリアに対する捕獲断面積が大きく、蓄積
容量をかなり大きくしないとソフト・エラーが
発生する。
このため、４メガ・ビツト以上の高集積密度ｄ
−RAMを実現するためには、何らかの改良が必
要である。その１つは、トレンチ・キヤパシタの
周囲に基板よりも１〜２桁程度高不純物濃度な領
域を形成することである。これによつて、トレン
チ周囲に伸びる空乏層の幅は少なくなり、キヤパ
シタ同志を近接させることができるが、実際には
トレンチの側面に不純物を導入する製造手段とし
てイオン注入法を有効に用いることができないの
で、その実用化は容易ではない。
〔問題点を解決するための手段〕
本発明は、上記、の従来の欠点を改善でき
るトレンチ・キヤパシタの形成方法であり、シリ
コン基板上に選択的に耐酸化膜を被着する工程
と、該シリコン基板の耐酸化膜が形成されない表
面を熱酸化し、フイールド酸化膜を形成する工程
と、該シリコン基板の該耐酸化膜の端部を含む表
面を選択的に異方性エツチングし、基板内に到る
溝を形成する工程と、該溝の内壁面に選択的に絶
縁膜を成長させる工程と、該絶縁膜で囲まれた該
溝内から該溝の外に延在するように、電荷蓄積電
極、対向電極よりなるストレージ・キヤパシタを
形成し、該ストレージ・キヤパシタに隣接して形
成する転送トランジスタとを、前記溝の端部で接
続する工程とを有する。
これによつて、キヤパシタ溝の端部でマスク合
せ余裕なしでキヤパシタと転送トランジスタのコ
ンタクトが形成できる。したがつて、メモリ・セ
ルの小型化が可能になる。
以下、本発明を実施例を用いて詳細に説明す
る。
〔実施例〕
第１図〜第８図は、本発明の実施例を示す工程
の例である。
第１図参照 まず、Si基板１に公知な方法で耐酸化膜を全
面に被着する。これは例えば500Åの厚さの
SiO2２と2000ÅのSi3N4３の２重層とする。
メモリの周辺回路やメモリ・セルの転送トラ
ンジスタの活性領域と、アイソレーシヨン領域
とを区別するためSi3N4３のパターニングを行
い、次に、チヤネルカツトのイオン注入層４を
形成する。
第２図参照 ウエハ全面酸化し、フイールド酸化膜
（SiO2）５を厚さ5000Å形成する。ここまでは
従来のLOCOS工程である。
第３図参照 次に本発明では、トレンチ・キヤパシタを形
成すべき部分の耐酸化膜を選択的に除去し、更
に同じマスク工程で続けて基板を深さ5μｍに
わたつて掘る。このときトレンチ６の１部はフ
イールド酸化膜５に接触していたり、重なり合
つても良い。この場合トレンチはフイールド酸
化膜５とともに掘ることになるが、SiO2とSi
とのエツチング・レートをそれ程違えないでエ
ツチングすることは、エツチング工程をスパツ
タ性の強いリアクテイブ・イオン・エツチング
（Ar又はCHF3等使用）とすれば容易である。
第４図参照 次に、ウエハ全面を再び酸化し、厚さ1500Å
の絶縁膜（SiO2）７をトレンチ内壁面に選択
的に形成する。
第５図参照 次に、耐酸化膜SiO2２，Si3N4３を除去す
る。トレンチ６の内面にカプセル状に絶縁膜７
を形成し、且つウエハ主面の活性領域のSi面８
を露出させることができる。この耐酸化膜除去
工程でトレンチ６内面の絶縁膜（SiO2）７も
若干除去され約800Åの厚さとなる。
第６図参照 この絶縁膜カプセル（SiO2）７に囲まれた
キヤパシタを形成するために、次にポリシリコ
ン９を厚さ1500Åデポジツトし、キヤパシタの
形状にパターニングする。このポリシリコン９
はキヤパシタの電荷蓄積電極板となる。このと
き、ポリシリコン９は基板と反対の導電型、例
えばｐ型基板であればｎ型にドーピングしてお
く。
第７図参照 次に、キヤパシタ誘電対膜１０を形成する。
これはポリシリコン表面を例えば150Å酸化す
ることにより形成する。
次に再びポリシリコン１１をデイポジツト
し、トレンチ６の内面を埋める如く、所謂セル
プレートと称する電極を形成し、キヤパシタと
する。
第８図参照 あとは公知な工程によつてセルプレートのポリ
シリコン１１上の層間絶縁膜上及びトランスフア
ゲート・トランジスタのゲート部にワード線１２
を形成し、更にビツト線を形成する等して第８図
のセルを得る。
第９図〜第１２参照 いずれも製造工程における平面図を示してお
り、第９図は第２図、第１０図は第３図、第１１
図は第６図、第１２図は第８図に対応している。
第７図、第８図について補足説明すると、ｎ型
の不純物をドープしたポリシリコン９の蓄積電極
を酸化してキヤパシタ誘電体膜１０を形成し、そ
の上にセルプレートのポリシリコン１１を形成す
る工程の熱処理時に、第７図のようにｎ型拡散領
域１４が形成される。第８図において、ワード線
１２を形成した後にイオン注入でセルフアライン
でソース、ドレイン１５，１６を形成する時の活
性化の熱処理でさらにポリシリコン９からのｎ型
不純物の拡散が進行し、ドレイン１６のn+層と
接続される。このように、本発明によればトレン
チ６の端部でマスク合せ余裕なく蓄積電極板９の
接続が可能になる。
もし本発明によらず、キヤパシタの蓄積電極板
９とトランスフアゲート・トランジスタのドレイ
ン、ソースとの接続をマスク合せ工程によつて行
なつた場合を比較のために第１３図に示す。図の
ように、ドレイン、ソースとのコンタクトをマス
ク合せ工程によつて、トレンチ内面にカプセル状
に形成した絶縁膜（SiO2）７の基板主面に延在
する部分にコンタクト・ホールを形成して行う
と、このコンタクト・ホールとトレンチ端面との
マスク合せに必要な余裕分（図示矢印ｌ）だけメ
モリ・セルの寸法は大きくなつてしまう。もしト
レンチにコンタクト・ホールがかかると、トレン
チ内面の絶縁膜（SiO2）７が侵されてしまうた
め、この余裕はどうしてもとらなければならなか
つた。
〔発明の効果〕
本発明によれば、以上のようにトレンチの端面
にマスク合せ余裕無しでキヤパシタの蓄積電極の
コンタクト領域を形成できるので、メモリ・セル
を小型化できる。
更に、本発明によつてカプセル内に形成された
キヤパシタは、キヤパシタから空乏層が基板内に
伸びてパンチ・スルーを起すことがないので、キ
ヤパシタ同志をほぼ無制限に近接させることがで
き、メモリ・セルは非常に小型化される。
【図面の簡単な説明】
第１図〜第８図は本発明の一実施例の製造工程
図（断面図）、第９図〜第１２図は本発明の一実
施例の製造工程の各工程における平面図、第１３
図はマスク合せでコンタクト・ホールを形成した
比較例の断面図。 １……Si基板、２……SiO2、３……Si3N4、４
……チヤネルカツトのイオン注入層、５……フイ
ールド酸化膜（Sio2）、６……トレンチ、７……
絶縁膜（SiO2）、８……活性領域のSi面、９……
蓄積電極板（ポリシリコン）、１０……キヤパシ
タ誘電体膜、１１……ポリシリコン（セルプレー
ト）、１２……ワード線、１３……ビツト線。

Claims (1)

  1. 【特許請求の範囲】 １ (イ) シリコン基板上に選択的に耐酸化膜を被
    着する工程と、 (ロ) 該シリコン基板の耐酸化膜が形成されない表
    面を熱酸化し、フイールド酸化膜を形成する工
    程と、 (ハ) 該シリコン基板の該耐酸化膜の端部を含む表
    面を選択的に異方性エツチングし、基板内に到
    る溝を形成する工程と、 (ニ) 該溝の内壁面に選択的に絶縁膜を成長させる
    工程と、 (ホ) 該絶縁膜で囲まれた該溝内から該溝の外に延
    在するように、電荷蓄積電極、対向電極よりな
    るストレージ・キヤパシタを形成し、該ストレ
    ージ・キヤパシタに隣接して形成する転送トラ
    ンジスタとを、前記溝の端部で接続する工程と
    を有する半導体記憶装置の製造方法。
JP59279911A 1984-12-29 1984-12-29 半導体記憶装置の製造方法 Granted JPS61179568A (ja)

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