JPH0715949B2 - Ｄｒａｍセル及びその製造方法 - Google Patents
Ｄｒａｍセル及びその製造方法Info
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- JPH0715949B2 JPH0715949B2 JP1221888A JP22188889A JPH0715949B2 JP H0715949 B2 JPH0715949 B2 JP H0715949B2 JP 1221888 A JP1221888 A JP 1221888A JP 22188889 A JP22188889 A JP 22188889A JP H0715949 B2 JPH0715949 B2 JP H0715949B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はDRAMセル及びその製造方法に係るもので、特に
トレンチキャパシターとスタックキャパシターを並列に
連結して蓄積容量を増大させ得るDRAMセル及びの製造方
法に係るものである。
トレンチキャパシターとスタックキャパシターを並列に
連結して蓄積容量を増大させ得るDRAMセル及びの製造方
法に係るものである。
＜従来の技術と解決しようとする課題＞ 一つのDRAMセルは、ドレイン−ソース通路がビットライ
ンとセルノードとの間に接続された一つのトランジスタ
ーと、上記セルノードとセル板との間に接続された一つ
の蓄積キャパシターで構成される。DRAMメモリ密度の増
加により、DRAMセルが占有する一定の面積に対する蓄積
容量を極大化するために、トレンチ構造とスタック構造
のキャパシターを持つDRAMセルが開発されて来た。
ンとセルノードとの間に接続された一つのトランジスタ
ーと、上記セルノードとセル板との間に接続された一つ
の蓄積キャパシターで構成される。DRAMメモリ密度の増
加により、DRAMセルが占有する一定の面積に対する蓄積
容量を極大化するために、トレンチ構造とスタック構造
のキャパシターを持つDRAMセルが開発されて来た。
第３図は従来のトレンチキャパシターセルの一例を示し
た断面図である。
た断面図である。
ＮチャンネルMOSトランジスターは、Ｐ型基板１の表面
に形成されたフィールド酸化膜10に隣接するソース領域
３とチャンネルを通じて離隔されたドレイン領域２と、
ドレイン領域２とソース領域３及びチャンネル上部の基
板１上にあるゲート酸化膜４上に伸長する導電型の多結
晶シリコンとからなるワードライン５とで構成される。
拡散層８は、ソース領域３と接触し、トレンチ７の外部
基板に形成されてセルノードに利用される。誘電膜９
は、トレンチ７の内部に形成され、この誘電膜９の上部
には多結晶シリコン層11が形成されて上記トレンチを埋
め、セル板に利用される。又、隣接するメモリセルのゲ
ート電極になる隣接ワードライン６が多結晶シリコン層
11上の絶縁膜12で離隔されてフィールド酸化膜10の側端
に形成される。
に形成されたフィールド酸化膜10に隣接するソース領域
３とチャンネルを通じて離隔されたドレイン領域２と、
ドレイン領域２とソース領域３及びチャンネル上部の基
板１上にあるゲート酸化膜４上に伸長する導電型の多結
晶シリコンとからなるワードライン５とで構成される。
拡散層８は、ソース領域３と接触し、トレンチ７の外部
基板に形成されてセルノードに利用される。誘電膜９
は、トレンチ７の内部に形成され、この誘電膜９の上部
には多結晶シリコン層11が形成されて上記トレンチを埋
め、セル板に利用される。又、隣接するメモリセルのゲ
ート電極になる隣接ワードライン６が多結晶シリコン層
11上の絶縁膜12で離隔されてフィールド酸化膜10の側端
に形成される。
上記のようなトレンチキャパシターは、大きな蓄積容量
を持つためにトレンチを深く掘らなければならないし、
又上記キャパシターを形成した後トランジスターを形成
するので、トレンチ下部に形成された拡散層は工程の継
続によって拡張される。したがって、DRAMメモリの高集
積化のためにトレンチとトレンチとの間の間隔を減らす
と、隣接するセルの拡散領域の間隔が大変狭くなって基
板を通じて漏洩電流が流れることになり、キャパシター
に貯蔵された情報が損失されるという問題点があったの
である。
を持つためにトレンチを深く掘らなければならないし、
又上記キャパシターを形成した後トランジスターを形成
するので、トレンチ下部に形成された拡散層は工程の継
続によって拡張される。したがって、DRAMメモリの高集
積化のためにトレンチとトレンチとの間の間隔を減らす
と、隣接するセルの拡散領域の間隔が大変狭くなって基
板を通じて漏洩電流が流れることになり、キャパシター
に貯蔵された情報が損失されるという問題点があったの
である。
第４図は従来のスタックキャパシターの例を示す断面図
である。
である。
ＮチャンネルMOSトランジスターは、Ｐ型半導体基板20
の表面に形成されたフィールド酸化膜30に隣接するソー
ス領域22とチャンネルを通じて離隔されたドレイン領域
21と、ドレイン領域21とソース領域22及び上記チャンネ
ル上部の基板上にあるゲート酸化膜23上で伸長する導電
型の多結晶シリコンで成されたワードライン24とで構成
されている。ソース領域22とこの領域下部の基板にトレ
ンチ26が形成され、トレンチ26内部の表面に誘電体とし
て利用される誘電膜29が形成される。この誘電膜29上部
にはセル板層に利用される多結晶シリコン層31が形成さ
れる。又、ワードライン24、25とセルノード層として利
用される多結晶シリコン層27は絶縁膜28にて離隔され、
セル板層として利用される多結晶シリコン層31の上部に
絶縁膜34で離隔されて形成されるビットライン35は接触
開口を通じてドレイン領域21と接続される。絶縁膜34は
LTO膜32とBPSG（Boro−Phospho Silicate Glass）33で
成される。
の表面に形成されたフィールド酸化膜30に隣接するソー
ス領域22とチャンネルを通じて離隔されたドレイン領域
21と、ドレイン領域21とソース領域22及び上記チャンネ
ル上部の基板上にあるゲート酸化膜23上で伸長する導電
型の多結晶シリコンで成されたワードライン24とで構成
されている。ソース領域22とこの領域下部の基板にトレ
ンチ26が形成され、トレンチ26内部の表面に誘電体とし
て利用される誘電膜29が形成される。この誘電膜29上部
にはセル板層に利用される多結晶シリコン層31が形成さ
れる。又、ワードライン24、25とセルノード層として利
用される多結晶シリコン層27は絶縁膜28にて離隔され、
セル板層として利用される多結晶シリコン層31の上部に
絶縁膜34で離隔されて形成されるビットライン35は接触
開口を通じてドレイン領域21と接続される。絶縁膜34は
LTO膜32とBPSG（Boro−Phospho Silicate Glass）33で
成される。
上記のようなスタックキャパシターはセルノード層に利
用される多結晶シリコン層が一定の厚さであるため、ト
レンチ工程による面積増加に比べて蓄積容量が増加する
程度が低く、又トレンチ穴が小さいと、セル板を形成す
るための多結晶シリコンをトレンチ内部に沈積させるこ
とが難しいという問題点がある。
用される多結晶シリコン層が一定の厚さであるため、ト
レンチ工程による面積増加に比べて蓄積容量が増加する
程度が低く、又トレンチ穴が小さいと、セル板を形成す
るための多結晶シリコンをトレンチ内部に沈積させるこ
とが難しいという問題点がある。
したがって、本発明の目的は蓄積容量を大幅に増加さ
せ、高集積化し得るDRAMセル及びその製造方法を提供す
ることにある。
せ、高集積化し得るDRAMセル及びその製造方法を提供す
ることにある。
＜課題を解決するための手段＞ 上記のような目的を達成するために本発明に係るDRAMセ
ルは、第１導電型の半導体基板の表面に形成されて隣接
するセルの間を分離するフィールド酸化膜と、基板の表
面に所定距離離隔されて形成された上記第１導電型と反
対の導電型である第２導電型のドレイン及びソース領域
と、上記ドレイン及びソース領域との間の基板上にある
ゲート酸化膜とフィールド酸化膜上に伸長する導電型の
ワードラインを具備したDRAMセルにおいて、上記ソース
領域とフィールド酸化膜との間の所定部分に形成された
トレンチと、上記トレンチ外部の基板に第２導電型の不
純物で形成された上記ソース領域と連結される拡散層
と、上記ワードラインと第１絶縁膜で離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、上記トレンチ内部の表面と第１多結晶シリコン層に
わたって形成される誘電膜と、上記トレンチの内部が埋
められるように誘電膜の上部に形成される第２多結晶シ
リコン層と、上記ドレイン領域に開口を通じて接続さ
れ、第２絶縁膜によって離隔されるビットラインを具備
したものである。
ルは、第１導電型の半導体基板の表面に形成されて隣接
するセルの間を分離するフィールド酸化膜と、基板の表
面に所定距離離隔されて形成された上記第１導電型と反
対の導電型である第２導電型のドレイン及びソース領域
と、上記ドレイン及びソース領域との間の基板上にある
ゲート酸化膜とフィールド酸化膜上に伸長する導電型の
ワードラインを具備したDRAMセルにおいて、上記ソース
領域とフィールド酸化膜との間の所定部分に形成された
トレンチと、上記トレンチ外部の基板に第２導電型の不
純物で形成された上記ソース領域と連結される拡散層
と、上記ワードラインと第１絶縁膜で離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、上記トレンチ内部の表面と第１多結晶シリコン層に
わたって形成される誘電膜と、上記トレンチの内部が埋
められるように誘電膜の上部に形成される第２多結晶シ
リコン層と、上記ドレイン領域に開口を通じて接続さ
れ、第２絶縁膜によって離隔されるビットラインを具備
したものである。
又、上記のような目的を達成するために本発明に係るDR
AMセルの製造方法は、半導体基板の表面の一部分に厚い
フィールド酸化膜を形成し、上記フィールド酸化膜と隣
接する第２導電型のソース領域とチャンネル領域を通じ
て離隔された第２導電型のドレイン領域を上記半導体基
板の表面に形成し、上記ソース領域及びチャンネル領域
とドレイン領域の表面にゲート酸化膜を形成し、上記チ
ャンネル領域の上部と上記フィールド酸化膜の所定の領
域上に各々導電型のワードラインを形成する工程、上記
ワードラインと露出されたゲート酸化膜及びフィールド
酸化膜上に第１絶縁膜を形成し、上記ソース領域上にあ
る第１絶縁膜とゲート酸化膜に開口を形成する工程、上
記ワードラインと一部分が重なるようにソース領域上に
第１多結晶シリコン層を形成する工程、上記開口に形成
された第１多結晶シリコン層とソース領域と基板にわた
ってトレンチを形成し、このトレンチの外部基板に上記
ソース領域と接続されるように第２導電型の拡散層を形
成したのち、上記第１絶縁膜及び第１多結晶シリコン層
とトレンチの表面に誘電膜を形成する工程、上記トレン
チの内部が埋められ、又上記チャンネル領域上のワード
ラインと重なるように誘電膜上に第２多結晶シリコン層
を形成する工程、上記第２多結晶シリコン層と誘電膜の
上部にLTO膜とBPSG膜を塗布し、上記ドレイン領域上に
開口を形成して金属ケイ化物膜を形成する工程、からな
るものである。
AMセルの製造方法は、半導体基板の表面の一部分に厚い
フィールド酸化膜を形成し、上記フィールド酸化膜と隣
接する第２導電型のソース領域とチャンネル領域を通じ
て離隔された第２導電型のドレイン領域を上記半導体基
板の表面に形成し、上記ソース領域及びチャンネル領域
とドレイン領域の表面にゲート酸化膜を形成し、上記チ
ャンネル領域の上部と上記フィールド酸化膜の所定の領
域上に各々導電型のワードラインを形成する工程、上記
ワードラインと露出されたゲート酸化膜及びフィールド
酸化膜上に第１絶縁膜を形成し、上記ソース領域上にあ
る第１絶縁膜とゲート酸化膜に開口を形成する工程、上
記ワードラインと一部分が重なるようにソース領域上に
第１多結晶シリコン層を形成する工程、上記開口に形成
された第１多結晶シリコン層とソース領域と基板にわた
ってトレンチを形成し、このトレンチの外部基板に上記
ソース領域と接続されるように第２導電型の拡散層を形
成したのち、上記第１絶縁膜及び第１多結晶シリコン層
とトレンチの表面に誘電膜を形成する工程、上記トレン
チの内部が埋められ、又上記チャンネル領域上のワード
ラインと重なるように誘電膜上に第２多結晶シリコン層
を形成する工程、上記第２多結晶シリコン層と誘電膜の
上部にLTO膜とBPSG膜を塗布し、上記ドレイン領域上に
開口を形成して金属ケイ化物膜を形成する工程、からな
るものである。
＜実 施 例＞ 以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。
細に説明する。
第１図は本発明によって形成されたDRAMセルの断面図で
ある。Ｐ型半導体基板40の表面に形成されたフィールド
酸化膜46に隣接して形成されたソース領域53とチャンネ
ル領域を通じて離隔されたドレイン領域52と、そしてソ
ース領域53とドレイン領域52との間の基板上にあるゲー
ト酸化膜48上に伸長する誘電型のワードライン50とから
NMOSトランジスターが構成されている。又、ワードライ
ン50とフィールド酸化膜46との間のソース領域53及びソ
ース領域53の下部の基板に形成されたトレンチ58の周辺
基板には、ソース領域53と接続されてトレンチキャパシ
ターのセルノード層として利用されるＮ型拡散層60が構
成されている。又、ソース領域53と接続され、第１絶縁
膜71によってワードライン50、51と離隔されてスタック
キャパシターのセルノード層として利用される第１多結
晶シリコン層56が構成されている。トレンチ58と第１多
結晶シリコン層56の表面にはスタック及びトレンチキャ
パシターの誘電体層として利用される誘電膜62が形成さ
れている。又、誘電膜62の上部には上記トレンチ58を埋
めている上記スタック及びトレンチキャパシターのセル
板として利用される第２多結晶シリコン層64が形成され
ている。
ある。Ｐ型半導体基板40の表面に形成されたフィールド
酸化膜46に隣接して形成されたソース領域53とチャンネ
ル領域を通じて離隔されたドレイン領域52と、そしてソ
ース領域53とドレイン領域52との間の基板上にあるゲー
ト酸化膜48上に伸長する誘電型のワードライン50とから
NMOSトランジスターが構成されている。又、ワードライ
ン50とフィールド酸化膜46との間のソース領域53及びソ
ース領域53の下部の基板に形成されたトレンチ58の周辺
基板には、ソース領域53と接続されてトレンチキャパシ
ターのセルノード層として利用されるＮ型拡散層60が構
成されている。又、ソース領域53と接続され、第１絶縁
膜71によってワードライン50、51と離隔されてスタック
キャパシターのセルノード層として利用される第１多結
晶シリコン層56が構成されている。トレンチ58と第１多
結晶シリコン層56の表面にはスタック及びトレンチキャ
パシターの誘電体層として利用される誘電膜62が形成さ
れている。又、誘電膜62の上部には上記トレンチ58を埋
めている上記スタック及びトレンチキャパシターのセル
板として利用される第２多結晶シリコン層64が形成され
ている。
したがって、上記スタックキャパシターは第１多結晶シ
リコン層56と薄い誘電膜62と第２多結晶シリコン層64で
構成され、トレンチキャパシターは拡散層60と薄い誘電
膜62と第２多結晶シリコン層64で構成される。上記スタ
ック及びトレンチキャパシターはソース領域53に並列に
接続される。又、ドレイン領域52に開口を通じて接続さ
れ、第２多結晶シリコン層64とは第２絶縁膜70で離隔さ
れるようにビットライン72が形成される。第２絶縁膜70
はLTO膜66とBPSG膜68で構成される。又、フィールド酸
化膜46の上部に形成されたワードライン51は隣接するメ
モリセルのゲート電極となる。
リコン層56と薄い誘電膜62と第２多結晶シリコン層64で
構成され、トレンチキャパシターは拡散層60と薄い誘電
膜62と第２多結晶シリコン層64で構成される。上記スタ
ック及びトレンチキャパシターはソース領域53に並列に
接続される。又、ドレイン領域52に開口を通じて接続さ
れ、第２多結晶シリコン層64とは第２絶縁膜70で離隔さ
れるようにビットライン72が形成される。第２絶縁膜70
はLTO膜66とBPSG膜68で構成される。又、フィールド酸
化膜46の上部に形成されたワードライン51は隣接するメ
モリセルのゲート電極となる。
第２図（Ａ）〜（Ｆ）は各々第１図に示す構造を持つDR
AMセルの製造工程図である。
AMセルの製造工程図である。
第２図（Ａ）において、基板40は1016ions/cm3の濃度を
持つＰ型基板である。基板40はシート基板18Ω−cmのＰ
型ウェハー上に形成されたＰ型ウェルであっても良い。
基板40上にはメモリセルの間を分離するためのフィール
ド酸化膜46が形成される。即ち、半導体基板40の上部に
200Å程度の酸化膜42と1000Å程度の窒化膜44を沈積さ
せた後、、トランジスター領域を除外した部分の窒化膜
44を一般的な写真蝕刻方法で除去し、LOCOS（Local Oxi
dation of Silicon）方法にてメモリセルの間を分離す
るためのフィールド酸化膜46が形成される。
持つＰ型基板である。基板40はシート基板18Ω−cmのＰ
型ウェハー上に形成されたＰ型ウェルであっても良い。
基板40上にはメモリセルの間を分離するためのフィール
ド酸化膜46が形成される。即ち、半導体基板40の上部に
200Å程度の酸化膜42と1000Å程度の窒化膜44を沈積さ
せた後、、トランジスター領域を除外した部分の窒化膜
44を一般的な写真蝕刻方法で除去し、LOCOS（Local Oxi
dation of Silicon）方法にてメモリセルの間を分離す
るためのフィールド酸化膜46が形成される。
第２図（Ｂ）において、窒化膜44と酸化膜42を除去し、
基板40の上部に160Å程度のゲート酸化膜48を成長させ
る。その次にこのゲート酸化膜48とフィールド酸化膜46
の上部に4000Å程度の多結晶シリコンを沈積し、通常の
写真蝕刻方法でゲート電極又はワードライン50、51を形
成した後、Ａｓを５×1015ions/cm2、40KeVのエネルギ
ーでイオン注入してソース及びドレイン領域53、52を形
成する。フィールド酸化膜46上にあるワードライン51は
隣接するセルのゲート電極になる。
基板40の上部に160Å程度のゲート酸化膜48を成長させ
る。その次にこのゲート酸化膜48とフィールド酸化膜46
の上部に4000Å程度の多結晶シリコンを沈積し、通常の
写真蝕刻方法でゲート電極又はワードライン50、51を形
成した後、Ａｓを５×1015ions/cm2、40KeVのエネルギ
ーでイオン注入してソース及びドレイン領域53、52を形
成する。フィールド酸化膜46上にあるワードライン51は
隣接するセルのゲート電極になる。
第２図（Ｃ）において、LTO膜と同じ第１絶縁膜71がワ
ードライン50、51、、フィールド酸化膜46及び露出され
たゲート酸化膜48上に2000Åの厚さで公知のCVD方法に
よって形成される。その後、写真蝕刻工程によってソー
ス領域53の所定位置上に開口54を形成してソース領域53
を露出させる。
ードライン50、51、、フィールド酸化膜46及び露出され
たゲート酸化膜48上に2000Åの厚さで公知のCVD方法に
よって形成される。その後、写真蝕刻工程によってソー
ス領域53の所定位置上に開口54を形成してソース領域53
を露出させる。
第２図（Ｄ）において、第１絶縁膜52と露出されたソー
ス領域53上に1000Å程度の第１多結晶シリコン層56を沈
積したのち、通常の写真蝕刻工程を行う。第１多結晶シ
リコン層56はスタックキャパシターのセルノード層とし
て利用され、第１多結晶シリコン層56を沈積する時POC1
3やイオン注入方法でドーピングする。又、第１多結晶
シリコン層56はワードライン50、51と重ねるようにして
第１多結晶シリコン層56の表面積を大きくする。
ス領域53上に1000Å程度の第１多結晶シリコン層56を沈
積したのち、通常の写真蝕刻工程を行う。第１多結晶シ
リコン層56はスタックキャパシターのセルノード層とし
て利用され、第１多結晶シリコン層56を沈積する時POC1
3やイオン注入方法でドーピングする。又、第１多結晶
シリコン層56はワードライン50、51と重ねるようにして
第１多結晶シリコン層56の表面積を大きくする。
第２図（Ｅ）において、ソース領域53と接触する第１多
結晶シリコン層56及びその下部の基板に通常の反応性イ
オンエッチングのような異方性のエッチング方法でトレ
ンチ58を形成した後、Asを５×1015ions/cm2、130KeVの
エネルギーでイオン注入してＮ型拡散層60を形成し、第
１多結晶シリコン層56とトレンチ58の内部表面に100Å
程度の厚さの誘電膜62を形成する。Ｎ型拡散層60はソー
ス領域53に接続され、トレンチキャパシターのセルノー
ドとして利用される。又、誘電膜62はスタック及びトレ
ンチキャパシターの誘電体として機能し、酸化膜又はON
O（SiO2/Si3N4/SiO2）膜であることもできる。
結晶シリコン層56及びその下部の基板に通常の反応性イ
オンエッチングのような異方性のエッチング方法でトレ
ンチ58を形成した後、Asを５×1015ions/cm2、130KeVの
エネルギーでイオン注入してＮ型拡散層60を形成し、第
１多結晶シリコン層56とトレンチ58の内部表面に100Å
程度の厚さの誘電膜62を形成する。Ｎ型拡散層60はソー
ス領域53に接続され、トレンチキャパシターのセルノー
ドとして利用される。又、誘電膜62はスタック及びトレ
ンチキャパシターの誘電体として機能し、酸化膜又はON
O（SiO2/Si3N4/SiO2）膜であることもできる。
第２図（Ｆ）において、誘電膜62の上部にトレンチ58の
内部が埋められるように第２多結晶シリコン層64を十分
に沈積し、通常の写真食刻工程によってセル板を形成す
る。
内部が埋められるように第２多結晶シリコン層64を十分
に沈積し、通常の写真食刻工程によってセル板を形成す
る。
第２多結晶シリコン層64は上記スタック及びトレンチキ
ャパシターのセル板層として利用され、又第２多結晶シ
リコン層64はPOC13でドーピングする。
ャパシターのセル板層として利用され、又第２多結晶シ
リコン層64はPOC13でドーピングする。
第２図（Ｇ）において、誘電膜62と第２多結晶シリコン
層64の上部に500Å程度のLTO膜66を形成し、このLTO膜6
6の上部に、表面を平坦化するために3000Å程度のBPSG
膜68を形成する。LTO膜66とBPSG膜68は第２絶縁膜70と
して利用される。その後、写真蝕刻法によって形成され
た開口を通じて露出されたドレイン領域52の一部分と接
触する金属ケイ化物膜72を約3000Å程度の厚さで形成す
る。この金属ケイ化物膜72はＷ又はTiのケイ化物膜であ
り、ビットラインになる。
層64の上部に500Å程度のLTO膜66を形成し、このLTO膜6
6の上部に、表面を平坦化するために3000Å程度のBPSG
膜68を形成する。LTO膜66とBPSG膜68は第２絶縁膜70と
して利用される。その後、写真蝕刻法によって形成され
た開口を通じて露出されたドレイン領域52の一部分と接
触する金属ケイ化物膜72を約3000Å程度の厚さで形成す
る。この金属ケイ化物膜72はＷ又はTiのケイ化物膜であ
り、ビットラインになる。
＜発明の効果＞ 上述のように本発明はトレンチキャパシターとスタック
キャパシターが並列に接続され、蓄積容量を大きくする
ことができる。又、トランジスターを形成したのちトレ
ンチキャパシターを形成するため熱処理時間が短かく、
拡散層の拡散が抑制されてトレンチとトレンチとの間の
間隔を減らすことができ、又トレンチの表面上にセルノ
ードを形成するための多結晶シリコン層を沈積しないの
でトレンチの穴を小さくすることができて素子の高集積
化を成すことができるという利点がある。
キャパシターが並列に接続され、蓄積容量を大きくする
ことができる。又、トランジスターを形成したのちトレ
ンチキャパシターを形成するため熱処理時間が短かく、
拡散層の拡散が抑制されてトレンチとトレンチとの間の
間隔を減らすことができ、又トレンチの表面上にセルノ
ードを形成するための多結晶シリコン層を沈積しないの
でトレンチの穴を小さくすることができて素子の高集積
化を成すことができるという利点がある。
第１図は本発明に係るスタックキャパシターとトレンチ
キャパシターが並列結合されたDRAMセルの断面図、 第２図（Ａ）〜（Ｇ）は各々本発明に係るDRAMセルの製
造工程を順次示した断面図、 第３図は従来のトレンチキャパシターセルを示す断面
図、そして 第４図は従来のスタックキャパシターセルを示す断面図
である。 40……半導体基板 46……フィールド酸化膜 50、51……ワードライン 52……ドレイン領域 53……ソース領域 56……第１多結晶シリコン層 58……トレンチ 60……拡散層 62……誘電膜 64……第２多結晶シリコン層 71……第１絶縁膜
キャパシターが並列結合されたDRAMセルの断面図、 第２図（Ａ）〜（Ｇ）は各々本発明に係るDRAMセルの製
造工程を順次示した断面図、 第３図は従来のトレンチキャパシターセルを示す断面
図、そして 第４図は従来のスタックキャパシターセルを示す断面図
である。 40……半導体基板 46……フィールド酸化膜 50、51……ワードライン 52……ドレイン領域 53……ソース領域 56……第１多結晶シリコン層 58……トレンチ 60……拡散層 62……誘電膜 64……第２多結晶シリコン層 71……第１絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ
Claims (5)
- 【請求項１】第１導電型の半導体基板の表面に形成され
て隣接するセルの間を分離するフィールド酸化膜と、基
板の表面に所定距離離隔されて形成された上記第１導電
型と反対の導電型である第２導電型のドレイン及びソー
ス領域と、上記ドレイン及びソース領域の間の基板上に
あるゲート酸化膜とフィールド酸化膜上とに伸長する導
電型のワードラインを具備したDRAMセルにおいて、 上記ソース領域とフィールド酸化膜との間の所定部分に
形成されたトレンチと、 上記トレンチ外部の基板に第２導電型の不純物で形成さ
れた上記ソース領域と連結される拡散層と、 上記ワードラインと第１絶縁膜によって離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、 上記トレンチ内部の表面と第１多結晶シリコン層にわた
って形成される誘電膜と、 上記トレンチの内部が埋められるように誘電膜の上部に
形成される第２多結晶シリコン層と、 上記ドレイン領域に開口を通じて接続され、第２絶縁膜
によって離隔されるビットラインを具備したことを特徴
とするDRAMセル。 - 【請求項２】第１絶縁膜がLTO膜であることを特徴とす
る請求項（１）記載のDRAMセル。 - 【請求項３】第１多結晶シリコン層と不純物の拡散層と
がソース領域に並列に接続されることを特徴とする請求
項（１）記載のDRAMセル。 - 【請求項４】以下の各工程からなる、第１導電型の半導
体基板上にスタック及びトレンチキャパシターと、上記
第１導電型と反対の導電型である第２導電型のトランジ
スターを持つDRAMセルの製造方法。 半導体基板の表面の一部分に厚いフィールド酸化膜を形
成し、フィールド酸化膜と隣接する第２導電型のソース
領域とチャンネル領域を通じて離隔された第２導電型の
ドレイン領域を上記半導体基板の表面に形成し、上記ソ
ース領域及びチャンネル領域とドレイン領域との表面に
ゲート酸化膜を形成し、上記チャンネル領域の上部と上
記フィールド酸化膜の所定の領域上に各々導電型のワー
ドラインを形成する工程 上記ワードラインと露出されたゲート酸化膜及びフィー
ルド酸化膜上に第１絶縁膜を形成し、上記ソース領域上
にある第１絶縁膜とゲート酸化膜に開口を形成する工程 上記ワードラインと一部分が重なるようにソース領域上
に第１多結晶シリコン層を形成する工程 上記開口に形成された第１多結晶シリコン層とソース領
域と基板にわたってトレンチを形成し、このトレンチの
外部基板に上記ソース領域と接続されるように第２導電
型の拡散層を形成した後、上記第１絶縁膜及び第１多結
晶シリコン層とトレンチとの表面に誘電膜を形成する工
程 上記トレンチの内部が埋められ、又上記チャンネル領域
上のワードラインと重なるように誘電膜上に第２多結晶
シリコン層を形成する工程 上記第２多結晶シリコン層と誘電膜との上部にLTO膜とB
PSG膜を塗布し、上記ドレイン領域上に開口を形成して
金属ケイ化物膜を形成する工程 - 【請求項５】金属ケイ化物膜がＷ又はTiのいずれか一つ
のケイ化物膜であることを特徴とする請求項（４）記載
のDRAMセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-6720 | 1989-05-19 | ||
| KR1019890006720A KR920010695B1 (ko) | 1989-05-19 | 1989-05-19 | 디램셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312270A JPH02312270A (ja) | 1990-12-27 |
| JPH0715949B2 true JPH0715949B2 (ja) | 1995-02-22 |
Family
ID=19286319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221888A Expired - Fee Related JPH0715949B2 (ja) | 1989-05-19 | 1989-08-30 | Ｄｒａｍセル及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH0715949B2 (ja) |
| KR (1) | KR920010695B1 (ja) |
| DE (1) | DE3927176A1 (ja) |
| FR (1) | FR2647267B1 (ja) |
| GB (1) | GB2231718B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185284A (en) * | 1989-05-22 | 1993-02-09 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
| JPH03200366A (ja) * | 1989-12-27 | 1991-09-02 | Nec Corp | 半導体装置及びその製造方法 |
| JPH03278573A (ja) * | 1990-03-28 | 1991-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| JP2748050B2 (ja) * | 1991-02-08 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5272103A (en) * | 1991-02-08 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof |
| US5208177A (en) * | 1992-02-07 | 1993-05-04 | Micron Technology, Inc. | Local field enhancement for better programmability of antifuse PROM |
| JPH11145414A (ja) * | 1997-09-04 | 1999-05-28 | Toshiba Corp | 半導体装置 |
| KR100689514B1 (ko) * | 2006-01-23 | 2007-03-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| CN112750899B (zh) | 2019-10-31 | 2022-05-27 | 广东美的白色家电技术创新中心有限公司 | 一种半导体器件及其制备方法、电器设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| DE3477532D1 (en) * | 1983-12-15 | 1989-05-03 | Toshiba Kk | Semiconductor memory device having trenched capacitor |
| JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01119053A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | 半導体メモリ装置 |
| JP2548957B2 (ja) * | 1987-11-05 | 1996-10-30 | 富士通株式会社 | 半導体記憶装置の製造方法 |
-
1989
- 1989-05-19 KR KR1019890006720A patent/KR920010695B1/ko not_active Expired
- 1989-08-17 DE DE3927176A patent/DE3927176A1/de active Granted
- 1989-08-30 JP JP1221888A patent/JPH0715949B2/ja not_active Expired - Fee Related
- 1989-09-07 FR FR8911703A patent/FR2647267B1/fr not_active Expired - Lifetime
- 1989-11-24 GB GB8926627A patent/GB2231718B/en not_active Expired - Fee Related
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|---|---|
| KR900019141A (ko) | 1990-12-24 |
| GB8926627D0 (en) | 1990-01-17 |
| JPH02312270A (ja) | 1990-12-27 |
| DE3927176A1 (de) | 1990-11-22 |
| KR920010695B1 (ko) | 1992-12-12 |
| FR2647267A1 (fr) | 1990-11-23 |
| GB2231718A (en) | 1990-11-21 |
| FR2647267B1 (fr) | 1995-03-10 |
| GB2231718B (en) | 1993-05-26 |
| DE3927176C2 (ja) | 1992-03-26 |
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