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JP3123073B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP3123073B2
JP3123073B2 JP02303443A JP30344390A JP3123073B2 JP 3123073 B2 JP3123073 B2 JP 3123073B2 JP 02303443 A JP02303443 A JP 02303443A JP 30344390 A JP30344390 A JP 30344390A JP 3123073 B2 JP3123073 B2 JP 3123073B2
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特にスタ
ック型のDRAMの製造方法に関する。
〔従来の技術〕
従来、DRAMには１トランジスタ,1キャパシタからなる
メモリセルが多く採用されており、この構造のDRAMの１
種としてスタック型のメモリセルがある。
第３図（ａ）〜（ｅ）は、従来のスタック型のメモリ
セルの製造方法を説明するための工程順の断面図であ
る。
まず、第３図（ａ）に示すように、シリコン基板１に
フィールド酸化膜2,ゲート絶縁膜3,ゲート電極4,ソース
・ドレイン領域5,およびゲート電極４を覆う第１の絶縁
膜６を形成する。
次に、第３図（ｂ）に示すように、CVD法を用いて全
表面に第２の絶縁膜７を形成し、容量部となるところに
フォトリソグラフィおよび反応性イオンエッチング（以
下、RIE法と記す）を用いてコンタクト孔８を開孔す
る。
次に、第３図（ｃ）に示すように、CVD法を用いて表
面に多結晶シリコン膜を形成し、フォトレジスト９をマ
スクにしたRIE法により、多結晶シリコン膜からなる容
量蓄積電極20を形成する。
次に、第３図（ｄ）に示すように、表面に誘電体膜12
を形成し、続いて多結晶シリコン膜からなる容量対向電
極13を形成する。容量対向電極13は容量蓄積電極20を覆
うように形成され、誘電体膜12は容量対向電極13をマス
クにしてエッチングされる。
次に、第３図（ｅ）に示すように、層間絶縁膜として
の第３の絶縁膜14をCVD法により形成した後、ソース・
ドレイン領域５上の第３の絶縁膜14,第２の絶縁膜７を
選択的に除去し、ビット用のコンタクト孔を開孔する。
続いて、金属配線15を形成する。
〔発明が解決しようとする課題〕
上述した従来のスタック型メモリセルでは、キャパシ
タの容量値を大きくするためにゲート電極４の段差を利
用し、容量蓄積電極20の表面積を増加させている。ま
た、容量蓄積電極20の多結晶シリコン膜の膜厚は、段差
部上でのエッチングの容易さを考慮して、できるだけ薄
くしている。例えば、膜厚200nm程度の多結晶シリコン
膜を初期には用いていた。しかし、容量蓄積電極20の膜
厚が薄い場合には、容量蓄積電極20の側面積が表面積の
増大に寄与する効果は小さい。
メモリセルの面積が縮小して行く場合には、容量蓄積
電極20のパターンも小さくせざるおえず、このような形
状の容量蓄積電極20の表面だけを利用しているだけでは
充分な容量の面積を確保することができないという欠点
がある。
〔課題を解決するための手段〕
本発明の特徴は、１つのMOSトランジスタと、前記MOS
トランジスタのソース・ドレイン領域の一方に接続する
キャパシタとからなるメモリセルを有する半導体記憶装
置のキャパシタ電極の形成方法において、シリコン基板
の表面にゲート絶縁膜、ゲート電極およびソース・ドレ
イン領域からなるMOSトランジスタを形成し、該ゲート
電極を覆う第１の絶縁膜を形成し、全面に第２の絶縁膜
を形成し、該ソース・ドレイン領域の一方に達するコン
タクト孔を該第２の絶縁膜に形成する工程と、全面に第
１の導電性膜を成膜する工程と、前記第１の導電性膜上
に、多結晶シリコン膜からなる堆積膜を成膜する工程
と、前記堆積膜および第１の導電性膜を所定形状に形成
する工程と、前記所定形状に形成された前記堆積膜およ
び第１の導電性膜の表面を覆って、第２の導電性膜を成
膜する工程と、前記第２の導電性膜を異方性エッチング
する工程と、前記堆積膜を除去する工程とを有し、前記
第１の導電性膜と前記第２の導電性膜とが、異なる高融
点金属材料からなることにある。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の関連技術を説明す
るための工程順の断面図である。
まず、第１図（ａ）に示すように、例えばｐ型のシリ
コン基板１の表面にフィールド酸化膜２を形成する。素
子領域にゲート絶縁膜３を形成した後、所定の領域に多
結晶シリコン膜からなるゲート電極４を形成し、これを
マスクにしたイオン注入によりn+型のソース・ドレイン
領域５を形成する。CVD法により表面にシリコン酸化膜
を成長させた後、例えばCHF4とO2との混合ガス等を用い
たRIE法によるエッチバックを行ない、ゲート電極４を
覆う第１の絶縁膜６を形成する。更にCVD法により全面
に第２の絶縁膜７を形成した後、コンタクト孔８を開孔
する。例えば膜厚600nmの多結晶シリコン膜を成長させ
た後、燐等の高濃度の不純物を拡散あるいはイオン注入
する。このn+型の多結晶シリコン膜の表面に、所定形状
のパターンを有するフォトレジスト９を形成し、これを
マスクにしてRIE法等により多結晶シリコン膜をエッチ
ングすることにより、n+型の多結晶シリコン膜よりなる
第１の容量蓄積電極10を形成する。
次に、第１図（ｂ）に示すように、フォトレジスト９
を剥離し、表面に多結晶シリコン膜を例えば100nmの厚
さに成長させ、燐等の低濃度の不純物を拡散あるいはイ
オン注入してｎ型の第２の容量蓄積電極11を形成する。
ただし、ここでの不純物導入は第１の容量蓄積電極10の
場合より少なめに行ない、RIE法等によるドライエッチ
ング速度が第１の容量蓄積電極10に比べて低いようにし
ておくことが必要である。
次に、第１図（ｃ）に示すように、第１の容量蓄積電
極10の上表面に形成されている第２の容量蓄積電極11が
完全に除去される時間より長い時間の異方性エッチング
をRIE法等で行なう。この結果、第１の容量蓄積電極10
の上表面に形成されている第２の容量蓄積電極11が完全
に除去された後、第１の容量蓄積電極10のエッチングが
より速く進行し、第１の容量蓄積電極10は第１の容量蓄
積電極10aの部分のみを残すことになる。一方、第２の
容量蓄積電極11においては、第１の容量蓄積電極10の側
面に形成されていた第２の容量蓄積電極11aのみが残る
ことになる。容量蓄積電極は第１の容量蓄積電極10aと
第２の容量蓄積電極11aとから構成され、第１の容量蓄
積電極10aは容量蓄積電極の底の部分となり、第２の容
量蓄積電極11aは容量蓄積電極の筒状の部分となる。
次に、第１図（ｄ）に示すように、誘電体膜12,およ
び多結晶シリコン膜からなる容量対向電極13を所定形状
に形成する。
次に、第１図（ｅ）に示すように、第３の絶縁膜14を
堆積後、ソース・ドレイン領域５に至るビット用のコン
タクト孔を開孔し、アルミニウム等による金属配線15を
形成する。
第２図（ａ）〜（ｃ）は、本発明の一実施例を説明す
るための工程順の断面図である。
まず、第２図（ａ）に示すように、例えばｐ型のシリ
コン基板１の表面にフィールド酸化膜２を形成する。素
子領域にゲート絶縁膜３を形成した後、所定の領域に多
結晶シリコン膜からなるゲート電極４を形成し、これを
マスクにしたイオン注入によりn+型のソース・ドレイン
領域５を形成する。CVD法により表面にシリコン酸化膜
を成長させた後、例えばCHF4とO2との混合ガス等を用い
たRIE法によるエッチバックを行ない、ゲート電極４を
覆う第１の絶縁膜６を形成する。更にCVD法により全面
に第２の絶縁膜７を形成した後、コンタクト孔８を開孔
する。
その後、タングステン膜を成膜し、続いて例えば多結
晶シリコン膜からなる堆積膜21を所定の厚さ成長させ
る。この表面に所定のパターンを有するフォトレジスト
９を塗布，形成し、RIE法等で堆積膜21,タングステン膜
をエッチングし、タングステン膜からなる第１の容量蓄
積電極10aを形成する。
次に、第２図（ｂ）に示すように、フォトレジスト９
を剥離した後、表面に例えば厚さ100nmのタングステン
膜を成長させ、第２の容量蓄積電極11を形成する。
次に、第２図（ｃ）に示すように、弗素を含む混合ガ
スを用いたRIE法等の異方性エッチングを行ない、積層
膜21の除去，第２の容量蓄積電極11aの形成を行なう。
これにより容量蓄積電極は第１の容量蓄積電極10aと第
２の容量蓄積電極11aとから構成され、第１の容量蓄積
電極10aは容量蓄積電極の底の部分となり、第２の容量
蓄積電極11aは容量蓄積電極の筒状の部分となる。この
エッチングでは、多結晶シリコン膜のエッチング速度が
タングステン膜のそれより高いため、堆積膜21上の第２
の容量蓄積電極11が除去されると堆積膜21のエッチング
が急速に進む。堆積膜21のエッチングのストッパーとし
て第１の容量蓄積電極10aが機能することになる。この
ため、本実施例の方法は本発明の第１の実施例の方法よ
り容易に所定形状の容量蓄積電極を形成することができ
る。
なお、本実施例では、第1,第２の容量蓄積電極の構成
材料としてタングステンを用いたが、例えばモリブデ
ン，チタン等の他の高融点金属材料を用いてもよい。ま
た、第1,第２の容量蓄積電極の構成材料を同一にせず、
これらの組み合せでもよい。
〔発明の効果〕
以上説明したように本発明の半導体記憶装置の製造方
法は、スタック型のメモリセルにおける底部を有する筒
状の容量蓄積電極を容易に形成することができるため、
筒状の部分の高さを増大させることによりキャパシタの
対向面積を簡単に増加させることが可能となる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の関連技術を説明するた
めの工程順の断面図、第２図（ａ）〜（ｃ）は本発明の
一実施例を説明するための工程順の断面図、第３図
（ａ）〜（ｅ）は従来の半導体記憶装置の製造方法を説
明するための工程順の断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
ゲート絶縁膜、４……ゲート電極、５……ソース・ドレ
イン領域、６……第１の絶縁膜、７……第２の絶縁膜、
８……コンタクト孔、９……フォトレジスト、10,10a…
…第１の容量蓄積電極、11,11a……第２の容量蓄積電
極、12……誘電体膜、13……容量対向電極、14……第３
の絶縁膜、15……金属配線、20……容量蓄積電極、21…
…堆積膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−122560（ＪＰ，Ａ) 特開 昭62−48062（ＪＰ，Ａ) 特開 昭63−4669（ＪＰ，Ａ) 特開 平１−120050（ＪＰ，Ａ) 特開 平３−46363（ＪＰ，Ａ) 特開 平２−267962（ＪＰ，Ａ) 特開 昭64−80066（ＪＰ，Ａ) 特開 平４−65161（ＪＰ，Ａ) 特開 平４−37062（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】１つのMOSトランジスタと、前記MOSトラン
    ジスタのソース・ドレイン領域の一方に接続するキャパ
    シタとからなるメモリセルを有する半導体記憶装置のキ
    ャパシタ電極の形成方法において、シリコン基板の表面
    にゲート絶縁膜、ゲート電極およびソース・ドレイン領
    域からなるMOSトランジスタを形成し、該ゲート電極を
    覆う第１の絶縁膜を形成し、全面に第２の絶縁膜を形成
    し、該ソース・ドレイン領域の一方に達するコンタクト
    孔を該第２の絶縁膜に形成する工程と、全面に第１の導
    電性膜を成膜する工程と、前記第１の導電性膜上に、多
    結晶シリコン膜からなる堆積膜を成膜する工程と、前記
    堆積膜および第１の導電性膜を所定形状に形成する工程
    と、前記所定形状に形成された前記堆積膜および第１の
    導電性膜の表面を覆って、第２の導電性膜を成膜する工
    程と、前記第２の導電性膜を異方性エッチングする工程
    と、前記堆積膜を除去する工程とを有し、前記第１の導
    電性膜と前記第２の導電性膜とが、異なる高融点金属材
    料からなることを特徴とする半導体記憶装置の製造方
    法。
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