JPH0279462A

JPH0279462A - 半導体記憶装置

Info

Publication number: JPH0279462A
Application number: JP63230955A
Authority: JP
Inventors: Takashi Yamada; 敬山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-14
Filing date: 1988-09-14
Publication date: 1990-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特に積層型キャパシ
タ・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）に関
する。

（従来の技術）ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトする下部キ
ャパシタ電極を形成し、更にキャパシタ絶縁膜を介して
上部キャパシタ電極を形成して、メモリセルを構成する
。

このような積層型キャパシタ・セル構造では、平面的に
はメモリセルの占有面積を増大することなく、下部キャ
パシタ電極の表面積を大きくしてキャパシタの実質的な
面積を保証することができる。

しかし従来の積層型キャパシタ会セル構造には、更に高
集積化を進める場合に十分なキャパシタ容量を確保する
ことが難しいという問題があった。

例えば占有面積を大きくすることなく、キャパシタ下部
電極の表面積を大きくし、十分なキャパシタ容量を得る
ためには、下部電極の側面を有効に利用すべく、その膜
厚を少なくとも３０００人という厚いものとしなければ
ならない。この様な厚い下部キャパシタ電極を微細加工
するのは困難であり、下部キャパシタ電極同士の短絡等
の原因ともなる。また従来構造では、ゲート電極上にオ
ーバーラツプするキャパシタの形成工程で誤ってゲート
電極がエツチングされるという事態も考えられ、信頼性
上も問題がある。

（発明が解決しようとする課題）以上のように従来の積層型キャパシタ・セル構造では、
小さい占有面積で信頼性よく十分なキャパシタ容量を得
ることは未だ不十分であるという問題があった。

本発明は、この様な問題を解決した積層型キャパシタ・
セル構造のＤＲＡＭを提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明にかかるＤＲＡＭは、ＭＯＳトランジスタの上に
絶縁膜を介してキャパシタが積層され、キャパシタの下
部電極が絶縁膜に開けられたコンタクト孔を介してＭＯ
Ｓトランジスタのソースまたはドレイン拡散層の一方に
接続され、ビット線がＭＯＳトランジスタのソース、ド
レイン拡散層の他方に接続される積層型キャパシタ・セ
ル構造を基本とする。この基本構造において本発明では
、ビット線とこれが接続される拡散層との間にパッド電
極を介在させる。このパッド電極は、一部ＭＯＳトラン
ジスタのゲート電極とキャパシタの下部電極のオーバー
ラツプ部にまで延在し、ゲート電極とキャパシタの下部
電極の間に挟まれるように配設される。

（作用）本発明の積層型キャパシタ争セル構造では、キャパシタ
下部電極がＭＯＳトランジスタのゲート電極とビット線
コンタクト部から延在するパッド電極の積層構造の段差
を跨い配設されるから、この段差でキャパシタ面積を稼
ぐことができる。

従って、キャパシタとして占有面積を大きくすることな
く、大きい容量を得ることができる。しかも、キャパシ
タの下部電極を厚くすることなく大きい面積が得られる
ため、加工が容易になり、信頼性の高いＤＲＡＭが得ら
れる。また本発明の構造では、キャパシタ下部電極とゲ
ー電極の間にパッド電極があるため、このパッド電極が
ゲート電極の保護層として働き、キャパシタ形成工程で
誤ってゲート電極がエツチングされるという事態がなく
なる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）（ｂ）は、本発明の一実施例のＤＲＡＭの
ビット線方向に隣接する２ビット分を示す平面図とその
Ａ−Ａ−断面図である。ｐ型シリコン基板１の素子分離
絶縁膜２で囲まれた領域に、ゲート絶縁膜４を介してゲ
ート電極５が形成され、このゲート電極５に自己整合的
にソース。

ドレイン拡散層となるｎ型拡散層６１．６□が形成され
て、ＭＯＳトランジスタが構成されている。

キャパシタは、ｎ型拡散層６２にコンタクトする下部電
極１０とその表面にキャパシタ絶縁膜１１を介して形成
された上部電極１２とから構成されている。下部電極１
０は、一部ＭＯＳトランジスタのゲート電極５領域上を
覆うように、また一部フイールド領域に重なるようにパ
ターン形成されている。

ｎ型拡散層６１．６２のうちビット線がコンタクトする
方の拡散層６１には、ビット線の下地としてパッド電極
８が形成されている。このパッド電極８は、一部ＭＯ８
トランジスタのゲート電極５上を覆うように配設されて
いる。キャパシタ、の下部電極１０は、ゲート電極５と
パッド電極８の積層構造の段差を越えてこれらの上にま
で延在するようにパターン形成されている。そしてビッ
ト線１４は、パッド電極８を介してｎ型拡散層６゜に接
続されるように配設されている。

第２図〜第４図は、この実施例のＤＲＡＭの具体的な製
造工程例を説明するための図である。これらの図を参照
して製造工程例を説明する。比抵抗５Ω・１程度のｐ型
シリコン基板１に例えば選択酸化法により７００　ｎｍ
の素子分離絶縁膜２を形成する。素子分離絶縁膜２の下
には、チャネル・ストップとなるｐ型層（またはｐ″″
型層）３を形成する。この後、必要に応じて素子領域に
しきい値制御のためのイオン注入を行なう。そして、熱
酸化によるゲート酸化膜４を１０ｎｓ程度形成し、多結
晶シリコン膜を３００　ｎａ＋堆積し、引続きＣＶＤ酸
化膜を３００１■堆積し、これらの積層膜をフォトリソ
グラフィと反応性イオンエツチング法によりバターニン
グしてゲート電極５とその上の層間絶縁膜７を同時に形
成する。次いでヒ素またはリンのイオン注入によりソー
ス、ドレインとなるｎ型拡散層６１．６２を形成する（
第２図）１、これにより、メモリセルのＭＯＳトランジ
スタが得られる。ゲート電極４は、メモリセル配列の一
方向に連続的に配設されて、ワード線となる。

この後、ＬＰＣＶＤ法による酸化膜を１５ＯｎｌＩ！堆
積し、フォトリソグラフィと反応性イオンエツチングに
より、ビット線コンタクト部の基板面を露出させる。こ
のときゲート電極５の側壁にはおよそ１１００ｎ程度の
酸化膜３１が残る。この酸化膜３１は、ゲート電極５と
この後形成されるパッド電極８の短絡を防止する働きを
する。即ち、エツチング用マスクの開口が大きいもので
あっても、この酸化膜３１によって実際のコンタクト部
はゲート電極５に対してセルファラインされて形成され
る。ＭＯＳトランジスタをＬＤＤ構造とすれば、ゲート
電極の側壁に絶縁膜が残されるので、ゲート電極とパッ
ド電極８の電気的分離はより確実になる。この後全面に
多結晶シリコン膜を１００〜４００ｎｍ堆積し、これに
ヒ素またはリンをドーピングした後、その上にＣＶＤ酸
化膜を３００ｎｍ堆積する。そしてこれらの多結晶シリ
コン膜と酸化膜の積層構造をフォトリソグラフィと反応
性イオンエツチングによりパターン形成してパッド電極
８とその上の層間絶縁膜９を同時に形成する（第３図）
。パッド電極８は、ゲート電極５上まで延在するように
パターン形成される。。

次に全面にＣＶＤ酸化膜を１５０ｎｓ堆積し、フォトリ
ソグラフィと反応性イオンエツチングによりキャパシタ
電極コンタクト部のｎ型層６２表面を露出させる。この
ときパッド電極８およびゲート電極５側壁に酸化膜４１
が残り、これがキャパシタ電極とパッド電極８およびゲ
ート電極５との短絡防止の働きをする。すなわちこの場
合も、エツチング・マスクの開口が大きいものであって
も、実際のコンタクト部はパッド電極８に対して自己整
合されて形成される。この後多結晶シリコン膜を１００
〜４００　ｎｍ堆積し、これにヒ素またはリンをドーピ
ングした後、フォトリソグラフィと反応性イオンエツチ
ングによりバターニングしてキャパシタの下部電極１０
を形成する。そしてＬＰＧＶＤによりシリコン窒化膜を
全面に１０ｎｉ程度堆積し、９５０℃の水蒸気雰囲気中
で３０分酸化することにより、キャパシタ絶縁膜１１を
形成する。次いで全面に多結晶シリコン膜を堆積り９、
これにヒ素またはリンをドーピングした後、全面にＣＶ
Ｄ酸化膜を３００　ｎｍ堆積し、これらの積層構造をフ
ォトリソグラフィと反応性イオンエツチングを行い、キ
ャパシタの上部電極１２とその上の層間絶縁膜１３を同
時にパターン形成する（第４図）。この後、キャパシタ
部以外の領域にあるキャパシタ絶縁膜をエツチング除去
する。このときオーバエツチングがあるとパッド電極８
上の絶縁膜９が薄くなるが、これは消失しても差支えな
い。

次に、全面にＣＶＤ酸化膜を１５０ｎｍ堆積し、フォト
リングラフィと反応性イオンエツチングにより、ピント
線コンタクト部に開口を開ける。このときキャパシタの
上部電極１２の側壁には酸化膜５１が残り、この上部電
極１２に対して自己整合的にビット線コンタクト部が形
成されることになる。そしてＡＩ膜或いはモリブデン争
シリサイド膜等によるビット線１４を配設する。その後
全面にＣＶＤ酸化膜１５を堆積して、メモリセル部の構
造が完成する（第１図）。

こうしてこの実施例によれば、ビット線コンタクト部に
パッド電極を設け、このパッド電極をＭＯＳトランジス
タのゲート電極上に延在するようにパターン形成するこ
とにより、キャパシタの下部電極は高い段差を跨いで配
設されることになり、この結果小さい占有面積で大きい
キャパシタ容量を実現することができる。また、下部電
極を容量増大のために厚くするという必要がないから、
加工も容易であり、ＤＲＡＭの歩留り、信頼性が高いも
のとなる。またこの実施例では、パッド電極８のコンタ
クト部はゲート電極５に、キャパシタの下部電極１０の
コンタクト部はパッド電極８に、またビット線１４のコ
ンタクト部はキャパシタの上部電極１２にそれぞれセル
ファラインされて形成される。従って短絡事故等を生じ
ることがなく、セルの微細化、高集積化が図られる。

第５図（ａ）（ｂ）は、本発明の他の実施例の構造を第
１図（ａ）（ｂ）に対応させて示す。この実施例では、
パッド電極８の下地に選択エピタキシャル成長によるシ
リコン層５２を形成し、またキャパシタの下部電極１０
の下地にも同様に選択エピタキシャルによるシリコン層
５３を形成している。これらシリコン層５２．５３は、
パッド電極８或いはキャパシタの下部電極１０からの基
板への不純物拡散により、例えば短チヤネル効果等が生
じるのを防止する働きをする。即ちこの実施例によれば
、ＭＯＳトランジスタの特性劣化が抑制される。

第６図（ａ）（ｂ）は、本発明の更に他の実施例の構造
を第１図（ａ）（ｂ）に対応させて示す。

この実施例は、ＭＯＳトランジスタ領域に溝１７を形成
して、所謂コンケープ型ＭＯ８トランジスタとしている
点が異なる。この構造とすれば、パッド電極８或いはキ
ャパシタの下部電極１０からチャネル領域が遠くなり、
やはりこれらの電極からの不純物拡散による短チヤネル
効果等の特性劣化を防止することができる。

本発明はその他、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］以上述べたように本発明によれば、ビット線コンタクト
部にパッド電極を設けることにより、占有面積を増大す
ることなくキャパシタ容量を増大した、信頼性の高いＤ
ＲＡＭを得ることができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の一実施例のＤＲＡＭの隣
接する２ビット分を示す平面図とそのＡ−Ａ−断面図、
第２図（ａ）（ｂ）　〜第４図（ａ）（、ｂ）はその製
造工程を説明するための図、第５図（ａ）（ｂ）は他の
実施例のＤＲＡＭを第１図（ａ）（ｂ）に対応させて示
す図、第６図（ａ）（ｂ）は更に他の実施例のＤＲＡＭ
を第１図（ａ）（ｂ）に対応させて示す図である。１・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ｐ型層、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６・・・ｎ型拡散層、８・・・パッド電極、１
０・・・キャパシタ下部電極、１１・・・キャパシタ絶
縁膜、１２・・・キャパシタ上部電極、１４・・・ビッ
ト線、７゜９．１３．１５−ＣＶＤ酸化膜。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）半導体基板にＭＯＳトランジスタとキャパシタか
らなるメモリセルが配列形成され、前記キャパシタは、
前記ＭＯＳトランジスタのソース、ドレイン拡散層の一
方にコンタクトして一部前記ＭＯＳトランジスタのゲー
ト電極上にまで延在する下部電極と、この下部電極表面
にキャパシタ絶縁膜を介して形成された上部電極とから
構成され、前記ＭＯＳトランジスタのソース、ドレイン
拡散層の他方にビット線が接続されて構成された半導体
記憶装置において、前記ビット線とこれが接続される拡
散層との間に、一部前記ＭＯＳトランジスタのゲート電
極とキャパシタの下部電極の間にまで延在させたパッド
電極を配設したことを特徴とする半導体記憶装置。