JPH03173174A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にトレンチ型キャ
パシタ構造を有するダイナミック型ＲＡＭ　（ＤＲＡＭ
）に関する。

〔従来の技術〕

近年、半導体記憶装置は高集積化、大容量化の一途を辿
っており、特に１個のＭＯＳＦＥＴと１個のＭＯＳキャ
パシタから構成されるＭ　ＯＳダイナミックＲＡＭ　（
ＤＲＡＭ）においては、そのメモリセルの微細化への研
究が進んでいる。

このようなメモリセルの微細化に伴い、情報（Ｙｓ荷）
を蓄積するキャパシタの面積は減少し、この結果メモリ
内容が誤って読み出されたり、あるいはα線等によりメ
モリ内容が破壊されるソフトエラーなどが問題になって
いる。

このような問題を解決し、高集積化、大容量化をはかる
ための方法として、占ａ面積を増大することなく、実質
的にキャパシタの占有面積を拡大し、キャパシタ容量を
増やし、蓄積電荷量を増大させるためにいろいろな方法
が提案されている。

その１つに、次のようなトレンチ型キャパシタ構造を有
するＤＲＡＭがある。

このＤＲＡＭは第６図（ａ）および第６図（ｂ）にそれ
ぞれ平面図および断面図を示すように、シリコン基板１
の表面に溝（トレンチ）５（５＋、５２・・・・）を形
成し、このトレンチ５の内壁にｎ−型層６（６１，６２
・・・・・・）を形成し、この表面にキャパシタ絶縁膜
７．プレート電極８を順次埋め込みキャパシタを形成し
素子寸法を増大させることなく、キャパシタ面積を増大
するようにしたものである。

すなわち、この構造では、ｐ型シリコン基板表面に形成
された素子分離用のフィールド酸化膜３よって分離され
た素子領域内に、ｎ型層からなるソースまたはドレイン
領域１１　（１１１，１１２・・・）、１２　（１２１
，１２２・・・・・・）と、これらの間にゲート絶縁膜
９を介して形成されたゲート電極１０　（１０＋　、１
０２・・・・・・）とがらなるＭＯＳＦＥＴを形成する
と共に、隣接するトレンチ５の内壁に配設され、このｎ
型層からなるソースまたはドレイン領域１２　（１２１
，１２２・・・・・・）に接続されるｎ−型層６と、こ
のｎ−型層６の表面に形成されたキャパシタ絶縁膜７と
、このトレンチ内に埋め込まれたプレート電極８とがら
なるＭＯＳキャパシタを形成するものである。

このような構造では、溝の内壁をＭＯＳキャパシタとし
て利用するため、キャパシタ容量をプレーナ構造の数倍
に高めることができる。従って、かかる構成により、メ
モリセルの占有面積を縮小しても蓄積電荷量の減少を防
止することが可能となり、小型でかつ蓄積容量の大きい
ＤＲＡＭをｉ６ることができる。

しかしながら、この構造では、隣接するメモリセルのト
レンチ５１．５２間の距離が短くなると蓄えられた情報
電荷がパンチスルーにより失われ易くなり、データに誤
りが生じることがある。

これは、例えば、一方のトレンチ５１側のｎ−型層６１
に情報電荷が蓄えられ、他方のトレンチ５２のｎ−型層
６２に蓄えられる情報電荷が０の場合に、ｎ−型層６＋
の情報電荷が、他方のｎ−型層６２に移動するという現
象として現れる。そして、トレンチの深さが深いほど、
ｎ−型層６の水平方向の拡散長も大きくなるため、実質
的に隣接するｎ−型層間の距離は近くなり、この現象は
生じ易くなる。

このため、例えば深さ５μｍのトレンチを形成した場合
、トレンチ間隔を実質的に１．５μｍ以下にすることは
極めて困難であった。

これは、ＤＲＡＭのさらなる高集積化を阻む大きな問題
となっている。

そこで、この問題を解決するための方法の１つとして、
第７図（ａ）乃至第７図（Ｃ）に示すように（第７図（
ｂ）は第７図（ａ）のＡＡ断面図、第７図（ｃ）は第７
図（ａ）のＢＢ断面図）、トレンチ５の内壁に絶縁膜２
０を介して、ストレージノード電極６Ｓ、キャパシタ絶
縁膜７、プレート７Ｉｉ極８が順次形成されてキャパシ
タを形成する構造が提案されている（特開昭６１−６７
９５４号公報）。

ここで、２１はストレージノード電極６Ｓとソース・ド
レイン領域を構成するｎ型層１１とを接続するためのｎ
型層であり、３１はビット線である。

そして、トレンチと、このｎ型層２１とストレージノー
ド電極６Ｓとを接続するためにトレンチ内壁の絶縁膜２
０の一部に形成されるストレージノードコンタクト４２
とは、従来素子分離絶縁膜に囲まれた素子領域に対して
対称となるように配置されている。これら素子領域のマ
スクパターンの開口部７４１に対する、トレンチのマス
クパターンの開口部７４３およびストレージノードコン
タクトの開口部７４２の位置関係を第８図に示す。

この構造では、トレンチ内壁は絶縁膜２０で覆われてい
るため、トレンチ間隔を小さくしても、第６図に示した
構造のようにｎ−型層６１．６２間のパンチスルーによ
るリークのおそれはない。

しかしながら、溝の内壁の一部に形成され、ストレージ
ノード７１ｔＪＵ６Ｓとソース・ドレイン開城を構成す
るｎ型層１１とを接続するためのｎ型層２１と、隣接セ
ルの素子領域（ソース・ドレイン領域１２）との間に、
リークが生じてしまうおそれがある。

また、このｎ型層２１とストレージノード電極６Ｓとを
接続するためにトレンチ内壁の絶縁膜２０の一部に形成
されるストレージノードコンタクト４２のバターニング
に際しても、非常に小さな穴状に行う必要があり、合わ
せずれによるリークの問題も大きい。

（発明が解決しようとする課題） このように従来のトレンチ型キャパシタ構造においては
、ストレージノード電極６Ｓとソース・ドレイン領域を
構成するｎ型層１１とを接続するためのｎ型層２１と、
隣接セルの素子領域（ソース・ドレイン領域１２）との
間に、リークが生じてしまうおそれがあるため、ストレ
ージノードコンタクトと隣接する素子領域との距離ｔを
十分に小さくすることができないという問題があった。

また、このことがら、ストレージノードコンタクトのバ
ターニングには、非常に厳しい解像力と位置合わせが必
要とされていた。

本発明は、前記実情に鑑みてなされたもので、さらなる
素子面積の微細化に際して、ストレージノードコンタク
トのためのｎ型層と、隣接セルの素子領域（ソース・ド
レイン領域）との間の、リークを防止し、信頼性の高い
トレンチ型キャパシタ構造を提供することを目的とする
。

〔発明の構成〕

（課題を解決するための手段） そこで、本発明では、メモリセル領域内に形成されたト
レンチ内に絶縁膜を介してストレージノード電極を形成
しキャパシタを形成し、この絶縁膜の一部に形成された
コンタクトを介してＭＯＳＦＥＴのソース・ドレイン領
域にストレージノード電極を接続した構造のＤＲＡＭに
おいて、トレンチが、ＭＯＳＦＥＴのチャネル幅方向に
ずらして配設されるようにしたことを特徴としている。

望ましくは、ストレージノードコンタクトはトレンチと
は逆方向にずらすように配列する。

（作用） 上記構造によれば、トレンチが、ＭＯＳＦＥＴのチャネ
ル幅方向にずらして配設されているため、隣接セルの素
子領域（ソース・ドレイン領域）との間の距離をより大
きくとることができ、ストレージノードコンタクトの形
成に際して合わせずれを気にすることなく、隣接する素
子領域の距離を小さくすることができる。

さらに、ストレージノードコンタクトとトレンチのバタ
ーニングを大きなサイズで行うことができる。

また、ストレージノードコンタクトはトレンチと逆方向
にずれるように形成すればなお完全である。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

本発明の半導体記憶装置の第１の実施例として、第１図
（ａ）、第１図（ｂ）および第１図（ｃ）にトレンチ構
造のＤＲＡＭを示す平面図、そのＡ−Ａ断面図およびＢ
−Ｂ断面図を示す。　このＤＲＡＭでは、ｐ型シリコン
基板１０１の表面に形成された素子分離絶縁膜１０３に
よって分離された素子領域１５１１．１５１２・・・に
対してトレンチ１０５１．１０５２・・・をずらして形
成すると共に、ストレージノードコンタクト１４２をト
レンチに対してトレンチとは逆方向にずらして形成する
ようにしたことを特徴とするもので、他部については、
通常のＤＲＡＭと同様の構造を有している。すなわち、
素子領域１５１２に形成されるトレンチ１０５２を、素
子領域１５１１側にずらすようにすると共に、ストレー
ジノードコンタクト１４２２はトレンチ内で素子領域１
５１３側にずらして形成されている。これら素子領域の
マスクパターンの開口部２４１に対する、トレンチのマ
スクパターンの開口部２４３およびストレージノードコ
ンタクトノ開口部２４２の位置関係を第２図に示す。

すなわち、第７図に示した従来例のＤ　ＲＡ　Ｍと同様
、ｐ型シリコン基板１０１表面に形成された素子分離用
のフィールド酸化膜１０３によって分離された素子領域
内に、ゲート絶縁膜１０９を介して形成されたゲート電
極１１０と、各ゲート電極に自己整合するように形成さ
れたｎ型層からなるソースまたはドレイン領域１１１，
１１２とによってＭＯＳＦＥＴを形成すると共に、この
ｎ型層からなるソースまたはドレイン領域１１２に接続
されるようにトレンチの周囲に熱酸化膜１２０を介して
形成された多結晶シリコン膜からなるストレージノード
電極１０６と、このストレージノド電極１０６の表面に
形成された窒化シリコン膜／酸化シリコン膜の２層膜か
らなるキャパシタ絶縁膜１０７と、このトレンチ内に埋
め込まれた多結晶シリコン膜からなるプレート電極１０
８とによってＭＯＳキャパシタを形成するものである。

そして、各ストレージノード電極１０６に接続するよう
にｎ型層１２１が形成され、このｎ型層１２１の他端は
ＭＯＳＦＥＴのソース・ドレインの内の一方のｎ型層１
１２に接続されている。また他方のｎ型層１１１はビッ
ト線１３１に接続されている。

そしてこのゲート電極１１０はメモリセルマトリックス
の一方向に連続的に配列され、ワード線を構成している
。

また、このようにして形成された素子領域の上層はＣＶ
Ｄ法によって形成された酸化シリコン膜１１９で被覆さ
れ、さらにこの上層にコンタクトホールを介してｎ型層
に接続されるビット線１３１が配設されている。

次に、このＤＲＡＭの製造工程について説明する。

先ず、第３図（ａ）に示すように比抵抗５ΩＣＯＷ程度
のｐ型シリコン基板１０１表面にＬＯＣＯ３法によりフ
ィールド酸化して、膜厚５００　ｎｍの酸化シリコン膜
からなる素子分離絶縁膜１０３を形成した後、窒化シリ
コン膜１５２と酸化シリコン膜１５３との２層膜からな
るトレンチマスクを介して異方性エツチングによりトレ
ンチ１０５を形成し、さらに熱酸化法によりトレンチ内
壁に膜厚８００人の酸化シリコン膜１２０を形成し、さ
らにストレージノードコンタクト１４２形成のためのレ
ジストパターンＲを形成する。このとき、この図上では
表れていないが、トレンチマスクは素子分離絶縁膜１０
３で囲まれた素子領域１５１に対して開口部がずれて非
対称になるようにすると共に、ストレージノードコンタ
クト１４２形成のためのレジストパターンＲの開口部は
、トレンチに対してトレンチのずれ方向とは逆方向にず
れるように形成される（第２図参照）。

そして、第３図（ｂ）に示すように、レジストパターン
Ｒをマスクとして、フッ化アンモニウム（ＮＨ４０Ｈ）
を用いた等方性エツチングにより、トレンチ１０５の側
壁の一部の酸化シリコン膜１２０を除去し、レジストパ
ターンＲを除去した後、トレンチマスクとしての２層膜
１５２，１５３を除去する。

ここで２層膜１５２，１．５３の除去は次のようにして
行う。

まず、レジストパターンＲを除去した後、表面を薄く酸
化し、１５０人程大の酸化シリコン膜１５４で覆った後
、窒化シリコン膜を充填し、側壁残しを行い、この窒化
シリコン膜てフィールド酸化膜３の側壁を保護する。

この状態で、フッ化アンモニウム処理を行い、酸化シリ
コン膜１５２を除去する。

そして、ＣＤ　Ｅ　（Ｃｈｅｌｃａｌ　Ｄｒａｙ　Ｅｔ
ｔｌｎｇ）を用いて、窒化シリコン膜を除去し、最後に
、軽いフッ化アンモニウム処理を行い、ストレージノー
ド電極のコンタクト部の薄い酸化シリコン膜１５４を除
去し、基板を露呈せしめる。

このようにしてトレンチマスクを除去した後、第３図（
Ｃ）に示すように、ＣＶＤ法により、膜厚５０ｎｍ程度
の多結晶シリコンを堆積し、ヒ素またはリンのイオン注
入またはリン拡散等により、ドーピングを行い、ストレ
ージノード電極１０６を形成する。このときトレンチ側
壁の基板と接する領域では拡散層１２１が形成される。

そして、窒化シリコン膜／酸化シリコン膜の２層膜から
なるキャパシタ絶縁膜１０７と、このトレンチ内に多結
晶シリコン膜を埋め込み、プレート電極１０８をパター
ニングする。

続いて、第３図（ｄ）に示すように、プレート電極１０
８のパターンをマスクとして反応性イオンエツチングに
より、キャパシタ絶縁膜の窒化シリコン膜をエツチング
除去し、低温酸化により、プレート電極表面を酸化し、
層間絶縁膜としての酸化シリコン膜を形成し、レジスト
パターンをマスクとし、フッ化アンモニウムを用いて酸
化シリコン膜をバターニングする。

こうして、トレンチを利用したＭＯＳキャパシタが形成
され、続いて、通常の方法でＭＯＳトランジスタを形成
する。

まず、１５ｎｍ程度の熱酸化膜からなるゲート絶縁膜１
０９を形成し、さらに、ゲート電極１１０となる多結晶
シリコン膜を堆積したのち、ワード線方向に沿う溝の領
域にフォトレジスト・パターンを形成する。そして、こ
のフォトレジスト◆パターンをマスクとして、反応性イ
オンエツチングにより、パターン形成してワード線とな
るゲート電極１１０を形成する。

この後、基板表面を通常のフォトリソ法と反応性イオン
エツチング法を用いて露出させ、ヒ素のイオン注入を行
いＭＯＳ）ランジスタのソースまたはドレインとなるｎ
型層１１１，１１２を形成する。

そして、全面をＣＶＤ法により形成した酸化シリコン膜
からなる層間絶縁膜１１９て被覆する。

そして最後に、この層間絶縁膜にコンタクト孔を開けて
、多結晶シリコンまたは、アルミニウム膜等の材料を堆
積し、フォトリソ法によるバターニングによりビット線
１３１を配設してＤＲＡＭが完成する。

このように、本発明実施例のＤＲＡＭによれば、素子領
域１５１２に形成されるトレンチ１０５２を、素子領域
１５１１側にずらすようにすると共に、ストレージノー
ドコンタクト１４２２はトレンチ内で素子領域１５１３
側にずらして形成されているため、パターニング時の合
わせずれが生じても、ストレージノードコンタクトに形
成されるｎ型層１２１２と隣接素子領域１５１３との間
でリークが生じることもない。

このため、素子領域間距離（素子分離領域幅）を小さく
し、素子領域を大きくしてもリークの発生がなく、微細
で信頼性の高いＤＲＡＭを得ることができる。さらに、
ストレージノードコンタクトとトレンチのバターニング
を大きなサイズで行うことができるため、製造が容易と
なる。

なお、この構造は、前記実施例に限定されることなく、
例えば第４図（ａ）および第４図（ｂ）、第５図（ａ）
および第５図（ｂ）に示すように適宜変形可能である。

第４図（ａ）および第４図（ｂ）、第５図（ａ）および
第５図（ｂ）は、それぞれ本発明の変形例の平面図およ
び素子領域形成用のマスクの開口部３４１、ストレージ
ノードコンタクト形成用のマスク開口部３４２およびト
レンチ形成用のマスクの開口部３４２の位置関係を示す
図である。

すなわち第４図（ａ）および第４図（ｂ）に示した例で
は、各ビット線間でメモリセルを１／４ピツチでずらし
たものであり、第５図（ａ）および第５図（ｂ）はメモ
リセルを１／４ピツチでずらし、さらに、ストレージノ
ードコンタクトがトレンチの１辺にのみ形成されている
。

なお、これら第４図および第５図に示したセル配置の例
では、トレンチのみをずらすようにすれば、ストレージ
ノードコンタクトはずらさなくても前述したようなリー
クのおそれはない。

さらに、これらの例では、トレンチおよびストレージノ
ードコンタクトは四角形をなすように形成したが、円形
であってもよいことはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明によれば、メモリセル
領域内に形成されたトレンチ内に絶縁膜を介してストレ
ージノード電極を形成しキャパシタを形成し、この絶縁
膜の一部に形成されたストレージノードコンタクトを介
してＭＯＳＦＥＴのソース・ドレイン領域にストレージ
ノード電極を接続した構造のＤＲＡＭにおいて、トレン
チが、トレンチが、ＭＯＳＦＥＴのチャネル幅方向にず
らして配設されているため、ストレージノードコンタク
トの形成に際して合わせずれを気にすることなく、隣接
する素子領域の距離を小さくすることがてき、微細で信
頼性の高いＤＲＡＭを得ることが可能となる。さらに、
ストレージノードコンタクトとトレンチのパターニング
を大きなサイズで行うことができるため、製造か容易と
なる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明実施例のＤＲＡ
Ｍを示す図、第２図は第１図に示したＤＲＡＭの素子領
域のマスクパターンの開口部に対する、トレンチのマス
クパターンの開口部およびストレージノードコンタクト
の開口部の位置関係を示す図、第３図（ａ）乃至第３図
（ｄ）は第１図のトレンチ型メモリセル構造のＤＲＡＭ
の製造工程図、第４図（ａ）および第４図（ｂ）、第５
図（ａ）第５図（ｂ））は本発明の変形例を示す図、第
６図（ａ）乃至第６図（ｂ）、および第７図は従来例の
トレンチ型メモリセル構造のＤＲＡＭを示す図、第８図
は第７図に示した従来例のＤＲＡＭの素子領域のマスク
パターンの開口部に対する、トレンチのマスクパターン
の開口部およびストレージノードコンタクトの開口部の
位置関係を示す図である。 １・・・ｐ型のシリコン基板、３・・・フィールド酸化
膜、５・・・トレンチ、６・・・ｎ型層、６ｓ・・・ス
トレージノード電極、７・・・キャパシタ絶縁膜、８・
・・プレート電極、９・・・ゲート絶縁膜、１０・・・
ゲート電極（ワード線）　、１１．　１２−・・ソース
・ドレイン領域（ｎ型層）、３１・・・ビット線、２０
・・・絶縁膜、２１・・・ｎ型層、１０１・・・ｐ型の
シリコン基板、１０３・・・フィールド酸化膜、１０５
・・・トレンチ、１０６・・・ストレージノード電極、
１０７・・・キャパシタ絶縁膜、１０８・・・プレート
電極、１０９・・・ゲート絶縁膜、１１０・・・ゲート
電極（ワード線）、１１１．１１２・・・ソース・ドレ
イン領域（ｎ型層）、１３１・・・ビット線、１２０・
・・絶縁膜、１２１・・・ｎ型層、１４１・・・ストレ
ージノードコンタクト、１５１・・・素子領域、１５２
・・・窒化シリコン膜（トレンチマスク）、１５３・・
・酸化シリコン膜（トレンチマスク）、１５４・・・酸
化シリコン膜。

Claims (1)

1. 【特許請求の範囲】 一導電型の基板表面に形成された素子分離領域で囲まれ
   た素子領域内に形成されたＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴのチャネル幅方向にずらして形成され
   たトレンチ（溝）と、 前記トレンチの内壁に絶縁膜を介して形成されたストレ
   ージノード電極と、さらに前記ストレージノード電極上
   に順次積層されたキャパシタ絶縁膜およびプレート電極
   とを具備してなるキャパシタとによって、 メモリセルが形成され、 前記トレンチの側壁の前記絶縁膜の一部に、配設された
   ストレージノードコンタクトを介して前記ストレージノ
   ード電極と前記ＭＯＳＦＥＴのソースまたはドレイン領
   域の一方とが接続されていることを特徴とする半導体記
   憶装置。