JPH03285338A - ボンディングパッド - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 6
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的]
(産業上の利用分’If)
本発明は、例えば集積回路において、半導体チップの端
子と、この半導体チップを実装するパッケージのリード
との間をワイヤボンディングするために、上記半導体チ
ップに設けられるボンディングパッドに関する。
子と、この半導体チップを実装するパッケージのリード
との間をワイヤボンディングするために、上記半導体チ
ップに設けられるボンディングパッドに関する。
(従来の技術)
集積回路を製作する際に必要な丁:稈の一つとして、ワ
イヤボンディングがある。ワイヤボンディングとは、例
えば回路が作り込まれた十導体チップの電極、つまりボ
ンディングパッドと、上記半導体チップが実装されるパ
ッケージのリード電極との間を、金(Au)やアルミニ
ウム(A1)等の細線を使用して接続する工程である。
イヤボンディングがある。ワイヤボンディングとは、例
えば回路が作り込まれた十導体チップの電極、つまりボ
ンディングパッドと、上記半導体チップが実装されるパ
ッケージのリード電極との間を、金(Au)やアルミニ
ウム(A1)等の細線を使用して接続する工程である。
ところで、上記ボンディングパッドとしては、従来では
一般に第4図に示すような正方形のものが使用されてい
る。
一般に第4図に示すような正方形のものが使用されてい
る。
(発明が解決しようとする課題)
しかし、このような従来のボンディングパッドには次の
ような改善すべき課題があった。すなわち、半導体チッ
プにおけるボンディングパッド形成部分の断面構造は、
例えば第5図に示す如くp形すブスレート層1上にn形
エピタキシャル層2を形成する。そして、このn形エピ
タキシャル層2の上に熱酸化膜3を形成し、その上にボ
ンディングパッド4を形成したものとなっている。この
ため、p形す−ブスレート層1とボンディングパッド4
との間には寄生容量が発生する。この寄生容量は、集積
回路がそれ程高くない周波数を扱う場合には問題になら
ないが、例えば41)OMJIz〜IHIzというよう
に非常に高い周波数を扱う場合には、集積回路の特性に
悪影響を及ぼし極めて好ましくない。
ような改善すべき課題があった。すなわち、半導体チッ
プにおけるボンディングパッド形成部分の断面構造は、
例えば第5図に示す如くp形すブスレート層1上にn形
エピタキシャル層2を形成する。そして、このn形エピ
タキシャル層2の上に熱酸化膜3を形成し、その上にボ
ンディングパッド4を形成したものとなっている。この
ため、p形す−ブスレート層1とボンディングパッド4
との間には寄生容量が発生する。この寄生容量は、集積
回路がそれ程高くない周波数を扱う場合には問題になら
ないが、例えば41)OMJIz〜IHIzというよう
に非常に高い周波数を扱う場合には、集積回路の特性に
悪影響を及ぼし極めて好ましくない。
一般に寄生容量の値は、主としてp形す−ブスレート層
1およびn形エピタキシャル層2の不純物濃度、熱酸化
[3の厚さ、ボンディングパッド4の面積により決定さ
れる。これらのうちp形す−ブスレート層1およびn形
エピタキシャル層2の不純物濃度と、熱酸化H3の厚さ
は、集積回路の各回路素子の定数や特性を決定する重要
な要素であるため容易に変えることはできない。
1およびn形エピタキシャル層2の不純物濃度、熱酸化
[3の厚さ、ボンディングパッド4の面積により決定さ
れる。これらのうちp形す−ブスレート層1およびn形
エピタキシャル層2の不純物濃度と、熱酸化H3の厚さ
は、集積回路の各回路素子の定数や特性を決定する重要
な要素であるため容易に変えることはできない。
そこで、最近ではボンディングパッド4を形状を変えず
にそのまま小形化し、これによりパッドの面積を減らし
て寄生容量を低減することが考えられている。しかし、
この様にするとボンディングパッドの面積が小さくなっ
た分だけ、ワイヤボンディング装置の位置決め精度を高
めなければならなくなる。このため、ワイヤボンディン
グ装置の構成の複雑化やコストアップを招き、さらには
ボンディング速度の高速化を図れなくなるという別の問
題が発生し、白゛効な解決手段にはならなかった。
にそのまま小形化し、これによりパッドの面積を減らし
て寄生容量を低減することが考えられている。しかし、
この様にするとボンディングパッドの面積が小さくなっ
た分だけ、ワイヤボンディング装置の位置決め精度を高
めなければならなくなる。このため、ワイヤボンディン
グ装置の構成の複雑化やコストアップを招き、さらには
ボンディング速度の高速化を図れなくなるという別の問
題が発生し、白゛効な解決手段にはならなかった。
そこで、本発明は上記事′情に着目し、ボンディング精
度を高めることなく寄生容量を低減することができるボ
ンディングパッドを提供することを目的とする。
度を高めることなく寄生容量を低減することができるボ
ンディングパッドを提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明は、半導体チップの端子と、この半導体チップを
実装するパッケージのリードとの間をワイヤボンディン
グするために」7記半導体チップ上に設けられる方形の
ボンディングパッドにおいて、上記方形のボンディング
方形パッドの角部を切欠するようにしたものである。
実装するパッケージのリードとの間をワイヤボンディン
グするために」7記半導体チップ上に設けられる方形の
ボンディングパッドにおいて、上記方形のボンディング
方形パッドの角部を切欠するようにしたものである。
また他の本発明は、方形のボンディングパッドのパッド
面を、格子状あるいは網目状の導電パターンにより構成
したものである。
面を、格子状あるいは網目状の導電パターンにより構成
したものである。
さらに別の本発明は、方形のボンディングパッドの角部
を切欠し、かつパッド面を格子状あるいは網目状の導電
パターンにより構成したものである。
を切欠し、かつパッド面を格子状あるいは網目状の導電
パターンにより構成したものである。
(作 用)
この結果本発明によれば、方形パッドの角部を切欠する
ことによりパッドの面積を縮小するようにしたので、パ
ッドの対向する二辺間の長さを短くすることな(、つま
り実質的なパッドの大きさを縮小せずに、パッドの面積
を縮小することができる。したがって、ボンディング精
度を高めなくても歩留まりの良いボンディングを行なう
ことができ、しかもパッド面積の縮小により寄生容量を
減らして、回路に与える特性上の悪影響を低減すること
ができる。
ことによりパッドの面積を縮小するようにしたので、パ
ッドの対向する二辺間の長さを短くすることな(、つま
り実質的なパッドの大きさを縮小せずに、パッドの面積
を縮小することができる。したがって、ボンディング精
度を高めなくても歩留まりの良いボンディングを行なう
ことができ、しかもパッド面積の縮小により寄生容量を
減らして、回路に与える特性上の悪影響を低減すること
ができる。
また他の本発明によれば、パッド面を格子状あるいは網
目状の導電部を残して他を切除した構造としたので、パ
ッドの大きさは従来と変わらず、パッドの面積のみを縮
小することができる。したがって、ボンディング精度を
高めなくても歩留まりの良いボンディングを行なうこと
ができ、しがも従来のパッドに比べて面積を約1/2に
減らすことができるため、寄生容量を大幅に減らすこと
が可能となる。
目状の導電部を残して他を切除した構造としたので、パ
ッドの大きさは従来と変わらず、パッドの面積のみを縮
小することができる。したがって、ボンディング精度を
高めなくても歩留まりの良いボンディングを行なうこと
ができ、しがも従来のパッドに比べて面積を約1/2に
減らすことができるため、寄生容量を大幅に減らすこと
が可能となる。
さらに別の本発明によれば、方形パッドの角部を切欠す
ると共に、パッド面を格子状あるいは網目状の導電部を
残して他を切除した構造としたので、パッドの大きさを
実質的に小さくせずに、パッドの面積をより一層縮小す
ることができる。
ると共に、パッド面を格子状あるいは網目状の導電部を
残して他を切除した構造としたので、パッドの大きさを
実質的に小さくせずに、パッドの面積をより一層縮小す
ることができる。
したがって、ボンディング精度を高めることなく、さら
に効果的に寄生容量を減少させるさせることができる。
に効果的に寄生容量を減少させるさせることができる。
(実施例)
第1図は、本発明の一実施例におけるボンディングパッ
ドの構成を示すものである。
ドの構成を示すものである。
同図において、1は集積回路が作り込まれた半導体チッ
プであり、この半導体チップ1の一辺部にはボンディン
グパッド2 a + 2 b + ・・・が配設され
ている。これらのボンディングパッド2a。
プであり、この半導体チップ1の一辺部にはボンディン
グパッド2 a + 2 b + ・・・が配設され
ている。これらのボンディングパッド2a。
2b、・・・は、正方形をなすパッドの四角部を切欠す
るとともに、パッド面を格子状をなす導電パターンによ
り構成したものである。この導電パターンは、集積回路
本体を作り込む際に回路パターンの一つとして作成され
る。また、上記導電パターンの各格子間の間隔は、後述
するするボンディングワイヤの直径よりも小さく定めら
れる。尚、3 a 、3 b * ・・・は、上記ボン
ディングパッド2a。
るとともに、パッド面を格子状をなす導電パターンによ
り構成したものである。この導電パターンは、集積回路
本体を作り込む際に回路パターンの一つとして作成され
る。また、上記導電パターンの各格子間の間隔は、後述
するするボンディングワイヤの直径よりも小さく定めら
れる。尚、3 a 、3 b * ・・・は、上記ボン
ディングパッド2a。
2b、・・・と図示しない集積回路本体との間を接続す
るための回路パターンである。
るための回路パターンである。
一方4はパッケージであり、上記半導体チップ1はこの
パッケージ4内に実装される。このパッケージ4の一辺
部には、上記半導体チップ1の各ボンディングパッド2
a、 2b、・・・に1対1に対応してリード5a、
5b、・・・が配設されており、これらのリード5a、
5b、・・・の基端部はリード電極5a、6b、・・・
に接続されている。そして、これらのリード電極6a、
6b、・・・と、上記各ボンディングパッド2a、2b
、・・・との間は、ワイヤボンディング工程においてボ
ンディングワイヤ7a、7b、・・・により接続される
。
パッケージ4内に実装される。このパッケージ4の一辺
部には、上記半導体チップ1の各ボンディングパッド2
a、 2b、・・・に1対1に対応してリード5a、
5b、・・・が配設されており、これらのリード5a、
5b、・・・の基端部はリード電極5a、6b、・・・
に接続されている。そして、これらのリード電極6a、
6b、・・・と、上記各ボンディングパッド2a、2b
、・・・との間は、ワイヤボンディング工程においてボ
ンディングワイヤ7a、7b、・・・により接続される
。
このような構成であるから、各ボンディングパッド2a
、 2b、・・・はその四角部が切欠されており、し
かもボンディング面は格子状をなす導電パターンとなっ
ている。このため、ボンディングパッド2a、2.b、
・・・のパッド面の面積は正方形の場合に比べて大幅に
小さくなる。したがって、ボンディングパッド2a、2
b、・・・による寄生容量は正方形の場合に比べて減少
し、この結果集積回路の高周波特性を向上させることが
できる。
、 2b、・・・はその四角部が切欠されており、し
かもボンディング面は格子状をなす導電パターンとなっ
ている。このため、ボンディングパッド2a、2.b、
・・・のパッド面の面積は正方形の場合に比べて大幅に
小さくなる。したがって、ボンディングパッド2a、2
b、・・・による寄生容量は正方形の場合に比べて減少
し、この結果集積回路の高周波特性を向上させることが
できる。
一方、ボンディングワイヤ7 a + 7 b +
・・・の溶着部の形状は、例えば第1図に示す如く一般
に半球状になる。このため、ボンディングパッド2a。
・・・の溶着部の形状は、例えば第1図に示す如く一般
に半球状になる。このため、ボンディングパッド2a。
2b、・・の四角部分は、ボンディングにおいてそれほ
どff1ffな部分とはならない。また、ボンディング
パッド2a、2b、・・・の対向する二辺間の長さは従
来のものと変わっていない。このため、ボンディングに
寄与するパッドの実質的な大きさは従来と変わらない。
どff1ffな部分とはならない。また、ボンディング
パッド2a、2b、・・・の対向する二辺間の長さは従
来のものと変わっていない。このため、ボンディングに
寄与するパッドの実質的な大きさは従来と変わらない。
したがって、ボンディングパッド2B、2b、・・・に
対する位置決め精度を高める必要はなく、従来の精度と
同じ精度で歩留まりの高いボンディングを行なうことが
できる。
対する位置決め精度を高める必要はなく、従来の精度と
同じ精度で歩留まりの高いボンディングを行なうことが
できる。
すなわち、本実施例のボンディングパッド2a。
2b ・・・を使用することにより、ボンディング精度
を高めることなく寄生容量を減少させ、これにより安価
で高周波特性の優れた集積回路を提供することが可能に
なる。
を高めることなく寄生容量を減少させ、これにより安価
で高周波特性の優れた集積回路を提供することが可能に
なる。
尚、本発明は上記実施例に限定されるものではない。例
えば、パッド面は第2図に示す如く網目状の導電パター
ンにより構成してもよい。
えば、パッド面は第2図に示す如く網目状の導電パター
ンにより構成してもよい。
また、パッド面の導電パターンは、例えば第3図に示す
如くパッド面の周辺部から中央部に向かうに従って格子
の間隔を狭くしたり、さらには第4図に示す如くパッド
面の中央部分のみを網目状の導電パターンにより構成す
るようにしてもよい。
如くパッド面の周辺部から中央部に向かうに従って格子
の間隔を狭くしたり、さらには第4図に示す如くパッド
面の中央部分のみを網目状の導電パターンにより構成す
るようにしてもよい。
この様にすると、パッド面の中央部分における導電パタ
ーンの重度を高めることができ、これによりパッド面の
導電パターンの総面積をそれほど増やさずに、ボンディ
ングワイヤ7a、7b、・・の溶青部に対するパッド面
の接触面積を増やすことができる。すなわち、寄生容量
を低減した上で、ボンディングワイヤの接続抵抗を減少
させることができる。
ーンの重度を高めることができ、これによりパッド面の
導電パターンの総面積をそれほど増やさずに、ボンディ
ングワイヤ7a、7b、・・の溶青部に対するパッド面
の接触面積を増やすことができる。すなわち、寄生容量
を低減した上で、ボンディングワイヤの接続抵抗を減少
させることができる。
また、パッドの四角部を切欠するだけで寄生容量を十分
に低減できる場合には、パッド面を第5図に示す如く平
面導電パターンにより構成してもよい。さらに、ボンデ
ィングパッドの外形形状は長方形や台形、平行四辺形等
の他の形状でもよく、また切欠部の形状やパッド面の導
電パターンの形状等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
に低減できる場合には、パッド面を第5図に示す如く平
面導電パターンにより構成してもよい。さらに、ボンデ
ィングパッドの外形形状は長方形や台形、平行四辺形等
の他の形状でもよく、また切欠部の形状やパッド面の導
電パターンの形状等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
[発明の効果]
以上詳述したように本発明は、方形のボンディングパッ
ドの角部を切欠すること、ボンディングパッドのパッド
面を格子状あるいは網目状の導電パターンにより構成す
ること、および方形のボンディングバ・ソドの角部を切
欠し、かつパッド面を格子状あるいは網目状の導電パタ
ーンにより構成することをそれぞれ特徴とするものであ
る。
ドの角部を切欠すること、ボンディングパッドのパッド
面を格子状あるいは網目状の導電パターンにより構成す
ること、および方形のボンディングバ・ソドの角部を切
欠し、かつパッド面を格子状あるいは網目状の導電パタ
ーンにより構成することをそれぞれ特徴とするものであ
る。
したがって本発明によれば、ボンディング精度を高める
ことなく寄生容量を低減することができるボンディング
パッドを提供することができる。
ことなく寄生容量を低減することができるボンディング
パッドを提供することができる。
第1図は本発明の一実施例におけるボンディングパッド
およびその周辺部の構成を示す平面図、第2図乃至第5
図はそれぞれ本発明の他の異なる実施例におけるボンデ
ィングパッドを示す平面図である。 1・・・半導体チップ、2a、2b、・・・ボンディン
グパッド、3 a * 3 b+ ・・・回路パタ
ーン、4・・・パッケージ、5a、5b、 ・・・リ
ード、6a、6b、−・・リード電極、7m、7b、−
・・ボンディングワイヤ。
およびその周辺部の構成を示す平面図、第2図乃至第5
図はそれぞれ本発明の他の異なる実施例におけるボンデ
ィングパッドを示す平面図である。 1・・・半導体チップ、2a、2b、・・・ボンディン
グパッド、3 a * 3 b+ ・・・回路パタ
ーン、4・・・パッケージ、5a、5b、 ・・・リ
ード、6a、6b、−・・リード電極、7m、7b、−
・・ボンディングワイヤ。
Claims (3)
- (1)半導体チップの端子と、この半導体チップを実装
するパッケージのリードとの間をワイヤボンディングす
るために前記半導体チップ上に設けられる方形のボンデ
ィングパッドにおいて、 前記方形のボンディングパッドの角部を切欠したことを
特徴とするボンディングパッド。 - (2)半導体チップの端子と、この半導体チップを実装
するパッケージのリードとの間をワイヤボンディングす
るために前記半導体チップ上に設けられる方形のボンデ
ィングパッドにおいて、 前記方形のボンディングパッドのパッド面を、格子状あ
るいは網目状の導電パターンにより構成したことを特徴
とするボンディングパッド。 - (3)半導体チップの端子と、この半導体チップを実装
するパッケージのリードとの間をワイヤボンディングす
るために前記半導体チップ上に設けられる方形のボンデ
ィングパッドにおいて、 前記方形のボンディングパッドの角部を切欠し、かつパ
ッド面を格子状あるいは網目状の導電パターンにより構
成したことを特徴とするボンディングパッド。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2084945A JPH03285338A (ja) | 1990-04-02 | 1990-04-02 | ボンディングパッド |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2084945A JPH03285338A (ja) | 1990-04-02 | 1990-04-02 | ボンディングパッド |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03285338A true JPH03285338A (ja) | 1991-12-16 |
Family
ID=13844786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2084945A Pending JPH03285338A (ja) | 1990-04-02 | 1990-04-02 | ボンディングパッド |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03285338A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414415B1 (en) | 1999-02-18 | 2002-07-02 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and method for manufacturing the same |
JP2006228997A (ja) * | 2005-02-18 | 2006-08-31 | Fujitsu Ltd | プリント基板 |
US7298629B2 (en) * | 2005-01-31 | 2007-11-20 | Kabushiki Kaisha Toshiba | Circuit board for mounting a semiconductor circuit with a surface mount package |
JP2013200909A (ja) * | 2012-03-23 | 2013-10-03 | Nitto Denko Corp | 配線回路基板 |
JP2014503992A (ja) * | 2010-11-15 | 2014-02-13 | テッセラ,インコーポレイテッド | 埋込みトレースによって画定される導電性パッド |
US8896397B2 (en) * | 2003-04-16 | 2014-11-25 | Intellectual Ventures Fund 77 Llc | Surface acoustic wave device and method of adjusting LC component of surface acoustic wave device |
US9368476B2 (en) | 2010-12-02 | 2016-06-14 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
USRE47410E1 (en) * | 2003-04-16 | 2019-05-28 | Intellectual Ventures Holding 81 Llc | Surface acoustic wave device and method of adjusting LC component of surface acoustic wave device |
US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
-
1990
- 1990-04-02 JP JP2084945A patent/JPH03285338A/ja active Pending
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