JP2000068404A - Ｂｇａパッケージ用の基板 - Google Patents
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 複数のサイズの半導体チップに対応し、これ
を実装することができるＢＧＡパッケージ用の基板を提
供する。 【解決手段】 本発明の基板１０は、半導体チップを実
装する面に、電気的に分離された複数の導体線路１２か
らなるパターン１１を備える。各導体線路１２は、ビア
ホール上に配置されるボール接続領域１２ａと、ビアホ
ールを形成した基材上の領域よりも外側に配置される半
導体チップをワイヤボンディングするための第１のボン
ド領域１２ｂと、上記ビアホールを形成した基材上の領
域内に配置される半導体チップをワイヤボンディングす
るための第２のボンド領域１２ｃとを備える。
を実装することができるＢＧＡパッケージ用の基板を提
供する。 【解決手段】 本発明の基板１０は、半導体チップを実
装する面に、電気的に分離された複数の導体線路１２か
らなるパターン１１を備える。各導体線路１２は、ビア
ホール上に配置されるボール接続領域１２ａと、ビアホ
ールを形成した基材上の領域よりも外側に配置される半
導体チップをワイヤボンディングするための第１のボン
ド領域１２ｂと、上記ビアホールを形成した基材上の領
域内に配置される半導体チップをワイヤボンディングす
るための第２のボンド領域１２ｃとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡパッケージ
用の基板に関し、特に、サイズの異なる複数種類の半導
体チップを実装可能な基板に関する。
用の基板に関し、特に、サイズの異なる複数種類の半導
体チップを実装可能な基板に関する。
【０００２】
【従来の技術】ＢＧＡ(Ball Grid Array)パッケージ
は、パッケージの底面に半田ボールを２次元的に配列し
た表面実装型の半導体パッケージである。ＱＦＰ(Quad
Flat Package)等のリードフレームを用いたパッケージ
に比して、ＢＧＡパッケージは、単位面積当たりの接続
端子数を高めることができ、高密度実装を実現するに適
している。
は、パッケージの底面に半田ボールを２次元的に配列し
た表面実装型の半導体パッケージである。ＱＦＰ(Quad
Flat Package)等のリードフレームを用いたパッケージ
に比して、ＢＧＡパッケージは、単位面積当たりの接続
端子数を高めることができ、高密度実装を実現するに適
している。
【０００３】図６は、従来からの一般的なＢＧＡパッケ
ージの半導体装置を示している。半導体装置６０は、方
形の絶縁基板６１の底面に、複数の半田ボール６２を２
次元的に備えている。絶縁基板６１の上面には、フォト
リソグラフィ技術により導体パターン６３が形成され、
ビアホール６１ａを通して半田ボール６２に電気的に接
続されている。半導体チップ６４は、ダイペーストによ
って絶縁基板６１上に接着され、ワイヤボンディングで
与えられる導体ワイヤ６５で、導体パターン６３との電
気的な接続が達成されている。半導体チップ６４は、モ
ールド型内に溶融した樹脂を注入して形成される樹脂パ
ッケージ材６６に覆われる。
ージの半導体装置を示している。半導体装置６０は、方
形の絶縁基板６１の底面に、複数の半田ボール６２を２
次元的に備えている。絶縁基板６１の上面には、フォト
リソグラフィ技術により導体パターン６３が形成され、
ビアホール６１ａを通して半田ボール６２に電気的に接
続されている。半導体チップ６４は、ダイペーストによ
って絶縁基板６１上に接着され、ワイヤボンディングで
与えられる導体ワイヤ６５で、導体パターン６３との電
気的な接続が達成されている。半導体チップ６４は、モ
ールド型内に溶融した樹脂を注入して形成される樹脂パ
ッケージ材６６に覆われる。
【０００４】図７は、樹脂パッケージ材６６を除去した
状態における半導体装置６０の平面図を示している。図
では、半導体チップ６４及び導体ワイヤ６５の一部を省
略することで、絶縁基板６１上の導体パターン６３の配
列が明瞭に示されている。導体パターン６３を構成する
各線路７０の一端は、ビアホール上の領域７０ａであ
る。各線路７０の他端は、絶縁基板６１の各辺まで延び
ている。そして、絶縁基板６１の各辺に延びた線路７０
の途中に、絶縁基板の辺に沿ってボンド領域７０ｂが設
けられている。ワイヤボンディングの工程で、半導体チ
ップ６４の各電極パッド６４ａに導体ワイヤ６５の一端
がボンディングされ、外側に引き延ばされて、その他端
側が上記ボンド領域７０ｂにボンディングされる。
状態における半導体装置６０の平面図を示している。図
では、半導体チップ６４及び導体ワイヤ６５の一部を省
略することで、絶縁基板６１上の導体パターン６３の配
列が明瞭に示されている。導体パターン６３を構成する
各線路７０の一端は、ビアホール上の領域７０ａであ
る。各線路７０の他端は、絶縁基板６１の各辺まで延び
ている。そして、絶縁基板６１の各辺に延びた線路７０
の途中に、絶縁基板の辺に沿ってボンド領域７０ｂが設
けられている。ワイヤボンディングの工程で、半導体チ
ップ６４の各電極パッド６４ａに導体ワイヤ６５の一端
がボンディングされ、外側に引き延ばされて、その他端
側が上記ボンド領域７０ｂにボンディングされる。
【０００５】一方、半導体チップは、内部に作り込まれ
る回路素子の数、回路設計及び設計ルールの違いによ
り、異なるサイズのものが多数供給されている。ＢＧＡ
パッケージにおいて、同種の絶縁基板上に異なるサイズ
の半導体チップを搭載できれば、チップサイズ毎に絶縁
基板を用意する必要がなく、製造コストが大幅に削減で
きるという利点がある。ワイヤボンディングを用いた半
導体チップの実装方法では、導体ワイヤの長さを調整す
ることにより、これに対応することが可能である。
る回路素子の数、回路設計及び設計ルールの違いによ
り、異なるサイズのものが多数供給されている。ＢＧＡ
パッケージにおいて、同種の絶縁基板上に異なるサイズ
の半導体チップを搭載できれば、チップサイズ毎に絶縁
基板を用意する必要がなく、製造コストが大幅に削減で
きるという利点がある。ワイヤボンディングを用いた半
導体チップの実装方法では、導体ワイヤの長さを調整す
ることにより、これに対応することが可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、絶縁基
板のサイズに比して小さいサイズの半導体チップを実装
する場合、１つの問題が生じる。半導体チップのサイズ
が小さくなると、電極パッドからボンド領域までの距離
が長くなり、従って、これらを結ぶ導体ワイヤの長さが
長くなる。モールド成型時に、溶融したモールド樹脂の
流れによって各導体ワイヤは、圧力を受け変形する。導
体ワイヤの長さが長ければ、圧力による変形量は大きく
なり、隣り合う導体ワイヤ同士が接触し、ショートする
危険性が増大する。また、長い導体ワイヤは、その電気
的特性を低下させるので、できるだけ電極パッドとボン
ド領域との距離を短くすることが好ましい。
板のサイズに比して小さいサイズの半導体チップを実装
する場合、１つの問題が生じる。半導体チップのサイズ
が小さくなると、電極パッドからボンド領域までの距離
が長くなり、従って、これらを結ぶ導体ワイヤの長さが
長くなる。モールド成型時に、溶融したモールド樹脂の
流れによって各導体ワイヤは、圧力を受け変形する。導
体ワイヤの長さが長ければ、圧力による変形量は大きく
なり、隣り合う導体ワイヤ同士が接触し、ショートする
危険性が増大する。また、長い導体ワイヤは、その電気
的特性を低下させるので、できるだけ電極パッドとボン
ド領域との距離を短くすることが好ましい。
【０００７】そこで本発明の目的は、複数のサイズの半
導体チップに対応し、これを実装することができるＢＧ
Ａパッケージ用の基板を提供することにある。
導体チップに対応し、これを実装することができるＢＧ
Ａパッケージ用の基板を提供することにある。
【０００８】本発明の別の目的は、実装される半導体チ
ップのサイズに拘わらず、導体ワイヤの長さを一定以下
に保つことができるＢＧＡパッケージ用の基板を提供す
ることにある。
ップのサイズに拘わらず、導体ワイヤの長さを一定以下
に保つことができるＢＧＡパッケージ用の基板を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明は、第１又は第２
のサイズの半導体チップを実装可能なＢＧＡパッケージ
用の基板に関する。本発明の基板は、上記半導体チップ
を実装する第１の面と、複数の半田ボールを２次元的に
実装する第２の面とを有する絶縁性の基材であって、上
記半田ボールの実装位置に対応してビアホールを有する
ものと、上記基材の第１の面に形成され、電気的に分離
された複数の導体線路からなるパターンを備える。本発
明において上記各導体線路は、上記ビアホール上に配置
され該ビアホールを介して上記半田ボールと電気的に接
続されるボール接続領域と、上記ビアホールを形成した
基材上の領域よりも外側に配置される上記第１のサイズ
の半導体チップをワイヤボンディングするための第１の
ボンド領域であって、相互に上記基材の辺に沿って並べ
られるものと、上記ビアホールを形成した基材上の領域
内に配置される上記第２のサイズの半導体チップをワイ
ヤボンディングするための第２のボンド領域であって、
相互に上記基材の辺に沿って並べられるものとを備え
る。
のサイズの半導体チップを実装可能なＢＧＡパッケージ
用の基板に関する。本発明の基板は、上記半導体チップ
を実装する第１の面と、複数の半田ボールを２次元的に
実装する第２の面とを有する絶縁性の基材であって、上
記半田ボールの実装位置に対応してビアホールを有する
ものと、上記基材の第１の面に形成され、電気的に分離
された複数の導体線路からなるパターンを備える。本発
明において上記各導体線路は、上記ビアホール上に配置
され該ビアホールを介して上記半田ボールと電気的に接
続されるボール接続領域と、上記ビアホールを形成した
基材上の領域よりも外側に配置される上記第１のサイズ
の半導体チップをワイヤボンディングするための第１の
ボンド領域であって、相互に上記基材の辺に沿って並べ
られるものと、上記ビアホールを形成した基材上の領域
内に配置される上記第２のサイズの半導体チップをワイ
ヤボンディングするための第２のボンド領域であって、
相互に上記基材の辺に沿って並べられるものとを備え
る。
【００１０】本発明はまた、上記各導体線路が、上記第
２のボンド領域の列よりも更に内側に配置される第３の
サイズの半導体チップをワイヤボンディングするための
第３のボンド領域であって、相互に上記基材の辺に沿っ
て並べられるものを更に備えることができる。
２のボンド領域の列よりも更に内側に配置される第３の
サイズの半導体チップをワイヤボンディングするための
第３のボンド領域であって、相互に上記基材の辺に沿っ
て並べられるものを更に備えることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１は、本発明の一実施形態に係る14
4ピン対応のＢＧＡパッケージに用いられる基板の平面
図である。図において、方形の絶縁基板１０の表面に、
銅その他の金属からなる導体パターン１１が規則的に配
列されている。導体パターン１１は、絶縁基板１０上に
金属箔をラミネートし、フォトリソグラフィ技術により
不要部分を除去する一般的方法により得ることができ
る。なお、上記絶縁基板１０は、一つの実施例で、可撓
性、例えばポリイミド樹脂フィルムによるものである
が、硬質、例えばガラスエポキシ樹脂によるものであっ
ても良い。
沿って説明する。図１は、本発明の一実施形態に係る14
4ピン対応のＢＧＡパッケージに用いられる基板の平面
図である。図において、方形の絶縁基板１０の表面に、
銅その他の金属からなる導体パターン１１が規則的に配
列されている。導体パターン１１は、絶縁基板１０上に
金属箔をラミネートし、フォトリソグラフィ技術により
不要部分を除去する一般的方法により得ることができ
る。なお、上記絶縁基板１０は、一つの実施例で、可撓
性、例えばポリイミド樹脂フィルムによるものである
が、硬質、例えばガラスエポキシ樹脂によるものであっ
ても良い。
【００１２】導体パターン１１は、基本的には、相互に
電気的に分離された多数の線路１２で構成される。各線
路１２は、絶縁基板１０に形成されたビアホール１０ａ
上に位置する方形の領域、すなわちボール接続領域１２
ａを有する。幾つかの線路１２(特に、基板中央寄りの
線路)では、ボール接続領域１２ａは線路の一端に位置
するが、他の幾つかの線路１２(特に、基板の周辺寄り
の線路)では、線路の途中に位置している。従って、見
方を変えれば、ボール接続領域１２ａから１又は２本の
細い線路が延びている。
電気的に分離された多数の線路１２で構成される。各線
路１２は、絶縁基板１０に形成されたビアホール１０ａ
上に位置する方形の領域、すなわちボール接続領域１２
ａを有する。幾つかの線路１２(特に、基板中央寄りの
線路)では、ボール接続領域１２ａは線路の一端に位置
するが、他の幾つかの線路１２(特に、基板の周辺寄り
の線路)では、線路の途中に位置している。従って、見
方を変えれば、ボール接続領域１２ａから１又は２本の
細い線路が延びている。
【００１３】ボール接続領域１２ａから延びる１本の細
い線路は、他のボール接続領域１２ａの間を通って、絶
縁基板１０の四辺に達しており、その線路上に、第１の
ボンド領域１２ｂが形成されている。第１のボンド領域
１２ｂは、最も外側のボール接続領域１２ａの列よりも
外側で、一列に並んで配置されている。なお、第１のボ
ンド領域１２ｂの外側に延びる線路の部分は、基板上に
搭載された半導体チップの電気的特性テストの際にプロ
ーブを接触させるために用いられる。一つの実施例で、
12mm角の絶縁基板に対し、基板の辺から0.625mm(基板の
中央から5.375mm)の位置に、上記第１のボンド領域１２
ｂを配置した。良好なワイヤボンディングを実現するた
めに、基板上に実装される半導体チップの辺から第１の
ボンド領域１２ｂまでの距離は、少なくとも0.3mm必要
である。そのため、第１のボンド領域１２ｂを用いてワ
イヤボンディングを行う場合、およそ10.15mm角までの
半導体チップが実装可能である。
い線路は、他のボール接続領域１２ａの間を通って、絶
縁基板１０の四辺に達しており、その線路上に、第１の
ボンド領域１２ｂが形成されている。第１のボンド領域
１２ｂは、最も外側のボール接続領域１２ａの列よりも
外側で、一列に並んで配置されている。なお、第１のボ
ンド領域１２ｂの外側に延びる線路の部分は、基板上に
搭載された半導体チップの電気的特性テストの際にプロ
ーブを接触させるために用いられる。一つの実施例で、
12mm角の絶縁基板に対し、基板の辺から0.625mm(基板の
中央から5.375mm)の位置に、上記第１のボンド領域１２
ｂを配置した。良好なワイヤボンディングを実現するた
めに、基板上に実装される半導体チップの辺から第１の
ボンド領域１２ｂまでの距離は、少なくとも0.3mm必要
である。そのため、第１のボンド領域１２ｂを用いてワ
イヤボンディングを行う場合、およそ10.15mm角までの
半導体チップが実装可能である。
【００１４】本発明において、各線路１２は、更に第２
のボンド領域１２ｃを有する。第２のボンド領域１２ｃ
は、外側から２列目及び３列目のボール接続領域１２ａ
の列の間に、一列に並んで配置されている。一つの実施
例で、基板中央から3.6mmの位置に、上記第２のボンド
領域１２ｃを配置した。この場合、上記第２のボンド領
域１２ｃは、およそ6.6mm角以下のサイズの半導体チッ
プをボンディングするために用いることができる。幾つ
かの線路では、第２のボンド領域１２ｃは、ボール接続
領域１２ａから延びる上記第１のボンド領域１２ｂを配
置した線路上、すなわちボール接続領域１２ａと第１の
ボンド領域１２ｂとの間に配置され、他の幾つかの線路
では、ボール接続領域１２ａから延びるもう一方の線路
の先端に配置される。なお、実施例で、各線路１２の幅
は30μm、ボール接続領域１２ａのサイズは0.475×0.47
5mm、第１及び第２のボンド領域１２ｂ、１２ｃのサイ
ズは0.1×0.15mmである。
のボンド領域１２ｃを有する。第２のボンド領域１２ｃ
は、外側から２列目及び３列目のボール接続領域１２ａ
の列の間に、一列に並んで配置されている。一つの実施
例で、基板中央から3.6mmの位置に、上記第２のボンド
領域１２ｃを配置した。この場合、上記第２のボンド領
域１２ｃは、およそ6.6mm角以下のサイズの半導体チッ
プをボンディングするために用いることができる。幾つ
かの線路では、第２のボンド領域１２ｃは、ボール接続
領域１２ａから延びる上記第１のボンド領域１２ｂを配
置した線路上、すなわちボール接続領域１２ａと第１の
ボンド領域１２ｂとの間に配置され、他の幾つかの線路
では、ボール接続領域１２ａから延びるもう一方の線路
の先端に配置される。なお、実施例で、各線路１２の幅
は30μm、ボール接続領域１２ａのサイズは0.475×0.47
5mm、第１及び第２のボンド領域１２ｂ、１２ｃのサイ
ズは0.1×0.15mmである。
【００１５】図２及び図３は、外側のボンド領域、すな
わち第１のボンド領域１２ｂを用いて、半導体チップ１
３を絶縁基板１０上に実装する例を示したものである。
図において、半導体チップ１３は、第２のボンド領域１
２ｃで囲まれる領域よりも大きい平面的サイズを有して
いる。半導体チップ１３の各電極パッド１３ａは、導体
ワイヤ１４により、第１のボンド領域１２ｂに電気的に
接続されている。
わち第１のボンド領域１２ｂを用いて、半導体チップ１
３を絶縁基板１０上に実装する例を示したものである。
図において、半導体チップ１３は、第２のボンド領域１
２ｃで囲まれる領域よりも大きい平面的サイズを有して
いる。半導体チップ１３の各電極パッド１３ａは、導体
ワイヤ１４により、第１のボンド領域１２ｂに電気的に
接続されている。
【００１６】一方、図４及び図５は、内側のボンド領
域、すなわち第２のボンド領域１２ｃを用いて、半導体
チップ１３を絶縁基板１０上に実装する例を示したもの
である。図において、半導体チップ１３は、内側の第２
のボンド領域１２ｃで囲まれる領域よりも更に小さい平
面的サイズを有している。半導体チップ１３の各電極パ
ッド１３ａは、導体ワイヤ１４により、第２のボンド領
域１２ｃに電気的に接続されている。
域、すなわち第２のボンド領域１２ｃを用いて、半導体
チップ１３を絶縁基板１０上に実装する例を示したもの
である。図において、半導体チップ１３は、内側の第２
のボンド領域１２ｃで囲まれる領域よりも更に小さい平
面的サイズを有している。半導体チップ１３の各電極パ
ッド１３ａは、導体ワイヤ１４により、第２のボンド領
域１２ｃに電気的に接続されている。
【００１７】以上、本発明の実施形態を図面に沿って説
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。実施形態
においては、内側及び外側、すなわち第１及び第２のボ
ンド領域を備えた基板を示したが、更にその内側に第３
のボンド領域を形成することによって、より小さいサイ
ズの半導体チップを実装可能なように基板を構成するこ
ともできる。また、上記実施形態で示した導体パターン
の配列、形状、寸法等は、本発明の一実施形態に過ぎ
ず、半田ボールの数や配置等によって種々変更すること
ができる。例えば、ボール接続領域１２ａをビアホール
１０ａの近傍において絶縁基板１０における半田ボール
の実装面側、すなわちボンド領域１２ｂ及び１２ｃの形
成面側と反対側に形成し、ここに半田ボールを実装する
ようにしても良い。この場合、ボール接続領域１２ａと
各ボンド領域とはビアホール１０ａを介して電気的に接
続されることとなる。
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。実施形態
においては、内側及び外側、すなわち第１及び第２のボ
ンド領域を備えた基板を示したが、更にその内側に第３
のボンド領域を形成することによって、より小さいサイ
ズの半導体チップを実装可能なように基板を構成するこ
ともできる。また、上記実施形態で示した導体パターン
の配列、形状、寸法等は、本発明の一実施形態に過ぎ
ず、半田ボールの数や配置等によって種々変更すること
ができる。例えば、ボール接続領域１２ａをビアホール
１０ａの近傍において絶縁基板１０における半田ボール
の実装面側、すなわちボンド領域１２ｂ及び１２ｃの形
成面側と反対側に形成し、ここに半田ボールを実装する
ようにしても良い。この場合、ボール接続領域１２ａと
各ボンド領域とはビアホール１０ａを介して電気的に接
続されることとなる。
【００１８】
【発明の効果】以上の如く本発明によれば、ＢＧＡパッ
ケージ用の基板において、複数のサイズの半導体チップ
に対応し、これを実装することができる。複数種類の半
導体チップに対して共通の基板を用いることによって、
半導体装置の量産コストを低減することができる。
ケージ用の基板において、複数のサイズの半導体チップ
に対応し、これを実装することができる。複数種類の半
導体チップに対して共通の基板を用いることによって、
半導体装置の量産コストを低減することができる。
【００１９】この場合に、半導体チップのサイズに応じ
て第１又は第２のボンド領域を使い分けることで、導体
ワイヤ長を一定以下に保つことができ、モールド注入時
におけるワイヤ間ショートの問題が回避される。また、
短い導体ワイヤは、長い導体ワイヤに比して電気的特性
に優れるので好適である。
て第１又は第２のボンド領域を使い分けることで、導体
ワイヤ長を一定以下に保つことができ、モールド注入時
におけるワイヤ間ショートの問題が回避される。また、
短い導体ワイヤは、長い導体ワイヤに比して電気的特性
に優れるので好適である。
【図１】本発明の一実施形態に係るＢＧＡパッケージに
用いられる基板の平面図である。
用いられる基板の平面図である。
【図２】外側のボンド領域を用いて、半導体チップを絶
縁基板上に実装する例を示した平面図である。
縁基板上に実装する例を示した平面図である。
【図３】図２に対応する半導体パッケージの断面図であ
る。
る。
【図４】内側のボンド領域を用いて、半導体チップを絶
縁基板上に実装する例を示した平面図である。
縁基板上に実装する例を示した平面図である。
【図５】図４に対応する半導体パッケージの断面図であ
る。
る。
【図６】従来からの一般的なＢＧＡパッケージの半導体
装置の断面図である。
装置の断面図である。
【図７】樹脂パッケージ材を除去した状態における図６
の半導体装置の平面図である。
の半導体装置の平面図である。
１０ 絶縁基板 １０ａ ビアホール １１ 導体パターン １２ 線路 １２ａ ボール接続領域 １２ｂ 第１のボンド領域 １２ｃ 第２のボンド領域 １３ 半導体チップ １３ａ 電極パッド １４ 導体ワイヤ
Claims (5)
- 【請求項１】 第１又は第２のサイズの半導体チップを
実装可能なＢＧＡパッケージ用の基板であって、 上記半導体チップを実装する第１の面と、複数の半田ボ
ールを２次元的に実装する第２の面とを有する絶縁性の
基材であって、上記半田ボールに対応してビアホールを
有するものと、 電気的に分離された複数の導体線路からなるパターンで
あって、上記各導体線路が、 上記半田ボールと電気的に接続されるボール接続領域
と、 上記ビアホールを形成した基材上の領域よりも外側に配
置される上記第１のサイズの半導体チップをワイヤボン
ディングするための第１のボンド領域であって、相互に
上記基材の辺に沿って並べられるものと、 上記ビアホールを形成した基材上の領域内に配置される
上記第２のサイズの半導体チップをワイヤボンディング
するための第２のボンド領域であって、相互に上記基材
の辺に沿って並べられるものと、を備えたＢＧＡパッケ
ージ用の基板。 - 【請求項２】 上記各導体線路が、上記第２のボンド領
域の列よりも更に内側に配置される第３のサイズの半導
体チップをワイヤボンディングするための第３のボンド
領域であって、相互に上記基材の辺に沿って並べられる
ものを更に備えた請求項１記載のＢＧＡパッケージ用の
基板。 - 【請求項３】 上記ボール接続領域が、上記ビアホール
を覆う略方形の領域であり、上記各ボンド領域が、上記
ボール接続領域と細い線路により結ばれている請求項１
又は２記載のＢＧＡパッケージ用の基板。 - 【請求項４】 上記第２のボンド領域の列が、隣り合う
ボール接続領域の列の間に配置されている請求項３記載
のＢＧＡパッケージ用の基板。 - 【請求項５】請求項１、２、３又は４記載の基板を備え
たＢＧＡパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232723A JP2000068404A (ja) | 1998-08-19 | 1998-08-19 | Ｂｇａパッケージ用の基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232723A JP2000068404A (ja) | 1998-08-19 | 1998-08-19 | Ｂｇａパッケージ用の基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068404A true JP2000068404A (ja) | 2000-03-03 |
Family
ID=16943786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10232723A Pending JP2000068404A (ja) | 1998-08-19 | 1998-08-19 | Ｂｇａパッケージ用の基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151316B2 (en) | 2003-07-09 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device |
| JP2008124520A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
-
1998
- 1998-08-19 JP JP10232723A patent/JP2000068404A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124520A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| US7151316B2 (en) | 2003-07-09 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device |
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| A621 | Written request for application examination |
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| A02 | Decision of refusal |
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