JPH01265233A - アクティブマトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置等の平面デイスプレィに用いられ
るアクティブマ）　ＩＪクスにかかわり、特に、アクテ
ィブマトリクスを構成する薄膜トランジスタの構造に関
する。

〔従来の技術〕

非晶質シリコンや多結晶シリコン、Ｃｄ５ａ等の半導体
薄膜を用いた薄膜トランジスタは、アクティブマ）　Ｉ
Ｊクス駆動型表示装置のスインテング素子として注目さ
れている。

第４図および第５図に、従来がら液晶表示装置用アクテ
ィブマトリクスに用いられている薄膜トランジスタの例
を断面図で示す。図において、ガラス板等の絶縁性基板
１上に、クロム（ｃｒ）等の金属膜からなるゲート電極
２と、シリコン窒化層等からなるゲート絶縁膜５と、非
晶質シリコン等からなる半導体膜４と、クロム（ｃｒ）
やアルミニウム（、Ｕ）等の金属膜からなるドレイン電
極５、ソース電極６とが順次形成されている。アクティ
ブマトリクスでは、ゲート電極２は走査線（ゲート線、
図示せず）に、ドレイン電極５は信号線（ドレイン線、
図示せず）に、ソースを極６は液晶セルの一方の電極と
なる画素電極７に、それぞれ接続される。

このソース電極６と画素電極７との接続は、従来、第４
図あるいは第５図に示すように行われてきた。なお、前
者の例は例えば特開昭６０−１８９９７０号公報に、後
者の例は例えは特開昭５９−６５７８号公報に見ること
ができる。

第４図の例では、ソース電極６のパターンを画素電極７
まで広げて接続を行っている。しかし、この方法では、
半導体膜４によって生ずる段差での、ソース電極６の断
線が発生しやすく、点欠陥となりやすい。この問題を解
決するためには、ソース電極６を多層構造にすることが
考えられるが、そうすれば成膜・ホトエツチング工程数
が増加する等の問題が生じる。

一方、第５図の例では、半導体膜４によって生ずる段差
を越えてソース電極６を拡大した膜を、画素電極７を拡
大した膜で被覆しているので、ここでの断線は少ない。

しかし、この場合にも、ソース電極６によって生じた段
差部分において、画素電極７に断線が発生しやすい。特
に、画素電極７に酸化スズと酸化インジウムからなる透
明導電膜を用いた場合、画素電極のホトエツチングに際
して薄膜トランジスタのチャネル部にエツチング残沙が
生じやすいためエツチング時間を長くする必要があり、
画素電極７は、サイドエツチング現象も重なって、ソー
ス電極６による段差部分において、ますます断線しやす
くなる。この問題も、画素電極７のソース電極６との接
続部にさらに１層以上積層することによって解決できる
が、そうスレは成膜・ホトエツチング工程数が増加する
等の問題が生じる。

〔発明が解決しようとする課題〕

上記従来技術は、薄膜トランジスタのソース電極と画素
電極との確実な接続と、薄膜トランジスタのチャネル部
における透明導電膜のエツチング残渣の点について配慮
がされておらず、アクティブマトリクスの製造歩留りが
低下しやすいという問題があり、また、これらの問題を
周知の技術で解決しようとすると、成膜・ホトエツチン
グ工程数が増加し、製造コスト高となるという新たな問
題が生じることになる。従って、製造工程数を増加する
ことなく薄膜トランジスタのソース電極と画素電極とを
確実に接続することが課題となっていた。

本発明の目的は、上記従来技術に見られた薄膜トランジ
スタのソース電極段差部での画素電極の断線や、薄膜ト
ランジスタのチャネル部での透明導電膜のエツチング残
渣による特性劣化の問題を、製造工程数を増やすことな
く解決し、製造歩留りの高いアクティブマトリクスを提
供することにある。

〔課題を解決するための手段〕

上記目的は、画素電極となる透明導電膜を、薄膜トラン
ジスタの活性層となる半導体膜上まで延ばして形成し、
その上から高融点金属膜を含む層を、透明導電膜よりは
み出て前記半導体膜と接触し、かつ半導体膜による段差
で前記透明導電膜が存在する部分を被覆させるように形
成して、これをソース電極とすることにより、達成され
る。

〔作用〕

上記構成においては、薄膜トランジスタの活性層となる
半導体膜により生じる段差を、透明導電膜とソース電極
を構成する金属膜との少なくとも２層以上の膜を用いて
被覆している。しかも、少なくとも２回の成膜・ホトエ
ツチング工程で形成している。従って、上記段差部での
画素電極の断線は著しく低減される。

また、半導体繰上には透明導電膜を最初に成膜して加工
するため、透明導電膜エツチングに対する制約が少なく
、半導体繰上を清浄にしやすい。

さらに、透明導電膜として用いる酸化スズや酸化インジ
ウム等の薄膜は反応しやすく、薄膜トランジスタのオン
特性を劣化させる恐れがあるが、安定な高融点金属で半
導体膜とソース電極との電気的接触をとっているため、
特性の劣化は生じない。

〔実施例〕

以下、本発明の一実施例を第１図〜第３図によゆ説明す
る。

第１図は本発明を実施したアクティブマトリクスの薄膜
トランジスタの構造を断面図で示したものである。図に
おいて、１はガラス板等の絶縁性基板、２はクロム＜ｃ
ｒ＞ｍ等からなるゲート電極、５はシリコン窒化膜等か
らなるゲート絶縁膜、４は非晶質シリコン膜等からなる
半導体膜、５はドレイン電極、６はソース電極、７は酸
化スズと酸化インジウムによる透明導電膜からなる画素
電極である。本例では、ドレイン電極５とソース電極を
、それぞれＣｒ等の高融点金属膜５α、６αと、Ｍ等の
低抵抗金属膜５ｂ、６ｂの２層構造としている。本実施
例の特徴は、半導体膜４の段差を画素電極７とソース電
極６で被覆している点と、ソース電極６が画素電極７の
広げた部分の先端よφもドレイン電極に向かってはみ出
ている点にある。

次に、第２図（α）〜（−）、第５図（α）〜（ｂ）に
より、本実施例にかかわる製造工程を説明する。

＋１１　　透明ガラス板等の絶縁性基板１上に、クロム
（ｃｒ）等の金属膜をスパッタリング法により成膜する
。次いで、通常のホトエツチング工程により、ゲート電
極２のパターンを形成する（第２図（α））。

（２）　　プラズマＣＶＤ法により、ケート絶縁膜や層
間絶縁膜として用いるシリコン窒化ｙ＜ｐｔαｚｍαＳ
ｉ　Ｌｉｃｏｎ　Ｎ１ｔｒｉｄｅ　、以下Ｐ−５ｉＮ膜
と呼ぶ）からなるケート絶縁膜３と、半導体膜と層間絶
縁膜として用いる非晶質シリコン膜４’　（ａｒｐｒｏ
ｒｐｈｏｕｚ５ｉ　Ｌｉｃｏｎ、以下α−５ｉ膜と呼ぶ
）と、電極部コンタクトとして用いるリン（Ｐ）をドー
ピングしたａ　−Ｓｉ　ｐａ（ｎ　−ｔｙｐｅ　ａ　−
Ｓｉ膜、以下ｎ　ａ−５ｉ膜と呼ぶ、図示せず）とを、
反応室の真空を破ることなく順次連続成膜する（第２図
（ｂ））。

（３）　　通常のホトリソグラフィ工程とドライエツチ
ングにより、α−５ｉ膜を素子分離し、半導体膜４のア
イランドを形成する（第２図（Ｃ））。

（４）酸化スズと酸化インジウムからなる透明導電膜２
０　（Ｉｎｄｉｕｗｒ　Ｔｉｎ　Ｏｓｅｉｔｔｇ　、以
下ＩＴＯ膜と呼ぶ）をスパッタリング法で成膜する。な
お、この場合、大面積にわたって加工を均一に行うため
、ＩＴＯ＄２０を非晶質膜とすることが望ましい（第２
図（ｄ））。

（５）　　通常のホトエツチング工程により、　ＩＴＯ
膜２゜をエツチングし、画素電極７のパターンを形成す
る。このとき、画素電極７パターンを半導体膜４アイラ
ンド上まで広けている。なお、この例では、ドレイン電
極側にもＩＴＯ膜７′を残している。

次いで、１５０℃〜２５０“Ｃの温度で熱処理を行って
ＩＴＯ膜を緻密化・結晶化し、耐薬品性を向上させる。

これにより、ＩＴＯ膜パターン上での成膜のエツチング
が可能となる（第２図（ａ））。

（６）　　ドレイン電極およびソース電極それぞれの２
層の導電膜として用いるＣｒ換３１と成膜３２をスパッ
タリング法により順次成膜する（第Ｓ図（α））（７）
　　通常のホトエツチング工程により、Ｃτ膜３１とＭ
ＰＩＸＳ２のエツチングを行い、薄膜トランジスタのド
レイン電極５とソース電極６を形成する。

このとき、ソース電極６とドレイン電極５は、それぞれ
ＩＴＯパターン換、すなわち画素電極７、ＩＴＯ膜７′
からはみ出て、いずれも半導体膜４とＷ＆するようにな
っている。この場合、薄膜トランジスタのオン特性を十
分なものとするため、このはみ出し量を１μｍ以上とす
ることが望ましい。なお、この例では、前述のように、
ドレイン電極５とソース電極６を、それぞれＣｒ換５α
。

６αとＡ！膜”５ｂ、６ｂとからなる２層構造としてい
る。

次いで、薄膜トランジスタ９のチャネル上のｎ”ａ−５
Ｊをドライエツチング等で除去し、第１図に示した薄膜
トランジスタが完成する（第３図（ｂ））。

本実施例では、上述したように、成膜・ホトエツチング
工程数を増加させることなく、以下の効果が得られる。

（イ１　１ＴＯ膜エツチングに対する制約がほとんどな
いので、薄膜トランジスタのチャネル上でのエツチング
残りをなくしやすい。

仲）　薄膜トランジスタの活性層である半導体膜と画素
電極の接続部で生じる段差を、別々の成膜・ホトエツチ
ング工程で形成した画素電極パターンとソース電極パタ
ーンとで被覆しているため、ソース電極と画素電極の接
ａ侑頼性が高い。

し１　半導体膜とドレイン電極およびソース電極との接
続を高融点金属（上記例ではｃｒ　）を用いて行ってい
るため、優れたトランジスタ特性が得られる。

なお、本実施例では、ソース電極にＣｒ膜を用いている
が、Ｃｒ以外の高融点金属、例えばＭａ、ｌｆｆ１、す
１、Ｎｉ、Ｔａ、Ｚｒ、Ｎｂ、Ｔｉ、Ｗ等、あるいはＣ
ｒを含むこれらのけい化物を用いても同様の効果か得ら
れる。

〔発明の効果〕

本発明によれは、薄膜トランジスタのソース電極段差部
での画素電極の断線や、薄膜トランジスタのチャネル部
の透明溝１！膜のエツチング残渣による特性劣化の問題
を解決できるので、製造工程数を増やすことなく、製造
歩留りの高いアクティブマトリクスを得ることができる
。

【図面の簡単な説明】

８ｇ１図は本発明によるアクティブマトリクスの一実施
例の薄膜トランジスタの断面図、第２図と第３図は第１
図に示す薄膜トランジスタの製造プロセスを示す工程図
、第４図と第５図とは薄膜トランジスタの実施例を示す
断面図である。 １・・・・・・・・・・・絶縁性基板 ２・・・・・・・・・・・ゲート電極 ３・・・・・・・・・・ゲート絶縁膜 ４・・・・・・・・半導体膜 ５・・・・・・・・・・・ドレイン電極６・・・・・・
・・・・・・ソース電極７・・・・・・・・・・・・画
素電極 ２０・・・・・・・・透明溝を膜 ３１　・・・甲・・・　Ｃｒ膜 ３２・・・・曲・Ａ！膜 第１図 ７’ＩＴＯ護 箋２図 ２０透明犠＠膜　　　７ 弔３図 ３２縄農

Claims (1)

1. 【特許請求の範囲】 １、絶縁性基板上に形成されたゲート電極と、ゲート電
   極を覆うように形成されたゲート絶縁膜と、ゲート絶縁
   膜上にゲート電極に対向して形成された半導体膜と、半
   導体膜上に形成されたドレイン電極およびソース電極と
   からなる薄膜トランジスタをスイッチング素子とし、各
   トランジスタのゲート電極を走査線に、ドレイン電極を
   信号線に、ソース電極を画素電極にそれぞれ接続してな
   るアクティブマトリクスにおいて、半導体膜をシリコン
   を主成分とする薄膜とし、画素電極を構成する透明導電
   膜を該半導体膜パターン上まで拡張して形成し、ソース
   電極を、前記半導体膜パターン上の透明導電膜パターン
   からはみ出て該半導体膜と接触し、かつ該透明電極膜パ
   ターンの前記半導体膜パターン上にある段差を含む部分
   を積層するように形成してなることを特徴とするアクテ
   ィブマトリクス。 ２、請求項１に記載のアクティブマトリクスにおいて、
   薄膜トランジスタのソース電極を、Ｃｒ、Ｍｏ、Ｈｆ、
   Ｍｇ、Ｎｉ、Ｔａ、Ｚｒ、Ｎｂ、Ｔｉ、Ｗ等の高融点金
   属およびこれらのけい化物のいずれかの材料からなる層
   を含む１層または多層で構成したことを特徴とするアク
   ティブマトリクス。 ３、請求項１または２に記載のアクティブマトリクスに
   おいて、透明導電膜を、酸化インジウムと酸化スズの少
   なくとも一方を含む薄膜で構成したことを特徴とするア
   クティブマトリクス。 ４、請求項１ないし５のいずれか１項に記載のアクティ
   ブマトリクスにおいて、透明導電膜パターン形成後に、
   １５０℃〜２５０℃の温度で熱処理してなることを特徴
   とするアクティブマトリクス。