JPH06196697A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH06196697A JPH06196697A JP5155672A JP15567293A JPH06196697A JP H06196697 A JPH06196697 A JP H06196697A JP 5155672 A JP5155672 A JP 5155672A JP 15567293 A JP15567293 A JP 15567293A JP H06196697 A JPH06196697 A JP H06196697A
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- thin film
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- film transistor
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- 239000010409 thin film Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 66
- 238000000059 patterning Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 2
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 127
- 238000000034 method Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタの特性を向上させるために
垂直二重構造の薄膜トランジスタを提供することにあ
る。 【構成】 絶縁基板１１と、この絶縁基板１１上に形成
された第１ソース／ドレイン電極１２，１３と、この第
１ソース／ドレイン電極１２，１３と接触形成された第
１活性層１５と前記第１ソース／ドレイン電極１２，１
３と第１活性層１５上に絶縁層１６を介在して形成され
た共通ゲート電極１７とからなる第１薄膜トランジスタ
を備え、更に前記共通ゲート電極１７と、この共通ゲー
ト電極１７上に絶縁層１８を介在して形成した第２活性
層１９およびこの第２活性層１９上に形成され、所定部
分で前記第１ソース／ドレイン電極１２，１３と接触さ
れた第２ソース／ドレイン電極２１，２２とからなる第
２薄膜トランジスタを備える。
垂直二重構造の薄膜トランジスタを提供することにあ
る。 【構成】 絶縁基板１１と、この絶縁基板１１上に形成
された第１ソース／ドレイン電極１２，１３と、この第
１ソース／ドレイン電極１２，１３と接触形成された第
１活性層１５と前記第１ソース／ドレイン電極１２，１
３と第１活性層１５上に絶縁層１６を介在して形成され
た共通ゲート電極１７とからなる第１薄膜トランジスタ
を備え、更に前記共通ゲート電極１７と、この共通ゲー
ト電極１７上に絶縁層１８を介在して形成した第２活性
層１９およびこの第２活性層１９上に形成され、所定部
分で前記第１ソース／ドレイン電極１２，１３と接触さ
れた第２ソース／ドレイン電極２１，２２とからなる第
２薄膜トランジスタを備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関し、特に垂直二重構造を有する薄膜
トランジスタおよびその製造方法に関する。
びその製造方法に関し、特に垂直二重構造を有する薄膜
トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス型液晶表示
装置において、駆動素子として用いられる薄膜トランジ
スタ（Thin Film Transtor）の構造を図１に示した。
装置において、駆動素子として用いられる薄膜トランジ
スタ（Thin Film Transtor）の構造を図１に示した。
【０００３】図１に示すように、従来の薄膜トランジス
タの製造方法を説明する。
タの製造方法を説明する。
【０００４】まず、ガラス基板１上にＣｒ、Ａｌもしく
はＴａ等の金属を蒸着して第１金属層を形成した後、こ
れをパターニングして一つのパターンを有するゲート２
を形成する。
はＴａ等の金属を蒸着して第１金属層を形成した後、こ
れをパターニングして一つのパターンを有するゲート２
を形成する。
【０００５】ついで、前記ゲート２が形成された基板の
全面にわたって酸化膜または窒化膜のような絶縁物質、
例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor D
eposition ）方法を利用して蒸着して第１絶縁層３を形
成した後、前記第１絶縁層３上に半導体層である活性層
４と、後に形成されるソース／ドレイン電極とのオーム
接触のための不純物がドーピングされた半導体層５を連
続形成した後、前記活性層４を所定のパターニングす
る。
全面にわたって酸化膜または窒化膜のような絶縁物質、
例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor D
eposition ）方法を利用して蒸着して第１絶縁層３を形
成した後、前記第１絶縁層３上に半導体層である活性層
４と、後に形成されるソース／ドレイン電極とのオーム
接触のための不純物がドーピングされた半導体層５を連
続形成した後、前記活性層４を所定のパターニングす
る。
【０００６】結果物の全面にわたって第２金属層を蒸着
し、これらを所定のパターンでパターニングしてソース
電極６／ドレイン電極７を形成した後、ソース電極６と
ドレイン電極７間のチャネル部分の前記不純物がドーピ
ングされた半導体層５を乾式蝕刻により除去することに
より薄膜トランジスタを形成する。
し、これらを所定のパターンでパターニングしてソース
電極６／ドレイン電極７を形成した後、ソース電極６と
ドレイン電極７間のチャネル部分の前記不純物がドーピ
ングされた半導体層５を乾式蝕刻により除去することに
より薄膜トランジスタを形成する。
【０００７】このように形成された薄膜トランジスタを
保護するための保護層８を前記結果物の全面にわたって
形成する。
保護するための保護層８を前記結果物の全面にわたって
形成する。
【０００８】
【発明が解決しようとする課題】このように形成された
従来の薄膜トランジスタは、アクティブマトリクス型液
晶表示装置の駆動回路に適用する場合、アクティブマト
リクス型液晶表示装置の各個別的なピクセル（Pixel ：
画素）を個別的に駆動させるための複数のＴＩＴは一つ
の薄膜トランジスタのアレーを構成することとなる。
従来の薄膜トランジスタは、アクティブマトリクス型液
晶表示装置の駆動回路に適用する場合、アクティブマト
リクス型液晶表示装置の各個別的なピクセル（Pixel ：
画素）を個別的に駆動させるための複数のＴＩＴは一つ
の薄膜トランジスタのアレーを構成することとなる。
【０００９】アクティブマトリクス型液晶表示装置が、
より大面積化、高集積化になる傾向であるので、前記薄
膜トランジスタのアレー内の薄膜トランジスタの総数が
増加することとなるので、薄膜トランジスタの大きさが
縮小することとなり、これによりその特性も悪化され
る。
より大面積化、高集積化になる傾向であるので、前記薄
膜トランジスタのアレー内の薄膜トランジスタの総数が
増加することとなるので、薄膜トランジスタの大きさが
縮小することとなり、これによりその特性も悪化され
る。
【００１０】すなわち、薄膜トランジスタの大きさが小
さくなるので、チャネル幅もやはり減少されてターン‐
オン（turn-on ）電流がこれに比例して減少するので、
高画質の映像を得ることが困難である。
さくなるので、チャネル幅もやはり減少されてターン‐
オン（turn-on ）電流がこれに比例して減少するので、
高画質の映像を得ることが困難である。
【００１１】また、薄膜トランジス数の増加は、製造す
る時の収率減少を招来することもあり、高集積化にした
がう液晶表示装置の画素開口率の減少を招来るするとの
問題展がある。
る時の収率減少を招来することもあり、高集積化にした
がう液晶表示装置の画素開口率の減少を招来るするとの
問題展がある。
【００１２】
【課題を解決するための手段】本発明は、薄膜トランジ
スタの特性を向上させるために垂直二重構造の薄膜トラ
ンジスタを提供することにその目的がある。
スタの特性を向上させるために垂直二重構造の薄膜トラ
ンジスタを提供することにその目的がある。
【００１３】本発明の目的は、トランジスタの特性を向
上させることができる薄膜トランジスタを提供すること
にある。
上させることができる薄膜トランジスタを提供すること
にある。
【００１４】上記の目的を達成するために、本発明によ
れば、絶縁基板１１と、この絶縁基板１１上に形成され
た第１ソース／ドレイン電極１２、１３と、この第１ソ
ース／ドレイン電極１２、１３と接触形成された第１活
性層１５と前記第１ソース／ドレイン電極１２、１３
と、第１活性層１５上に絶縁層１６を介在して形成され
た共通ゲート電極１７とからなる第１薄膜トランジスタ
および前記共通ゲート電極１７と、共通ゲート電極１７
上に絶縁層１８を介在して形成した第２活性層１９と、
この第２活性層１９上に形成され、所定部分で前記第１
ソース／ドレイン電極１２、１３と接触された第２ソー
ス／ドレイン電極２１、２２とからなる第２薄膜トラン
ジスタを備えたものである。
れば、絶縁基板１１と、この絶縁基板１１上に形成され
た第１ソース／ドレイン電極１２、１３と、この第１ソ
ース／ドレイン電極１２、１３と接触形成された第１活
性層１５と前記第１ソース／ドレイン電極１２、１３
と、第１活性層１５上に絶縁層１６を介在して形成され
た共通ゲート電極１７とからなる第１薄膜トランジスタ
および前記共通ゲート電極１７と、共通ゲート電極１７
上に絶縁層１８を介在して形成した第２活性層１９と、
この第２活性層１９上に形成され、所定部分で前記第１
ソース／ドレイン電極１２、１３と接触された第２ソー
ス／ドレイン電極２１、２２とからなる第２薄膜トラン
ジスタを備えたものである。
【００１５】前記他の目的を達成するための本発明の薄
膜トランジスタの製造方法は、絶縁基板１１上に第１度
電層と第１半導体層を順次形成した後、パターニングし
て第１ソース／ドレイン電極１２、１３および第１ソー
ス配線と第１オーム接触層１４を形成する工程と、結果
物の全面にわたって第２半導体層を形成した後、パター
ニングして第１活性層１５を形成する工程と、結果物の
全面にわたって第１絶縁層１６および第２導電層を順次
形成した後、前記第２導電層をパターニングして共通ゲ
ート電極１７を形成す工程と、結果物の全面にわたって
第２絶縁層１８と第３半導体層１９および第４半導体層
２０を順次形成した後、前記第４半導体層２０および第
３半導体層をパターニングして第２活性層１９を形成す
る工程と、前記第２絶縁層１８および第１２絶縁層１６
の所定部分に開口部を形成する工程と、結果物の全面に
わたって第３導電層を形成した後にパターニングして第
２ソース／ドレイン電極２１、２２および第２ソース配
線を形成する工程と、および前記第２ソース／ドレイン
電極２１、２２をマスクとして利用して前記第４半導体
層を蝕刻して第２オーム接触層２０を形成する工程とを
備えたものである。
膜トランジスタの製造方法は、絶縁基板１１上に第１度
電層と第１半導体層を順次形成した後、パターニングし
て第１ソース／ドレイン電極１２、１３および第１ソー
ス配線と第１オーム接触層１４を形成する工程と、結果
物の全面にわたって第２半導体層を形成した後、パター
ニングして第１活性層１５を形成する工程と、結果物の
全面にわたって第１絶縁層１６および第２導電層を順次
形成した後、前記第２導電層をパターニングして共通ゲ
ート電極１７を形成す工程と、結果物の全面にわたって
第２絶縁層１８と第３半導体層１９および第４半導体層
２０を順次形成した後、前記第４半導体層２０および第
３半導体層をパターニングして第２活性層１９を形成す
る工程と、前記第２絶縁層１８および第１２絶縁層１６
の所定部分に開口部を形成する工程と、結果物の全面に
わたって第３導電層を形成した後にパターニングして第
２ソース／ドレイン電極２１、２２および第２ソース配
線を形成する工程と、および前記第２ソース／ドレイン
電極２１、２２をマスクとして利用して前記第４半導体
層を蝕刻して第２オーム接触層２０を形成する工程とを
備えたものである。
【００１６】絶縁基板１１に第１導電層と第１半導体層
を順次形成した後、パターニングして第１ソース／ドレ
イン電極１２、１３および第１オーム接触層１４を形成
する工程と、結果物の全面にわたって第２半導体層１５
と第１絶縁層１６および第２導電層を順次形成した後、
前記第２導電層をパターニングして共通ゲート電極１７
を形成する工程と、結果物の全面にわたって第２絶縁層
１８と第３半導体層１９および第４半導体層２０が順次
積層された構造を形成した後、前記第１ソース／ドレイ
ン電極１２、１３の所定部位が露出されるように前記積
層構造をパターニングする工程と、結果物の全面にわた
って第３導電層を形成した後にパターニングして第２ソ
ース／ドレイン電極２１、２２を形成する工程と、およ
び前記第２ソース／ドレイン電極２１、２２をマスクと
して利用して前記第４半導体層蝕刻して第２オーム接触
層２０を形成する工程とを備えたものである。
を順次形成した後、パターニングして第１ソース／ドレ
イン電極１２、１３および第１オーム接触層１４を形成
する工程と、結果物の全面にわたって第２半導体層１５
と第１絶縁層１６および第２導電層を順次形成した後、
前記第２導電層をパターニングして共通ゲート電極１７
を形成する工程と、結果物の全面にわたって第２絶縁層
１８と第３半導体層１９および第４半導体層２０が順次
積層された構造を形成した後、前記第１ソース／ドレイ
ン電極１２、１３の所定部位が露出されるように前記積
層構造をパターニングする工程と、結果物の全面にわた
って第３導電層を形成した後にパターニングして第２ソ
ース／ドレイン電極２１、２２を形成する工程と、およ
び前記第２ソース／ドレイン電極２１、２２をマスクと
して利用して前記第４半導体層蝕刻して第２オーム接触
層２０を形成する工程とを備えたものである。
【００１７】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
明する。
【００１８】まず、図２は、本発明による薄膜トランジ
スタの断面構造を示す。図２に示すように、本発明の薄
膜トランジスタは、ゲート電極１７は中央に位置し、基
板に封して鉛直方向に前記ゲート電極１７の上下部に、
前記ゲート電極１７を共通とする第ソース／ドレイン電
極２１、２２および第１ソース／ドレイン電極１２、１
３がそれぞれ位置している二重構造からなっている。
スタの断面構造を示す。図２に示すように、本発明の薄
膜トランジスタは、ゲート電極１７は中央に位置し、基
板に封して鉛直方向に前記ゲート電極１７の上下部に、
前記ゲート電極１７を共通とする第ソース／ドレイン電
極２１、２２および第１ソース／ドレイン電極１２、１
３がそれぞれ位置している二重構造からなっている。
【００１９】前記ゲート電極１７の上下部には、絶縁層
１６、１８を介在して活性層１９、１５と、前記第２ソ
ース／ドレイン電極２１、２２および第１ソース／ドレ
イン電極１２、１３とのオーム接触のためのオーム接触
層２０、１４がそれぞれ形成されている。
１６、１８を介在して活性層１９、１５と、前記第２ソ
ース／ドレイン電極２１、２２および第１ソース／ドレ
イン電極１２、１３とのオーム接触のためのオーム接触
層２０、１４がそれぞれ形成されている。
【００２０】前記第１ソース／ドレイン電極１２、１３
および第１ソース／ドレイン電極２１、２２は、それぞ
れ、第１ソース配線、第２ソース配線（いずれも図示せ
ず）に連結され、第１ソース配線および第２ソース配線
は、所定部分（図示せず）が前記絶縁層１６、１８に形
成された開口部（図示せず）を通じて連結されて前記第
１、第２ソース／ドレイン電極１２、１３、２１、２２
が接触され、これにより、前記中央部分に位置したゲー
ト電極１７を共通として前記第２ソース／ドレイン電極
２１、２２と第１ソース／ドレイン電極１２、１３とか
らなる第２、第１薄膜トランジスタと共に駆動される。
および第１ソース／ドレイン電極２１、２２は、それぞ
れ、第１ソース配線、第２ソース配線（いずれも図示せ
ず）に連結され、第１ソース配線および第２ソース配線
は、所定部分（図示せず）が前記絶縁層１６、１８に形
成された開口部（図示せず）を通じて連結されて前記第
１、第２ソース／ドレイン電極１２、１３、２１、２２
が接触され、これにより、前記中央部分に位置したゲー
ト電極１７を共通として前記第２ソース／ドレイン電極
２１、２２と第１ソース／ドレイン電極１２、１３とか
らなる第２、第１薄膜トランジスタと共に駆動される。
【００２１】図３〜９を参照して本発明の二重構造の薄
膜トランジスタの製造方法を説明する。
膜トランジスタの製造方法を説明する。
【００２２】図３に示すように、絶縁基板１１上にソー
ス／ドレイン電極およびソース配線の形成のための第１
導電層１２と、オーム接触層の形成のための第１半導体
層として不純物がドーピングされた半導体層１３を形成
した後、これを写真蝕刻工程により所定パターンでパタ
ーニングして第１ソース／ドレイン電極１２、１３と第
１ソース配線（図示せず）および第１オーム接触層１４
を形成する。
ス／ドレイン電極およびソース配線の形成のための第１
導電層１２と、オーム接触層の形成のための第１半導体
層として不純物がドーピングされた半導体層１３を形成
した後、これを写真蝕刻工程により所定パターンでパタ
ーニングして第１ソース／ドレイン電極１２、１３と第
１ソース配線（図示せず）および第１オーム接触層１４
を形成する。
【００２３】図４に示すように、前記結果物上に第２半
導体層を形成した後、所定のパターンでパターニングし
て第１活性層１５を形成する。
導体層を形成した後、所定のパターンでパターニングし
て第１活性層１５を形成する。
【００２４】図５に示すように、前記結果物の全面にわ
たってＳｉＮｘまたはＳｉＯ２等の絶縁膜または多層と
なる絶縁膜を蒸着して第１絶縁層１６を形成する。
たってＳｉＮｘまたはＳｉＯ２等の絶縁膜または多層と
なる絶縁膜を蒸着して第１絶縁層１６を形成する。
【００２５】図６に示すように、前記第１導電層上にゲ
ート電極を形成するための第２導電層を形成した後、写
真蝕刻工程により所定パターンでパターニングして共通
ゲート電極１７を形成する。
ート電極を形成するための第２導電層を形成した後、写
真蝕刻工程により所定パターンでパターニングして共通
ゲート電極１７を形成する。
【００２６】ついで、図７に示すように、前記ゲート電
極１７が形成された基板全面にわたって第２絶縁層１８
を形成した後、図８に示すように、前記第２絶縁層１８
上に第３半導体層および不純物がドーピングされた半導
体層である第４半導体層を連続蒸着した後、これを所定
パターンでパターニングして第２活性層１９を形成す
る。
極１７が形成された基板全面にわたって第２絶縁層１８
を形成した後、図８に示すように、前記第２絶縁層１８
上に第３半導体層および不純物がドーピングされた半導
体層である第４半導体層を連続蒸着した後、これを所定
パターンでパターニングして第２活性層１９を形成す
る。
【００２７】前記第１ソース配線（図示せず）の所定部
位が露出されるように前記第２絶縁層１８および第１絶
縁層１６の所定部分に開口部（図示せず）を形成した
後、図９に示すように、第２ソース／ドレイン電極およ
びソース配線形成のための第３導電層を形成した後にパ
ターニングして、第２ソース／ドレイン電極２１、２２
およびソース配線（図示せず）を形成した後、これらの
前記第２ソース／ドレイン電極２１、２２をマスクとし
て利用して前記第２活性層１９のチャネル部位の前記不
純物がドーピングされた半導体層を蝕刻して第２オーム
接触層２０を形成する。
位が露出されるように前記第２絶縁層１８および第１絶
縁層１６の所定部分に開口部（図示せず）を形成した
後、図９に示すように、第２ソース／ドレイン電極およ
びソース配線形成のための第３導電層を形成した後にパ
ターニングして、第２ソース／ドレイン電極２１、２２
およびソース配線（図示せず）を形成した後、これらの
前記第２ソース／ドレイン電極２１、２２をマスクとし
て利用して前記第２活性層１９のチャネル部位の前記不
純物がドーピングされた半導体層を蝕刻して第２オーム
接触層２０を形成する。
【００２８】この時、前記第２絶縁層１８および第１絶
縁層１６の所定部分に形成された開口部（図示せず）を
通じて前記第１ソース配線および第２ソース配線（いず
れも図示せず）が連結され、これにより、前記第１ソー
ス／第２ソース配線と同一の導電層で形成された前記第
２ソース／ドレイン電極２１、２２および第１ソース／
ドレイン電極１２、１３が接触することになる。これに
より、前記ゲート電極１７を共通としてそれぞれ前記第
２ソース／ドレイン電極２１、２２で構成されて共に駆
動される第２、第１薄膜トランジスタからなる本発明の
二重構造の薄膜トランジスタの製造が完成される。
縁層１６の所定部分に形成された開口部（図示せず）を
通じて前記第１ソース配線および第２ソース配線（いず
れも図示せず）が連結され、これにより、前記第１ソー
ス／第２ソース配線と同一の導電層で形成された前記第
２ソース／ドレイン電極２１、２２および第１ソース／
ドレイン電極１２、１３が接触することになる。これに
より、前記ゲート電極１７を共通としてそれぞれ前記第
２ソース／ドレイン電極２１、２２で構成されて共に駆
動される第２、第１薄膜トランジスタからなる本発明の
二重構造の薄膜トランジスタの製造が完成される。
【００２９】図１０は、本発明の一実施例による二重構
造の薄膜トランジスタを、二重画素電極を有する薄膜ト
ランジスタに適用させた場合を示すもので、第１ドレイ
ン電極１３と第２ドレイン電極２２にそれぞれ連結され
るように、上下二重構造の透明導電膜からなる画素電極
２３、２４を形成することにより、開口率の損失がない
ストリッジコンデンサ（capacitor ）として利用するこ
とができる。
造の薄膜トランジスタを、二重画素電極を有する薄膜ト
ランジスタに適用させた場合を示すもので、第１ドレイ
ン電極１３と第２ドレイン電極２２にそれぞれ連結され
るように、上下二重構造の透明導電膜からなる画素電極
２３、２４を形成することにより、開口率の損失がない
ストリッジコンデンサ（capacitor ）として利用するこ
とができる。
【００３０】また、図２に示すように、ゲート電極を共
通として上下部に各々薄膜トランジスタを形成する場
合、下部トランジスタはｎＭＯＳとし、上部トランジス
タはｐＭＯＳとして、ひとつの画素電極を駆動するＣＭ
ＯＳトランジスタ構造を形成することもある。
通として上下部に各々薄膜トランジスタを形成する場
合、下部トランジスタはｎＭＯＳとし、上部トランジス
タはｐＭＯＳとして、ひとつの画素電極を駆動するＣＭ
ＯＳトランジスタ構造を形成することもある。
【００３１】もちろん、下部トランジスタをｐＭＯＳと
し、上部トランジスタをｎＭＯＳと形成することも可能
である。
し、上部トランジスタをｎＭＯＳと形成することも可能
である。
【００３２】この時、ｎＭＯＳトランジスタは、活性層
に燐（Ｐ）のような５属元素をドーピングして形成し、
ｐＭＯＳトランジスタは活性層にボロンのような３属元
素をドーピングして形成する。
に燐（Ｐ）のような５属元素をドーピングして形成し、
ｐＭＯＳトランジスタは活性層にボロンのような３属元
素をドーピングして形成する。
【００３３】ついで、図１１乃至図１９を参照して本発
明の他の実施例を説明する。
明の他の実施例を説明する。
【００３４】図１１は本発明の他の実施例による薄膜ト
ランジスタの断面構造を示すもので、第１ソース／ドレ
イン電極の一方が画素電極２３に接触された構造であ
る。
ランジスタの断面構造を示すもので、第１ソース／ドレ
イン電極の一方が画素電極２３に接触された構造であ
る。
【００３５】図１１の薄膜トランジスタを形成のための
製造方法を図１２〜１８を参照して説明する。
製造方法を図１２〜１８を参照して説明する。
【００３６】図１２に示すように、絶縁基板１１上に透
明導電膜をスパッタ（sputtet ）装備を用いて１０００
〜１５００オングストローム程度の厚さので蒸着した
後、写真蝕刻工程により、所定のパターニングして画素
電極２３を形成する。
明導電膜をスパッタ（sputtet ）装備を用いて１０００
〜１５００オングストローム程度の厚さので蒸着した
後、写真蝕刻工程により、所定のパターニングして画素
電極２３を形成する。
【００３７】図１３に示すように、前記画素電極２３の
形成された基板の全面にわたって第１導電そうおよび不
純物がドーピングされた半導体層である第１半導体層を
順次蒸着した後、所定パターニングして第１ソース／ド
レイン電極１２、１３を形成する。
形成された基板の全面にわたって第１導電そうおよび不
純物がドーピングされた半導体層である第１半導体層を
順次蒸着した後、所定パターニングして第１ソース／ド
レイン電極１２、１３を形成する。
【００３８】この時、前記第１導電層は、Ａｌ、Ｃｒ、
Ｍｏ、Ｔａ、Ａｇ、Ｃｕ、およびＴｉなどの金属、また
はこれらの合金中から選択されたいずれかで形成し、前
記不純物がドーピングされた半導体層は、非晶質シリコ
ン層に５ 元素をドーピングして形成するか、またはマ
イクロクリスタルシリコン（μＣ−Ｓｉ）で形成する。
Ｍｏ、Ｔａ、Ａｇ、Ｃｕ、およびＴｉなどの金属、また
はこれらの合金中から選択されたいずれかで形成し、前
記不純物がドーピングされた半導体層は、非晶質シリコ
ン層に５ 元素をドーピングして形成するか、またはマ
イクロクリスタルシリコン（μＣ−Ｓｉ）で形成する。
【００３９】また、第１導電層として非晶質半導体層の
ような金属を順次蒸着して、シリサイドを形成した後、
所定のパターンでパターニングして第１ソース／ドレイ
ン電極１２、１３を形成することもある。
ような金属を順次蒸着して、シリサイドを形成した後、
所定のパターンでパターニングして第１ソース／ドレイ
ン電極１２、１３を形成することもある。
【００４０】この時、前記第１ソース／ドレイン電極１
２、１３の一方のみが前記形成された画素電極２３に接
触することになる。
２、１３の一方のみが前記形成された画素電極２３に接
触することになる。
【００４１】図１４に示すように、前記結果物の全面に
わたって活性層を形成するための５００〜１５００オン
グストローム程度の厚さの第２半導体層１５と、ＳｉＮ
ｘまたはＳｉＯ２等の絶縁膜または多層からなる絶縁膜
である第１絶縁層１６を形成する。
わたって活性層を形成するための５００〜１５００オン
グストローム程度の厚さの第２半導体層１５と、ＳｉＮ
ｘまたはＳｉＯ２等の絶縁膜または多層からなる絶縁膜
である第１絶縁層１６を形成する。
【００４２】図１５に示すように、前記第１導電層１６
上に第２導電層を形成し、これを所定のパターンでパタ
ーニングしてゲート電極１７を形成する。前記第２導電
層は、Ａｌ、Ｃｒ、Ｍｏ、Ｔａ、Ａｇ、Ｃｕ、Ｔｉのよ
うな金属、またはこれらの合金を利用して形成する。
上に第２導電層を形成し、これを所定のパターンでパタ
ーニングしてゲート電極１７を形成する。前記第２導電
層は、Ａｌ、Ｃｒ、Ｍｏ、Ｔａ、Ａｇ、Ｃｕ、Ｔｉのよ
うな金属、またはこれらの合金を利用して形成する。
【００４３】この時、前記ゲート電極１７は、第１ソー
ス／ドレイン電極１２、１３に少なくとも０．５μｍ以
上重ならないようにパターニングして形成する。
ス／ドレイン電極１２、１３に少なくとも０．５μｍ以
上重ならないようにパターニングして形成する。
【００４４】図１６に示すように、前記結果物の全面に
わたって第２絶縁そうおよび活性層を形成するための、
５００〜１５００オングストローム程度の厚さの第３半
導体層１９を形成し、またオーム層を形成するための不
純物がドーピングされた半導体層２０である第４半導体
層を形成する。
わたって第２絶縁そうおよび活性層を形成するための、
５００〜１５００オングストローム程度の厚さの第３半
導体層１９を形成し、またオーム層を形成するための不
純物がドーピングされた半導体層２０である第４半導体
層を形成する。
【００４５】前記第４半導体層２０は、非晶質シリコン
層に５ 元素をドーピングして形成するか、またはマイ
クロクリスタルシリコン（μＣ−Ｓｉ）で形成すること
ができる。
層に５ 元素をドーピングして形成するか、またはマイ
クロクリスタルシリコン（μＣ−Ｓｉ）で形成すること
ができる。
【００４６】ここで、前記第２絶縁層１８および第３半
導体層１９は、前記第１絶縁層１６および第２半導体層
１５と同一であるか、または類似工程条件により形成す
る。
導体層１９は、前記第１絶縁層１６および第２半導体層
１５と同一であるか、または類似工程条件により形成す
る。
【００４７】図１７に示すように、前記第１半導体層１
４、第２半導体層１５、第１絶縁層１６、第２絶縁層１
８、第３半導体層１９および第４半導体層２０が順次積
層された構造を、写真蝕刻工程により所定のパターンで
パターニングして前記第１ソース／ドレイン電極１２、
１３の所定部分を露出させると共に、第３半導体層から
なる第２活性層１９を形成する。
４、第２半導体層１５、第１絶縁層１６、第２絶縁層１
８、第３半導体層１９および第４半導体層２０が順次積
層された構造を、写真蝕刻工程により所定のパターンで
パターニングして前記第１ソース／ドレイン電極１２、
１３の所定部分を露出させると共に、第３半導体層から
なる第２活性層１９を形成する。
【００４８】この時前記積層構造パターンは、前記ゲー
ト電極１７の幅より２μｍ以上大きい幅を有し、前記第
１ソース／ドレイン電極１２、１３の周縁から所定の長
さの内側へ形成されるようにパターニングする。
ト電極１７の幅より２μｍ以上大きい幅を有し、前記第
１ソース／ドレイン電極１２、１３の周縁から所定の長
さの内側へ形成されるようにパターニングする。
【００４９】図１８に示すように、前記結果物の全面に
わたって、第３導電層を蒸着した後、これを所定パター
ンでパターニングして第２ソース／ドレイン電極２１、
２２を形成する。
わたって、第３導電層を蒸着した後、これを所定パター
ンでパターニングして第２ソース／ドレイン電極２１、
２２を形成する。
【００５０】この時第１ソース／ドレイン電極１２、１
３のパターニング時に用いられたマスクと同一のマスク
を用いてパターニングするか、または、より大きいパタ
ーンマスクを使用して前記第２ソース／ドレイン電極を
パターニングする。
３のパターニング時に用いられたマスクと同一のマスク
を用いてパターニングするか、または、より大きいパタ
ーンマスクを使用して前記第２ソース／ドレイン電極を
パターニングする。
【００５１】これにより、前記積層構造のパターニング
時に露出された第１ソース／ドレイン電極１２、１３の
部位を通じて前記第２ソース／ドレイン電極２１、２２
前記第１ソース／ドレイン電極１２、１３との接触が行
われる。
時に露出された第１ソース／ドレイン電極１２、１３の
部位を通じて前記第２ソース／ドレイン電極２１、２２
前記第１ソース／ドレイン電極１２、１３との接触が行
われる。
【００５２】前記のように、形成された第２ソース／ド
レイン電極２１、２２をマスクとして利用して前記第２
活性層１９のチャネル部位の前記不純物がドーピングさ
れた半導体層２０を乾式蝕刻することにより、除去して
第２オーム接触層２０を形成した後、結果物の全面にわ
たってトランジスタと画素電極とを保護するための保護
層２５を形成する。
レイン電極２１、２２をマスクとして利用して前記第２
活性層１９のチャネル部位の前記不純物がドーピングさ
れた半導体層２０を乾式蝕刻することにより、除去して
第２オーム接触層２０を形成した後、結果物の全面にわ
たってトランジスタと画素電極とを保護するための保護
層２５を形成する。
【００５３】図１９は上述のように形成された本発明の
薄膜トランジスタの好適な構造を示す断面構造図であ
る。
薄膜トランジスタの好適な構造を示す断面構造図であ
る。
【００５４】共通ゲート電極１７と第２ソース／ドレイ
ン電極２１、２２とからなる第２薄膜トランジスタのチ
ャネル（ａ部分）と、共通ゲート電極１７と第１ソース
／ドレーン電極１２、１３とからなる第１薄膜トランジ
スタのチャネル（ｂ部分）とは同一の長さを有するか、
または異なる長さを有するように形成することもある。
ン電極２１、２２とからなる第２薄膜トランジスタのチ
ャネル（ａ部分）と、共通ゲート電極１７と第１ソース
／ドレーン電極１２、１３とからなる第１薄膜トランジ
スタのチャネル（ｂ部分）とは同一の長さを有するか、
または異なる長さを有するように形成することもある。
【００５５】また、ゲート電極１７と第２、第１ソース
／ドレイン電極とが重ねる部分（ｃ部分）は、少なくと
も０．５μｍ以上であることが望ましく、ゲート電極２
７と第２、第１ソース／ドレイン電極間の水平長さ（ｄ
部分）は垂直長さ（ｅ部分）より０．２μｍ以上長く形
成するのが望ましい。
／ドレイン電極とが重ねる部分（ｃ部分）は、少なくと
も０．５μｍ以上であることが望ましく、ゲート電極２
７と第２、第１ソース／ドレイン電極間の水平長さ（ｄ
部分）は垂直長さ（ｅ部分）より０．２μｍ以上長く形
成するのが望ましい。
【００５６】このように形成された本発明の薄膜トラン
ジスタは、上下二重構造を有するので、チャネル幅が従
来に比べて２倍以上で長くなり、これによりオン電流も
２倍で増加することとなる。
ジスタは、上下二重構造を有するので、チャネル幅が従
来に比べて２倍以上で長くなり、これによりオン電流も
２倍で増加することとなる。
【００５７】また、導電層の配線が重複構造を有するの
で、配線抵抗が減少されて信号遅延の防止ができる。
で、配線抵抗が減少されて信号遅延の防止ができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
垂直二重構造の薄膜トランジスタを形成するので、増加
されたチャネル幅により、電気的な特性の改善を図るこ
とができ、二重配線構造であるので配線抵抗の減少によ
り信号遅延を防止することができる。
垂直二重構造の薄膜トランジスタを形成するので、増加
されたチャネル幅により、電気的な特性の改善を図るこ
とができ、二重配線構造であるので配線抵抗の減少によ
り信号遅延を防止することができる。
【００５９】また、従来の薄膜トランジスタに比べて画
素の開口率の増大ができるので、高画質の液晶表示装置
が得られる。
素の開口率の増大ができるので、高画質の液晶表示装置
が得られる。
【００６０】また、二重構造を利用したので、薄膜トラ
ンジスタの大きさが縮小でき、アクティブマトリクス液
晶表示装置の薄膜トランジスタアレーに本発明を適用す
る場合、従来の同一の条件下で、薄膜トランジスタの総
数を減らすことができるので、製造スループットの向上
させ、大面積化および高精細化されたアクティブマトリ
クス型液晶表示装置の実現が可能である。
ンジスタの大きさが縮小でき、アクティブマトリクス液
晶表示装置の薄膜トランジスタアレーに本発明を適用す
る場合、従来の同一の条件下で、薄膜トランジスタの総
数を減らすことができるので、製造スループットの向上
させ、大面積化および高精細化されたアクティブマトリ
クス型液晶表示装置の実現が可能である。
【図１】従来の薄膜トランジスタの構造を示す断面図。
【図２】本発明の一実施例による薄膜トランジスタの構
造を示す断面図。
造を示す断面図。
【図３】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図４】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図５】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図６】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図７】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図８】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図９】本発明の一実施例による薄膜トランジスタの製
造方法を示す工程図。
造方法を示す工程図。
【図１０】本発明の実施例による薄膜トランジスタの構
造を示す断面図。
造を示す断面図。
【図１１】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１２】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１３】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１４】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１５】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１６】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１７】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１８】本発明のさらに他の一実施例による薄膜トラ
ンジスタの構造を示す断面図。
ンジスタの構造を示す断面図。
【図１９】本発明による薄膜トランジスタの概略構造を
示す断面図。
示す断面図。
１１ 絶縁基板 １２ 第１ソース電極 １３ 第１ドレイン電極 １４ 第１オーム接触層 １５ 第１活性層 １６ 第１絶縁層 １７ 共通ゲート電極 １８ 第２絶縁層 １９ 第２活性層 ２０ 第２オーム接触層 ２１ 第２ソース層 ２２ 第２ドレイン電極 ２３、２４ 画素電極
Claims (23)
- 【請求項１】絶縁基板１１と、 この絶縁基板１１上に形成された第１ソース／ドレイン
電極１２，１３と、この第１ソース／ドレイン電極１
２，１３と接触形成された第１活性層１５と前記第１ソ
ース／ドレイン電極１２，１３と第１活性層１５上に絶
縁層１６を介在して形成された共通ゲート電極１７とか
らなる第１薄膜トランジスタと、 前記共通ゲート電極１７と、この共通ゲート電極１７上
に絶縁層１８を介在して形成した第２活性層１９および
この第２活性層１９上に形成され、所定部分で前記第１
ソース／ドレイン電極１２，１３と接触された第２ソー
ス／ドレイン電極２１，２２とからなる第２薄膜トラン
ジスタと、 を備えることを特徴とする薄膜トランジスタ。 - 【請求項２】前記第１薄膜トランジスタは、前記第１活
性層１５がｎ型からなるｎ型トランジスタであり、前記
第２薄膜トランジスタは、前記第２薄膜トランジスタ
は、前記第２活性層１５がｐ型からなるｐ型トランジス
タであることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタ。 - 【請求項３】前記第１薄膜トランジスタは、前記第１活
性層１５がｐ型からなるｐ型トランジスタであり、前記
第２薄膜トランジスタは、前記第２薄膜トランジスタ
は、前記第２活性層１５がｎ型からなるｎ型トランジス
タであることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタ。 - 【請求項４】前記第１ソース／ドレイン電極１２，１３
と第１活性層１５間に、第１オーム接触層（ohmic cont
act layer ）１４がさらに含まれることを特徴とする特
許請求の範囲第１項記載の薄膜トランジスタ。 - 【請求項５】前記第２活性層１９と第２ソース／ドレイ
ン電極２１，２２間に、第２オーム接触層２０がさらに
含まれることを特徴とする特許請求の範囲第１記載の薄
膜トランジスタ。 - 【請求項６】前記第１ソース／ドレイン電極１２，１３
および第２ソース／ドレイン電極２１，２２の一側面
に、それぞれ形成された透明画素電極２３，３４がさら
に含まれることを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。 - 【請求項７】前記第１ソース／ドレイン電極１２，１３
の一側面に形成された透明画素電極２３．２４がさらに
含まれることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタ。 - 【請求項８】前記第１ソース／ドレイン電極１２，１３
および第２ソース／ドレイン電極１２，１３および第２
ソース／ドレイン電極２１，２２は、前記共通ゲート電
極１７の上下部に形成された開口部を通じて接触される
ことを特徴とする特許請求の範囲第１項記載の薄膜トラ
ンジスタ。 - 【請求項９】前記第２ソース／ドレイン電極２１，２２
が、前記第１ソース／ドレインの所定部位に直接接触さ
れて形成されることを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。 - 【請求項１０】前記第１ソース／ドレイン電極１２，１
３の幅と第２のソース／ドレイン電極２１，２２の幅と
は同一であるか、または異なるものであることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタ。 - 【請求項１１】絶縁基板１１上に第１導電層と第１半導
体層を順次形成した後、パターニングして第１ソース／
ドレイン電極１２，１３および第１ソース配線と第１オ
ーム接触層１４を形成する工程と、 結果物の全面にわたって第１絶縁層１６および第２電動
層を順次形成した後、前記第２導電層をパターニングし
て共通ゲート電極１７を形成する工程と、 結果物の全面にわたって第２絶縁層１８と第３半導体層
１９および第４半導体層２０を順次形成した後、前記第
４半導体層２０および第３半導体層をパターニングして
第２活性層１９を形成する工程と、 前記第２絶縁層１８および第１２絶縁層１６の所定部分
に開口部を形成する工程と、 結果物の全面にわたって第３導電層を形成した後パター
ニングして第２ソース／ドレイン電極２１，２２および
第２ソース配線を形成する工程と、 前記第２ソース／ドレイン電極２１，２２をマスクとし
て利用して前記第４半導体層を蝕刻して第２オームの接
触層２０を形成する工程と、 を備えることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタの製造方法。 - 【請求項１２】前記第２半導体層は、ｎ型半導体で形成
し、前記第３半導体層３はｐ型半導体で形成することを
特徴とする特許請求の範囲第１１項記載の薄膜トランジ
スタの製造方法。 - 【請求項１３】前記第２半導体層は、ｐ型半導体で形成
し、前記第３半導体層はｎ型半導体で形成することを特
徴とする特許請求の範囲第１１項記載の薄膜トランジス
タの製造方法。 - 【請求項１４】前記第１半導体層１４および第４半導体
層２０は不純物がドーピングされた半導体層であること
を特徴とする特許請求の範囲第１１項記載の薄膜トラン
ジスタの製造方法。 - 【請求項１５】前記第２絶縁層１８および第１絶縁層１
６の所定部分に開口部を形成する工程は、前記第１ソー
ス配線の所定部位が露出されるように前記第２絶縁層１
８および第１絶縁層１６を乾式蝕刻する工程であること
を特徴とする特許請求の範囲第１１項記載の薄膜トラン
ジスタの製造方法。 - 【請求項１６】絶縁基板１１上に第１導電層と第１半導
体層を順次形成した後、パターニングして第１ソース／
ドレイン電極１２、１３および第１オーム接触層１４を
形成する工程と、 結果物の全面にわたって第２半導体層１５と第１絶縁層
１６および第２導電層を順次形成した後、前記第２導電
層をパターニングして共通ゲート電極１７を形成する工
程と、 結果物の全面にわたって第２絶縁層１８と第３半導体層
１９および第４半導体層２０が順次積層された構造を形
成した後、前記第１ソース／ドレイン電極１２、１３の
所定部位が露出されるように前記積層構造をパターニン
グする工程と、 結果物の全面にわたって第３導電層を形成した後、パタ
ーニングして第２ソース／ドレイン電極２１、２２を形
成する工程と、 前記第２ソース／ドレイン電極２１、２２をマスクとし
て利用して前記第４半導体層を蝕刻して第２オーム接触
層２０を形成する工程と、 を備えることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタの製造方法。 - 【請求項１７】前記第１導電層をシリサイドで形成する
ことを特徴とする特許請求の範囲第１６項記載の薄膜ト
ランジスタの製造方法。 - 【請求項１８】前記第１導電層、第２導電層および第４
導電層は、それぞれＡｌ、Ｃｒ、Ｍｏ、Ｔａ、Ａｇ、Ｃ
ｕ、およびＴｉなどの金属、またはこれらの合金中から
選択されたいずれかで形成することを特徴とする特許請
求の範囲第１６項記載の薄膜トランジスタの製造方法。 - 【請求項１９】前記第１半導体層１４および第４半導体
層２０は不純物がドーピングされた半導体層であること
を特徴とする特許請求の範囲第１６項記載の薄膜トラン
ジスタの製造方法。 - 【請求項２０】前記不純物がドーピングされた半導体層
は、非晶質シリコン層に不純物がドーピングして形成す
るか、またはマイクロクリスタルシリコン（μＣ−Ｓ
ｉ）で形成することを特徴とする特許請求の範囲第１９
項記載の薄膜トランジスタの製造方法。 - 【請求項２１】前記第１ソース／ドレイン電極１２、１
３および第２ソース／ドレイン電極２１、２２は、同一
のマスクパターンを使用してパターニングすることを特
徴とする特許請求の範囲第１６項記載の薄膜トランジス
タの製造方法。 - 【請求項２２】前記第２ソース／ドレイン電極２１、２
２は、前記第１ソース／ドレイン電極１２、１３より大
きい幅でパターニングすることを特徴とする特許請求の
範囲第１６項記載の薄膜トランジスタの製造方法。 - 【請求項２３】前記第１ソース／ドレイン電極１２、１
３および第１オーム層１４を形成する工程前に、前記絶
縁基板１１上に透明画素電極２３を形成する工程がさら
に含まれることを特徴とする特許請求の範囲第１６項記
載の薄膜トランジスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011602A KR940000911A (ko) | 1992-06-30 | 1992-06-30 | 액정표시소자 및 제조방법 |
| KR1019920012069A KR940002645A (ko) | 1992-07-07 | 1992-07-07 | 액티브 매트릭스 액정표시소자 및 그 제조방법 |
| KR1992-11602 | 1992-07-07 | ||
| KR1992-12069 | 1992-07-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196697A true JPH06196697A (ja) | 1994-07-15 |
| JP3532228B2 JP3532228B2 (ja) | 2004-05-31 |
Family
ID=26629145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15567293A Expired - Fee Related JP3532228B2 (ja) | 1992-06-30 | 1993-06-25 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5396083A (ja) |
| JP (1) | JP3532228B2 (ja) |
| DE (1) | DE4321590B4 (ja) |
| FR (1) | FR2693034B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007188984A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2013145904A (ja) * | 2013-03-04 | 2013-07-25 | Fujitsu Ltd | 電界効果型トランジスタの製造方法 |
| JP2013145878A (ja) * | 2011-12-14 | 2013-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び当該半導体装置を用いた表示装置 |
| KR20190087240A (ko) * | 2018-01-16 | 2019-07-24 | 국민대학교산학협력단 | 하이브리드형 적층회로 및 그 제조방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166894B1 (ko) * | 1995-02-20 | 1999-03-30 | 구자홍 | 액정표시장치 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| GB9626344D0 (en) * | 1996-12-19 | 1997-02-05 | Philips Electronics Nv | Electronic devices and their manufacture |
| KR100647695B1 (ko) * | 2005-05-27 | 2006-11-23 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치 |
| CN103730485B (zh) | 2013-12-27 | 2016-09-07 | 京东方科技集团股份有限公司 | 双面显示的oled阵列基板及其制备方法、显示装置 |
| CN104049428B (zh) * | 2014-06-16 | 2017-02-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
| CN104576755A (zh) * | 2014-12-30 | 2015-04-29 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、陈列基板及显示装置 |
| GB2601257B (en) * | 2017-03-31 | 2022-09-14 | Pragmatic Printing Ltd | Electronic structures and their methods of manufacture |
| GB2561004B (en) | 2017-03-31 | 2022-06-01 | Pragmatic Printing Ltd | Electronic structures and their methods of manufacture |
| CN107845674B (zh) * | 2017-10-27 | 2020-07-03 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和阵列基板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
| JPS61102057A (ja) * | 1984-10-25 | 1986-05-20 | Sony Corp | 半導体装置の製造方法 |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JPH01246863A (ja) * | 1988-03-29 | 1989-10-02 | Seiko Epson Corp | 半導体装置及び製造方法 |
-
1993
- 1993-06-23 US US08/080,237 patent/US5396083A/en not_active Expired - Lifetime
- 1993-06-25 JP JP15567293A patent/JP3532228B2/ja not_active Expired - Fee Related
- 1993-06-29 DE DE4321590A patent/DE4321590B4/de not_active Expired - Fee Related
- 1993-06-30 FR FR9307989A patent/FR2693034B1/fr not_active Expired - Fee Related
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| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10680110B2 (en) | 2011-12-14 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11302819B2 (en) | 2011-12-14 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US12002886B2 (en) | 2011-12-14 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| JP2013145904A (ja) * | 2013-03-04 | 2013-07-25 | Fujitsu Ltd | 電界効果型トランジスタの製造方法 |
| KR20190087240A (ko) * | 2018-01-16 | 2019-07-24 | 국민대학교산학협력단 | 하이브리드형 적층회로 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4321590A1 (de) | 1994-01-20 |
| FR2693034A1 (fr) | 1993-12-31 |
| US5396083A (en) | 1995-03-07 |
| DE4321590B4 (de) | 2006-09-14 |
| JP3532228B2 (ja) | 2004-05-31 |
| FR2693034B1 (fr) | 1995-04-07 |
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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