[go: up one dir, main page]

JP7265570B2 - 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法 - Google Patents

強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法 Download PDF

Info

Publication number
JP7265570B2
JP7265570B2 JP2021023418A JP2021023418A JP7265570B2 JP 7265570 B2 JP7265570 B2 JP 7265570B2 JP 2021023418 A JP2021023418 A JP 2021023418A JP 2021023418 A JP2021023418 A JP 2021023418A JP 7265570 B2 JP7265570 B2 JP 7265570B2
Authority
JP
Japan
Prior art keywords
ferroelectric
oxide
metal oxide
composite laminate
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021023418A
Other languages
English (en)
Other versions
JP2021073747A (ja
Inventor
エー． チャヴァン，アショニタ
ヴィシャーク ニルマル ラマスワミ，ドゥライ
ナハール，マニュジ
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2021073747A publication Critical patent/JP2021073747A/ja
Application granted granted Critical
Publication of JP7265570B2 publication Critical patent/JP7265570B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/689—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0415—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having ferroelectric gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/033—Manufacture or treatment of data-storage electrodes comprising ferroelectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/668—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Semiconductor Memories (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Description

本明細書に開示される実施形態は、強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法に関する。
メモリは、集積回路の１つの種類であり、データを格納するためのコンピュータシステムに用いられる。メモリは、個々のメモリセルの１つ以上のアレイに組み立てられる。メモリセルは、デジット線（ビット線、データ線、センス線、又はデータ／センス線とも称され得る）及びアクセス線（ワード線とも称され得る）を用いて書き込まれてもよく、読み出されてもよい。デジット線は、アレイの列に沿ってメモリセルを導電的に相互接続してもよく、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続してもよい。各メモリセルは、デジット線及びアクセス線の組み合わせを介してユニークにアドレスされてもよい。
メモリセルは、揮発性又は不揮発性であってもよい。不揮発性メモリセルは、コンピュータの電源遮断時を含む長時間、データを格納し得る。揮発性メモリは、消え、それ故、多くの場合毎秒複数回、リフレッシュ／再書き込みすることを要求する。とにかく、メモリセルは、少なくとも２つの異なる選択可能な状態で記憶を維持又は格納するように構成される。二進法では、該状態は、“０”又は“１”の何れかと考えられる。その他の系では、少なくとも幾つかの個々のメモリセルは、２つより多い情報のレベル又は状態を格納するように構成されてもよい。
キャパシタは、メモリセルに用いられ得る電子部品の１つの種類である。キャパシタは、電気的な絶縁材料によって分離された２つの導電体を有する。電界としてのエネルギーは、そうした材料内に静電気的に格納されてもよい。１つの種類のキャパシタは、絶縁材料の少なくとも一部として強誘電体材料を有する強誘電体キャパシタである。強誘電体材料は、２つの安定した分極状態を有する特徴があり、それによってメモリセルのプログラム可能な材料を含み得る。強誘電体材料の分極状態は、適切なプログラミング電圧の印加によって変化し得、プログラミング電圧の除去後（少なくともしばらくの間）維持される。各分極状態は、互いに異なる蓄積電荷キャパシタンスを有し、それは、理想的には、反転が要望されるまで極性を反転することなくメモリ状態の書き込み（すなわち、格納）及び読み出しに用いられ得る。望ましくないことだが、強誘電体キャパシタを有する幾つかのメモリでは、メモリ状態の読み出し行為は分極を反転し得る。それ故、分極状態を判定すると、その判定後すぐにメモリセルを読み出し前の状態に置くためにメモリセルの再書き込みが行われる。にもかかわらず、強誘電体キャパシタを組み込むメモリセルは、理想的には、該キャパシタの一部を形成する強誘電体材料の双安定の特徴に起因して不揮発性である。１つの種類のメモリセルは、強誘電体キャパシタと直列に電気的に結合された選択デバイスを有する。
電界効果トランジスタは、メモリセルに用いられ得る別の種類の電子部品である。これらのトランジスタは、間に半導体チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートは、チャネル領域に隣接し、薄いゲート絶縁体材料によってそれから分離される。ゲートへの適切な電圧の印加は、チャネル領域を介してソース／ドレイン領域の一方から他方へ電流を流すことを可能にする。該電圧がゲートから除去されると、電流がチャネル領域を介して流れることの大部分が阻止される。電界効果トランジスタは、付加的な構造体、例えば、ゲート構造物の一部として可逆性のプログラム可能な電荷蓄積領域をも含んでもよい。電界効果トランジスタ以外のトランジスタ、例えば、バイポーラトランジスタが付加的又は代替的にメモリセルに用いられてもよい。
１つの種類のトランジスタは、ゲート構造物の少なくとも幾つかの部分が強誘電体材料を含む強誘電体電界効果トランジスタ（ＦｅＦＥＴ）である。この場合も先と同様に、そうした材料は、２つの安定した分極状態を有する特徴がある。電界効果トランジスタのこれらの異なる状態は、該トランジスタに対する異なる閾値電圧（Ｖｔ）又は選択された動作電圧に対する異なるチャネル導電率によって特徴付けられてもよい。強誘電体材料の分極状態は、適切なプログラミング電圧の印加によって変化し得、それは、高チャネルコンダクタンス又は低チャネルコンダクタンスの一方をもたらす。強誘電分極状態によって引き起こされた高コンダクタンス又は低コンダクタンスは、プログラミングゲート電圧の除去後（少なくともしばらくの間）維持される。チャネルコンダクタンスの状態は、強誘電分極を乱さない小さなドレイン電圧を印加することによって読み出され得る。
キャパシタ及びトランジスタは、メモリ回路以外の回路に用いられてもよい。
本発明の一態様に係る強誘電体キャパシタは、間に強誘電体材料を有する２つの導電性キャパシタ電極と、基板上の、異なる組成の複数の非強誘電性金属酸化物を含む複合積層物であって、前記異なる組成の複数の非強誘電性金属酸化物は、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘの中から選択される、複合積層物と、を含む。
本発明の他の態様に係る強誘電体キャパシタは、間に強誘電性金属酸化物材料を有する２つの導電性キャパシタ電極であって、前記強誘電性金属酸化物材料は、遷移金属酸化物、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、酸化チタンストロンチウム、酸化チタン、及びチタン酸バリウムストロンチウムからなるグループのうちの１種以上を含み、かつ、その中にドーパントを有し得、該ドーパントは、シリコン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、ストロンチウム、ルテチウム、ジスプロシウム、ガドリニウム、プラセオジム、クロム、ニオブ、タンタル、ハフニウム、ジルコニウム、バナジウムマンガン、コバルト、ニッケル、炭素、及び任意のその他の希土類元素のうちの１種以上を含む、２つの導電性キャパシタ電極と、前記導電性キャパシタ電極のうちの少なくとも一方と前記強誘電性金属酸化物材料との間の非強誘電性材料であって、該非強誘電性材料は、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択された少なくとも２種の異なる非強誘電性金属酸化物組成物を含む複合積層物を含み、前記非強誘電性材料は、前記非強誘電性材料に近い方の前記導電性キャパシタ電極の導電率よりも低い全体的な導電率を有する、非強誘電性材料と、を含む。
本発明の一態様に係る強誘電体電界効果トランジスタは、間に半導体チャネルを有する一対のソース／ドレイン領域と、ゲート構造物とを備え、前記ゲート構造物は、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、及び酸化チタンストロンチウムからなるグループのうちの１種以上を含む強誘電性ゲート絶縁体材料と、導電性ゲート電極と、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択された少なくとも２種の非強誘電性金属酸化物組成物を含む複合積層物であって、前記導電性ゲート電極の導電率よりも小さい全体的な導電率を有する複合積層物と、を含む。
本発明の一態様に係る、導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法は、第１の非強誘電性金属酸化物と、該第１の非強誘電性金属酸化物上の第２の非強誘電性金属酸化物とを含む複合積層物を形成することであって、前記第１及び第２の非強誘電性金属酸化物は、互いに異なる組成であり、かつ、その各々が、個々に、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択される、ことと、前記複合積層物の直接上に非強誘電性金属酸化物含有絶縁体材料を形成することであって、前記非強誘電性金属酸化物含有絶縁体材料は、その最初の形成時に強誘電性になる絶縁体材料を含み、該絶縁体材料は、イットリウム・ジルコニウム酸化物、ハフニウム・ジルコニウム酸化物、ハフニウム・シリコン酸化物、及びハフニウム・ジルコニウム・シリコン酸化物からなるグループのうちの少なくとも１種を含む、ことと、前記複合積層物及び前記絶縁体材料の上に導電性材料を形成することと、を含む。
発明の実施形態に従った工程における基板断片の断面図である。 図１に示した処理ステップの後の処理ステップにおける図１の基板の図である。 図２に示した処理ステップの後の処理ステップにおける図２の基板の図である。 発明の実施形態に従った工程における基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。 発明の実施形態に従った工程における基板断片の断面図であり、発明の実施形態に従った基板断片の断面図である。
発明の実施形態は、導電性材料及び強誘電体材料を含む電子部品を形成するために用いられる方法を含む。発明の実施形態は、製造方法とは無関係の強誘電体キャパシタをも含む。発明の実施形態は、製造方法とは無関係の強誘電体電界効果トランジスタをも含む。
図１を参照すると、方法の実施形態は、ベース基板１２を含む例示的基板断片１０に関してまず記述され、それは、半導体基板を含んでもよい。この文書との関連では、用語“半導体基板”又は“半導体性基板”は、半導体ウェハ等のバルク半導体材料（単体又はその上に他の材料を含むアセンブリの何れか）、及び半導体材料層（単体又は他の材料をその上に含むアセンブリの何れか）を含むがそれらに限定されない半導体材料を含む任意の構造物の意味に定義される。用語“基板”は、上述した半導体基板を含むがこれに限定されない任意の支持基板を称する。材料は、図１に示された材料の脇にあってもよく、高さ方向内側にあってもよく、高さ方向外側にあってもよい。例えば、集積回路のその他の部分的又は完全な組み立て部品は、断片１０の辺り又は断片１０内に提供されてもよい。
基板１２は、導電性／導体の（すなわち、本明細書では電気的に）、半導体性の、又は絶縁性／絶縁体の（すなわち、本明細書では電気的に）材料の内の任意の１つ以上を含んでもよい。この文書との関連では、半導体／半導体性材料は、さもなければ本質的に絶縁性である薄い材料を介した正又は負の電荷の移動によって生じ得る導電率とは対照的に、少なくとも３×１０４ジーメンス／ｃｍの（すなわち、本明細書ではあらゆる場所で２０°Ｃで）組成上の固有の導電率を有する。絶縁体／絶縁性材料は、１×１０－９ジーメンス／ｃｍよりも大きくない組成上の固有の導電率を有する（すなわち、導電性又は半導体性であることとは対照的に電気的に抵抗性である）。本明細書で記述される材料、領域、及び構造体のいずれもが、均質又は不均質であってもよく、とにかく、それらが上に横たわる任意の材料上で連続的又は非連続的であってもよい。更に、特段述べない限り、各材料は、例示である原子層堆積、化学蒸着、物理蒸着、エピタキシャル成長、拡散ドーピング、及びイオン注入と共に、任意の適切な又は未開発の技術を用いて形成されてもよい。
非強誘電性金属酸化物含有絶縁体材料１４は、基板１２の上に形成されている。任意の適切な既存の又は未開発の非強誘電性金属酸化物含有絶縁体材料が用いられてもよい。一実施形態では、この非強誘電性の絶縁体材料は、遷移金属酸化物、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、酸化チタンストロンチウム、酸化チタン、及びチタン酸バリウムストロンチウムの内の１つ以上を含み、シリコン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、ストロンチウム、ルテチウム、ジスプロシウム、ガドリニウム、プラセオジム、クロム、ニオブ、タンタル、ハフニウム、ジルコニウム、バナジウムマンガン、コバルト、ニッケル、炭素、及び任意のその他の希土類元素の１つ以上を含むドーパントをその中に有してもよい。１つの具体例は、適切なドーパントをその中に有するハフニウム及びジルコニウム系の酸化物を含む。他の例は、適切なドーパントをその中に有するハフニウム及びシリコン系の酸化物、適切なドーパントをその中に有するイットリウム及びジルコニウム系の酸化物、並びにハフニウム、シリコン、及びジルコニウム系の酸化物を含む。絶縁体材料１４は、任意の相（例えば、アモルファス又は結晶質）で堆積されてもよく、該相は、後続の処理中に維持してもよく、又は変化してもよい。例として、Ｂｏｅｓｋｅ等へ付与された米国特許第７，７０９，３５９号及び／又はＢｏｅｓｋｅへ付与された米国特許第８，３０４，８２３号に記載された非強誘電性金属酸化物含有絶縁体材料のいずれかが用いられてもよく、そうした参考文献は、参照により本明細書に組み込まれる。
絶縁体材料１４に対する例示的厚さは、約１０オングストロームから約２００オングストロームであり、一実施形態では、約３０オングストロームから約９０オングストロームである。この文書では、（その前に、方向を示す形容詞がない）それ自体の“厚さ”は、異なる組成の直接隣接する材料又は直接隣接する領域の最も近い表面から垂直に所与の材料又は領域を通る直線距離の平均値として定義される。また、本明細書で記述される様々な材料及び領域は、実質的に一定の厚さ又は可変の厚さのものであってもよい。可変の厚さのものである場合、厚さは、別段の示唆がない限り平均の厚さを指し、そうした材料又は領域は、厚さの変化に起因して幾つかの最小の厚さと幾つかの最大の厚さとを有する。本明細書で用いられるように、“異なる組成”は、例えばそうした材料又は領域が均質でない場合に、化学的及び／又は物理的に異なるように相互に直接対向し得る定めた２つの材料又は領域のそれらの部分にのみ要求される。定めた２つの材料又は領域が相互に直接対向しない場合、“異なる組成”は、そうした材料又は領域が均質でない場合に化学的及び／又は物理的に異なるように相互に最も近い定めた２つの材料又は領域のそれらの部分にのみ要求される。この文書では、材料、領域、又は構造体は、定めた材料、領域、又は構造体の少なくとも幾つかの相互に物理的に触れる接触がある場合に、他方に“直接対向（directly against）”する。一方、“直接”が先行しない“上方に”、“上に”、“隣接して”、“沿って”、及び“対向して”は、材料、領域、又は構造体を介在させることで、定めた材料、領域、又は構造体が相互に物理的に接触しないような構成を含むだけでなく、“直接対向して”をも含む。
図２を参照すると、少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物１６が基板１２の上（上方）に形成されており、一実施形態では、金属酸化物含有絶縁体材料１４の上に示される。この文書との関連では、“複合積層物（composite stack）”は、少なくとも２つの異なる組成の非強誘電性金属酸化物の個々が異なる層中にあって且つ該層の少なくとも直接隣接する幾つかの混合を排除しない、複数の層を含む構造を意味している。“層”及び“複数の層”の使用は、下方の材料の上方を一面覆うこと又は完全に被覆することを要求せず、下方の材料の上方に不連続であってもよく、又は部分的にのみ受け取られてもよい。とにかく、複合積層物は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有する。一実施形態では、複合積層物は、１×１０３ジーメンス／ｃｍよりも大きくない全体的な導電率を有する。複合積層物１６に対する例示的な全体の厚さは、約５オングストロームから約５０オングストロームであり、一実施形態では、約１０オングストロームから約２０オングストロームである。
一理想的な実施形態では図示されるように、複合積層物１６及び金属酸化物含有絶縁体材料１４は、互いに直接対向して形成される。一実施形態では、少なくとも２つの異なる組成の非強誘電性金属酸化物の各々は、少なくとも１×１０２ジーメンス／ｃｍの導電率を有する。一実施形態では、少なくとも２つの異なる組成の非強誘電性金属酸化物の少なくとも１つは、少なくとも１×１０２ジーメンス／ｃｍの導電率を有しない（すなわち、他の非強誘電性金属酸化物材料の組成及び量は、複合積層物全体が少なくとも１×１０２ジーメンス／ｃｍの導電率を有するに十分である）。一実施形態では、少なくとも２つの異なる組成の非強誘電性金属酸化物は、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘ（本明細書内の実験式中で酸化物に対して用いられる“ｘ”は、材料の少なくとも幾つかが分子の酸化物を含むのに適した任意の数である）の中から選択されるが、必ずしも材料全体を通じて全体的に正規組成でなくてもよく、そうした材料の大部分が正規組成であってもよい。所望の導電性／抵抗性は、組成物中の金属原子及び酸素原子の量に従って達成され得る。
図２は、例示目的のみで各々は同じ一定の厚さであるものとして示される４つの層１８、２０、２２、及び２４を含む複合積層物１６を示す。夫々同じ厚さのものであるか、夫々異なる厚さのものであるか、同じ又は異なる可変の厚さのものであるか等に係わらず、より少数の層が用いられてもよく（すなわち、異なる組成の少なくとも２つの層）、又は４つより多い層が用いられてもよい。一実施形態では、複合積層物は、２つの異なる組成の非強誘電性金属酸化物のみを含むように構成されてもよい（例えば、２つの異なる組成の非強誘電性金属酸化物のみは、上記につき、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘの中から選択される）。一実施形態では、複合積層物は、２つの異なる組成の非強誘電性金属酸化物の各々の、２つの交互層を含むように構成され、一実施形態では、該各々の２つの交互層のみを含むように構成される（例えば、Ａ／Ｂ／Ａ／Ｂであり、Ａ及びＢは、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘの内の異なる２つのみである）。一実施形態では、複合積層物は、基本的に、少なくとも２つの異なる組成の非強誘電性金属酸化物から構成されるように形成される。しかしながら、別の実施形態では、複合積層物は、付加的な材料を含むように形成され、例えば、（例えば、複合積層物の高さ方向の最も外側又は最も内側の層内に、及び／又は該層として）ＳｉＯｘを付加的に含む。
図３を参照すると、導電性材料２６は、複合積層物１６及び絶縁体材料１４の上に形成されており、一実施形態では図示されるように複合積層物１６に直接対向している。一実施形態では、複合積層物１６は、導電性材料２６よりも低導電率のものである。導電性材料２６に対する例示的厚さは、５０オングストロームである。任意の適切な導電性材料が用いられてもよく、その一例が、元素金属、２つ以上の元素金属の合金、導電性金属化合物、及び導電的にドープされた半導体材料である。
方法の実施形態に従って、複合積層物１６は、非強誘電性金属酸化物含有絶縁体材料１４を強誘電性にするために用いられる。複合積層物１６は、完成した回路構造物において非強誘電性を維持する。材料１４は、非強誘電性から強誘電性への変化の前及び後の両方において絶縁性である。少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物は、非強誘電性金属酸化物含有絶縁体材料１４を強誘電性にすることを可能にする。一実施形態では、金属酸化物含有絶縁体材料１４は、導電性材料２６の何れかを形成する前に強誘電性にされる。或いは、金属酸化物含有絶縁体材料１４は、導電性材料２６の一部又は全てを形成した後に強誘電性にされる。
一実施形態では、複合積層物１６は、絶縁体材料１４の上に複合積層物１６を堆積する間に非強誘電性金属酸化物含有絶縁体材料１４を強誘電性にするために用いられる。ほんの一例として、化学蒸着法においてＴｉＯｘ及びＺｒＯｘの交互層になるように複合積層物１６を堆積する際、ペンタメチル・シクロペンタジエニル・チタン・トリメトキシド、トリス（ジメチルアミノ）・シクロペンタジエニル・ジルコニウム、及びオゾンは、チタン、ジルコニウム、及び酸素に対する前駆体として夫々用いられてもよい。例示的な夫々の流量は、１００から２，０００ｓｃｃｍ、１００から２，０００ｓｃｃｍ、及び１，０００から２０，０００ｓｃｃｍである。例示的な温度及び圧力範囲は、２００°Ｃから３５０°Ｃ及び０．１Ｔｏｒｒから５Ｔｏｒｒである。（直接か遠隔かの何れかを問わず）プラズマが用いられてもよく、用いられなくてもよい。こうした例示的な堆積条件は、複合積層物１６の堆積中に非強誘電体材料１４を強誘電性にするのに十分であろう。代替の条件（異なる前駆体を含む幾つか）が熟練者よって決定及び選択されてもよい。
一実施形態では、複合積層物１６は、絶縁体材料１４の上に複合積層物１６を堆積した後に非強誘電性金属酸化物含有絶縁体材料１４を強誘電性にするために用いられる。そうした例示的条件は、少なくとも３５０°Ｃの大気又は基板温度と、０．１Ｔｏｒｒから７，６００Ｔｏｒｒの圧力とを有する不活性雰囲気を用いて、少なくとも５秒間、炉内でアニーリングすることを含む。複合積層物１６は、非強誘電性金属酸化物含有絶縁体材料１４を、一部は複合積層物１６の堆積中に、そして一部はその後に、強誘電性にするために用いられてもよい。
図１～図３に関連して上述し示した電子部品を形成するために用いられる実施形態の方法の代わりの実施形態の方法が図４及び基板断片１０ａを参照しながら次に記述される。必要に応じて、幾つかの構造の違いが添え字“ａ”又は異なる数字で示されつつ、上述した実施形態から同様の数字が用いられている。基板断片１０ａは、電子部品を含む完成した回路構造物において非強誘電性である非強誘電性金属酸化物含有絶縁材料２８を含む。したがって、図１を参照しながら上述した処理は、非強誘電性金属酸化物含有絶縁体材料１４が絶縁材料２８の上に、一実施形態では直接対向して形成される点で多少異なるであろう。例示的な非強誘電性絶縁材料２８は、段落［００２０］の任意の絶縁性非強誘電性金属酸化物を含む。絶縁材料２８に対する例示的厚さの範囲は、約１オングストロームから約１０オングストロームであり、一実施形態では約２オングストロームから約５オングストロームである。絶縁材料２８は、最初に形成された非強誘電性金属酸化物含有の絶縁体材料１４の中に、及び／又は強誘電性にされた金属酸化物含有絶縁体材料１４の中に（すなわち、強誘電性になっているときに）、所望の結晶構造体を生じさせるために支援し又は用いられてもよい。図１～図３で上述及び／又は示したような任意のその他の特質又は側面が図４の実施形態に用いられてもよい。
以下で記述するような後続の処理は、基板断片１０／１０ａについて行われてもよい。例えば、図５は、ゲート絶縁体として機能する強誘電体材料１４を備えた、強誘電体電界効果トランジスタ３５の強誘電性ゲート構造物３０を形成するために、絶縁体材料１４、複合積層物１６、及び導電性材料２６に対して行われたパターニングを示す。ベース基板１２は、ゲート構造物３０に動作可能に近接する半導体チャネル３２と、その相対する側の一対のソース／ドレイン領域３４とを提供するために、適切にドープされた半導体材料を含む。非強誘電体材料１４を強誘電性にすることは、図５により示されたパターニングの前又は後に生じてもよい。また、とにかく、単純な平面型及び水平型の強誘電体電界効果トランジスタ３５が図示されているが、垂直型、埋め込み型、非直線型等のチャネル構造物が形成されてもよく、既存か未開発かを問わない。この文書では、”水平”は、製造中に基板が処理される主面に沿った一般的な方向を指し、“垂直”は、それに一般的に直交する方向である。更に、本明細で使用される“垂直”及び“水平”は、３次元空間中の基板の向きに無関係の互いに対して一般的に直角をなす方向である。また、この文書では、“高さ方向の（elevational）”、“上部の”、“下部の”、“最上部の”、“最下部の”、及び“真下に”は、回路が組み立てられるベース基板に対して垂直方向に関連する。
上述した処理では、複合積層物１６を形成する前に絶縁体材料１４を形成した。代わりに、複合積層物１６は、材料１４の形成前に形成されてもよい。そうした一実施形態では、少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物が基板の上に形成される。複合積層物は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有する。金属酸化物含有絶縁体材料は、複合積層物の上に形成され、一実施形態では、さもなければ複合積層物の存在なしに（すなわち、複合積層物がなければ）同じ条件（例えば、同じプロセッサ製作モデル、前駆体、流量、温度、圧力、時間等の全ての条件）下で形成された非強誘電性金属酸化物含有絶縁体材料となるであろうものを、複合積層物を用いて強誘電性にすることにより、その最初の形成時に強誘電性になるように形成される。そうした強誘電性金属酸化物含有絶縁体材料の形成のほんの一例として、任意の適切な前駆体と、２００°Ｃから３５０°Ｃの範囲の温度と０．１Ｔｏｒｒから５Ｔｏｒｒの範囲の圧力とを用い、プラズマあり又はなしで化学蒸着が行われてもよい。導電性材料は、複合積層物及び絶縁体材料の上に形成される。上述及び／又は上で示したような任意のその他の特質又は側面が用いられてもよい。
図６は、強誘電体電界効果トランジスタ３５ｂの例示的な代わりの強誘電体ゲート構造物３０ｂを示す。必要に応じて、幾つかの構造の違いが添え字“ｂ”で示されつつ、上述した実施形態から同様の数字が用いられている。複合積層物１６は、チャネル３２の上に、一実施形態ではチャネル３２に直接対向して、絶縁体材料１４の形成前に形成されて示されている。導電性材料２６は、絶縁体材料１４の上に、一実施形態では絶縁体材料１４に直接対向して形成される。上述及び／又は上で示したような任意のその他の特質又は側面が用いられてもよい。
発明の方法の実施形態で組み立てられ得る代わりの例示的構造物が基板断片１０ｃに関する図７に示されている。必要に応じて、幾つかの構造の違いが添え字“ｃ”又は異なる数字で示されつつで示されつつ、上述した実施形態から同様の数字が用いられている。基板１０ｃは強誘電体キャパシタ４０を含む。こうしたものは、図１のベース基板１２の上に非強誘電性金属酸化物含有絶縁体材料１４を形成するのに先立ち、ベース基板１２の上に導電体材料４２を形成することによって組み立てられてもよい。導電体材料４２は、導電性材料２６に対して上述した任意の材料を含んでもよく、導電体材料４２及び導電性材料２６は、相互に同じ組成のものであってもよいし、異なる組成のものであってもよい（また、同じ厚さであってもよいし異なる厚さであってもよい）。さもなければ、上述した任意の方法で処理が発生してもよい。導電性材料２６、複合積層物１６、絶縁体材料１４、及び導電体材料４２は、その後、パターニングされて強誘電体キャパシタ構造４０にされることが示されている。複合積層物１６は、図７により示される例示的パターニングの前、後、最中、又はそれら両方において絶縁体材料１４を強誘電体にするために用いられる。
図８は、絶縁体材料１４の形成前に複合積層物１６が形成されている上述の例示的方法の実施形態に従って製造された代わりの実施形態の強誘電体キャパシタ４０ｄを示す。必要に応じて、幾つかの構造の違いが添え字“ｄ”で示されつつ、上述した実施形態から同様の数字が用いられている。上述及び／又は上で示したような任意のその他の特質又は側面が用いられてもよい。
上述した実施形態は、単一の複合積層物１６を形成する。図９は、２つの複合積層物１６を含む代わりの例示的強誘電体キャパシタ構造物４０ｅを示す。必要に応じて、幾つかの構造の違いが添え字“ｅ”で示されつつ、上述した実施形態から同様の数字が用いられている。複合積層物１６は、互いに同じ構造及び／又は組成のものである必要はなく、理想的には互いに異なる構造及び／又は組成のものであってもよい。上述及び／又は上で示したような任意のその他の特質又は側面が用いられてもよい。
図１０に示されるように、１つ以上の複合積層物領域１６を備えたゲート構造物３５ｆを有する強誘電体電界効果トランジスタ３０ｆも組み立てられてもよい。必要に応じて、幾つかの構造の違いが図１０中で添え字“ｆ”で示されつつ、上述した実施形態から同様の数字が用いられている。上述及び／又は上で示したような任意のその他の特質又は側面が用いられてもよい。
発明の実施形態は、例えば、図７～図９に示したような強誘電体キャパシタ４０、４０ｄ、及び４０ｅに加えて、製造方法とは無関係の強誘電体キャパシタを含む。発明の装置の実施形態に従ったそうした強誘電体キャパシタは、それらの間の強誘電体材料（例えば、強誘電性絶縁材料１４であって、それが酸化物材料を含むか否かに係わらない）を有する２つの導電性キャパシタ電極を含む。非強誘電体材料は、導電性キャパシタ電極の内の少なくとも１つと強誘電体材料との間にある。非強誘電体材料は、少なくとも２つの異なる組成の非強誘電性金属酸化物の複合積層物（例えば、複合積層物１６）を含む。非強誘電体材料は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有し、非強誘電体材料がより近接する導電性キャパシタ電極（例えば、図７の電極２６及び図８の電極４２）よりも低い導電率のものである。強誘電体材料は、導電性キャパシタ電極の内の１つのみと強誘電体材料の間にあってもよく（例えば、図７又は図８）、又は導電性キャパシタ電極の各々と強誘電体材料の間にあってもよい（例えば、図９）。方法の実施形態で上述したような任意のその他の特質は、製造の実施形態とは無関係の発明の実施形態に従った強誘電体キャパシタデバイス構造物に用いてもよく、又は適用してもよい。
発明の実施形態は、製造方法とは無関係の強誘電体電界効果トランジスタを含む。そうしたトランジスタは、間に半導体チャネル（例えば、チャネル３２）を有する一対のソース／ドレイン領域（例えば、領域３４）を含む。そうした強誘電体電界効果トランジスタは、強誘電性ゲート絶縁体材料（例えば、材料１４であって、酸化物材料を含むか否かに係わらない）と導電性ゲート電極（例えば、材料２６）とを含むゲート構造物（例えば、構造物３０／３０ｂ／３０ｆ）をも含む。強誘電体電界効果トランジスタは、ａ）強誘電性ゲート絶縁体材料及び導電性ゲート電極の間と、ｂ）強誘電性ゲート絶縁体材料及びチャネルの間との内の少なくとも一方の間の非強誘電体材料をも含む。非強誘電体材料は、少なくとも２つの異なる組成の非強誘電性金属酸化物の複合積層物（例えば、複合積層物１６）を含む。非強誘電体材料は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有し、ゲート電極よりも低導電率のものである。図５、図６、及び図１０は、３つのそうした例示的実施形態を示すが、方法の実施形態に関して上述したような任意のその他の特質が、製造方法とは無関係の発明に従った強誘電体電界効果トランジスタデバイス構造物に用いられてもよい。
複合積層物１６を含まない構造物を形成する先行技術の工程は、導電性材料２６の組成がＴｉＮであることを要求した。それは、堆積された非強誘電性金属酸化物含有絶縁体材料１４を、その後に、すなわちＴｉＮの形成中又は形成後に、強誘電性にするためである。ＴｉＮは、全ての完成した回路構造物において望ましくなく、複合積層物１６の提供は、導電性材料２６に対して、ＴｉＮ以外の組成（例えば、ＩｒＯｘ、ＳｒＲｕＯ３、ＲｕＯｘ、及びＬＳＣＯ等の導電性金属酸化物；ＴｉＳｉｘ、ＴａＳｉｘ、及びＲｕＳｉｘ等のシリサイド；ＷＮｘＳｉｙ；Ｒｕ；並びにＴｉＡｌＮ、ＴａＮ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＲｕＳｉｘＮｙ、及びＲｕＳｉｘＴｉｙＮｚ等のその他の導電性金属窒化物）の使用を可能にする。ＴｉＮ以外の導電性材料を用いることは、要求される基板の熱処理全体を削減し得る。更に、ＴｉＮ以外の導電性電極材料を用いることは、電子部品全体における強誘電体材料の性能を向上させ得る。しかしながら、一実施形態の導電性材料２６は、ＴｉＮを含み、別の実施形態ではＴｉＮを欠く。導電性材料２６と絶縁体材料１４との間に非強誘電性金属酸化物材料の単一の組成のみを提供することは、この発明の範囲外にあるが、特化した堆積後のアニールを要求すること、及び／又は当初非結晶質であるか当初不要な結晶相であるかに係わらず所望の結晶質へのより低度の変換を生み出すことを欠く。
本明細書で記述したような複合積層物の使用は、デューティサイクルの性能を向上し得る。例えば、先行技術に従って製造されたそれらの間に６５オングストロームの強誘電体キャパシタ絶縁体を有する上部及び下部のＴｉＮ電極を含む強誘電体キャパシタ（すなわち、本明細書で記述したような複合積層物を欠く電極間の単一の均質な絶縁構造物）を考えられたい。同じ６５オングストロームの強誘電体キャパシタ絶縁体を含み、上部のＴｉＮキャパシタ電極と６５オングストロームの強誘電体キャパシタ絶縁体との間に材料Ａ及び材料Ｂ（材料Ａ及びＢは、ＴｉＯｘ、ＡｌＯｘ、ＳｃＯｘ、ＺｒＯｘ、ＹＯｘ、ＭｇＯｘ、ＨｆＯｘ、ＳｒＯｘ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘの内の異なる２つのみである）の４つの交互層を含む複合積層物（厚さの合計が約１５オングストローム）を付加的に有する、本発明に従って製造された構造物を考えられたい。表示された発明に従って製造されたこうした構造物は、デューティサイクルの性能が向上された。
［結論］
幾つかの実施形態では、導電性材料及び強誘電体材料を含む電子部品を形成するのに用いられる方法は、基板の上に非強誘電性金属酸化物含有絶縁体材料を形成することを含む。少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物は、基板の上に形成される。複合積層物は、少なくとも×１０２ジーメンス／ｃｍの全体的な導電率を有する。複合積層物は、非強誘電性金属酸化物含有絶縁体材料を強誘電性にするために用いられる。導電性材料は、複合積層物及び絶縁体材料の上に形成される。
幾つかの実施形態では、導電性材料及び強誘電体材料を含む電子部品を形成するのに用いられる方法は、少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物を基板の上に形成することを含む。複合積層物は、少なくとも×１０２ジーメンス／ｃｍの全体的な導電率を有する。金属酸化物含有絶縁体材料は、複合積層物の上に形成され、さもなければ複合積層物の存在なしに同じ条件下で形成された非強誘電性金属酸化物含有絶縁体材料になるであろうものを、複合積層物を用いて強誘電性にすることにより、その最初の形成時に強誘電性になるように形成される。導電性材料は、複合積層物及び絶縁体材料の上に形成される。
幾つかの実施形態では、強誘電体キャパシタは、間に強誘電体材料を有する２つの導電性キャパシタ電極を含む。非強誘電体材料は、導電性キャパシタ電極の内の少なくとも１つと強誘電体材料との間にある。非強誘電体材料は、少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物を含む。非強誘電体材料は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有し、非強誘電体材料がより近接する導電性キャパシタ電極よりも低導電率のものである。
幾つかの実施形態では、強誘電体電界効果トランジスタは、間に半導体チャネルを有する一対のソース／ドレイン領域を含む。また、そのゲート構造物は、強誘電性ゲート絶縁体材料及び導電性ゲート電極を含む。ゲート構造物は、ａ）強誘電性ゲート絶縁体材料及び導電性ゲート電極の間と、ｂ）強誘電性ゲート絶縁体材料及びチャネルの間との内の少なくとも一方の間の非強誘電体材料をも含む。非強誘電体材料は、少なくとも２つの異なる組成の非強誘電性金属酸化物を含む複合積層物を含む。非強誘電体材料は、少なくとも１×１０２ジーメンス／ｃｍの全体的な導電率を有し、ゲート電極よりも低導電率のものである。
法律に従って、本明細書に開示された主題は、構造上及び方法上の特徴として概ね具体的な言葉で記述されている。しかしながら、本明細書に開示された手段は例示的な実施形態にすぎないので、請求項は、図示及び記述された具体的な特徴に限定されないことを理解すべきである。請求項は、それ故、文字通り表現されたような全範囲に与えられるべきであり、均等論に従って適切に解釈されるべきである。
１０ 断片（基板断片）
１２ ベース基板
１４ 非強誘電性金属酸化物含有絶縁体材料
１６ 複合積層物
１８、２０、２２、２４ 層
２６ 導電性材料
２８ 非強誘電性金属酸化物含有絶縁材料
３０ 強誘電性ゲート構造物
３２ 半導体チャネル
３４ ソース／ドレイン領域
３５ 強誘電体電界効果トランジスタ
４０ 強誘電体キャパシタ
４２ 導電体材料

Claims (12)

  1. 間に半導体チャネルを有する一対のソース／ドレイン領域と、
    ゲート構造物と、
    を備える強誘電体電界効果トランジスタであって、
    前記ゲート構造物は、
    強誘電性ゲート絶縁体材料と、
    導電性ゲート電極と、
    基板の上面上の、少なくとも２種の異なる組成の非強誘電性金属酸化物を含む複合積層物であって、該複合積層物は、第１の層、第２の層、及び第３の層を含む３つ以上の個別の層を有し、前記第２の層は、前記第１及び第３の層と物理的に直接接触し、前記複合積層物に含まれる前記層のうちの少なくとも１つは、ＳｃＯｘ、Ｓｃ２Ｏ３ 、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＳｒＯｘ、ＳｒＯ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘ からなるグループの中から選択された金属酸化物を含む、複合積層物と、
    を含む、強誘電体電界効果トランジスタ。
  2. 前記複合積層物は、ＺｒＯ ｘ 、Ｔａ ｘ Ｏ ｙ 、ＨｆＯ ｘ 、ＴｉＯ ｘ 、ＡｌＯ ｘ 、及びＳｉＯ２ のうちの１種以上を更に含む、請求項１に記載の強誘電体電界効果トランジスタ。
  3. 間に強誘電性金属酸化物材料を有する２つの導電性キャパシタ電極であって、前記強誘電性金属酸化物材料は、遷移金属酸化物、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、酸化チタンストロンチウム、酸化チタン、及びチタン酸バリウムストロンチウムからなるグループのうちの１種以上を含み、かつ、その中にドーパントを有し得、該ドーパントは、シリコン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、ストロンチウム、ルテチウム、ジスプロシウム、ガドリニウム、プラセオジム、クロム、ニオブ、タンタル、ハフニウム、ジルコニウム、バナジウムマンガン、コバルト、ニッケル、炭素、及び任意のその他の希土類元素のうちの１種以上を含む、２つの導電性キャパシタ電極と、
    前記導電性キャパシタ電極のうちの少なくとも一方と前記強誘電性金属酸化物材料との間の非強誘電性材料であって、該非強誘電性材料は、少なくとも３つの個別の層と、少なくとも２種の異なる非強誘電性金属酸化物組成物とを含み、該少なくとも２種の異なる非強誘電性金属酸化物組成物は、互いに物理的に直接接触し、かつ、ＳｃＯｘ、Ｓｃ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＳｒＯｘ、ＳｒＯ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択され、前記非強誘電性材料は、前記非強誘電性材料に近い方の前記導電性キャパシタ電極の導電率よりも低い全体的な導電率を有する、非強誘電性材料と、
    を含む強誘電体キャパシタ。
  4. 前記導電性キャパシタ電極の各々は、個々に、ＩｒＯｘ、ＳｒＲｕＯ３、ＲｕＯｘ、ＬＳＣＯ、ＴｉＳｉｘ、ＴａＳｉｘ、ＲｕＳｉｘ、ＷＮｘＳｉｙ、Ｒｕ、ＴｉＡｌＮ、ＴａＮ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＲｕＳｉｘＮｙ、及びＲｕＳｉｘＴｉｙＮｚからなるグループの中から選択された１種以上の材料を含む、請求項３に記載の強誘電体キャパシタ。
  5. 前記非強誘電性金属酸化物組成物は、ＴａｘＯｙ、ＹＯｘ、ＣｅＯｘ、ＴｉＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＭｇＯｘ、ＨｆＯｘ、及びＮｂＯｘからなるグループの中から選択された少なくとも１種の組成物を更に含む、請求項３に記載の強誘電体キャパシタ。
  6. 前記少なくとも１種の組成物はＮｂＯｘである、請求項５に記載の強誘電体キャパシタ。
  7. 前記強誘電性金属酸化物材料は、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、及び酸化チタンストロンチウムからなるグループのうちの１種以上を含む、請求項６に記載の強誘電体キャパシタ。
  8. 間に半導体チャネルを有する一対のソース／ドレイン領域と、
    ゲート構造物と、
    を備える強誘電体電界効果トランジスタであって、
    前記ゲート構造物は、
    ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、酸化ストロンチウム、及び酸化チタンストロンチウムからなるグループのうちの１種以上を含む強誘電性ゲート絶縁体材料と、
    導電性ゲート電極と、
    少なくとも２種の非強誘電性金属酸化物組成物を含む少なくとも３つの個別の層を含む複合積層物であって、前記少なくとも２種の非強誘電性金属酸化物組成物は、互いに物理的に直接接触し、かつ、ＳｃＯｘ、Ｓｃ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＳｒＯｘ、ＳｒＯ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択され、前記複合積層物は、前記導電性ゲート電極の導電率よりも小さい全体的な導電率を有する、複合積層物と、
    を含む、強誘電体電界効果トランジスタ。
  9. 前記強誘電性ゲート絶縁体材料は、前記複合積層物に直接対向している、請求項８に記載の強誘電体電界効果トランジスタ。
  10. 前記非強誘電性金属酸化物組成物は、ＴａｘＯｙ、ＹＯｘ、ＣｅＯｘ、ＴｉＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＭｇＯｘ、ＨｆＯｘ、及びＮｂＯｘからなるグループの中から選択された少なくとも１種の組成物を更に含む、請求項８に記載の強誘電体電界効果トランジスタ。
  11. 前記少なくとも１種の組成物はＮｂＯｘである、請求項１０に記載の強誘電体電界効果トランジスタ。
  12. 導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法であって、
    基板上にあって且つ前記基板の上面に物理的に直接接触している複合積層物を形成することであって、前記複合積層物は、第１の非強誘電性金属酸化物と、該第１の非強誘電性金属酸化物上の第２の非強誘電性金属酸化物とを含む少なくとも３つの個別の層を含み、前記第１及び第２の非強誘電性金属酸化物は、互いに異なる組成であり、かつ、その各々が、個々に、ＴｉＯｘ、ＡｌＯｘ、Ａｌ２Ｏ３、ＳｃＯｘ、Ｓｃ２Ｏ３、ＺｒＯｘ、ＹＯｘ、Ｙ２Ｏ３、ＭｇＯｘ、ＭｇＯ、ＨｆＯｘ、ＳｒＯｘ、ＳｒＯ、ＴａｘＯｙ、ＮｂＯｘ、ＧｄＯｘ、ＭｏＯｘ、ＲｕＯｘ、ＬａＯｘ、ＶｘＯｙ、ＩｒＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＳｍＯｘ、及びＬｕＯｘからなるグループの中から選択される、ことと、
    前記複合積層物の直接上に非強誘電性金属酸化物含有絶縁体材料を形成することであって、前記非強誘電性金属酸化物含有絶縁体材料は、その最初の形成時に強誘電性になり、かつ、イットリウム・ジルコニウム酸化物、ハフニウム・ジルコニウム酸化物、ハフニウム・シリコン酸化物、及びハフニウム・ジルコニウム・シリコン酸化物からなるグループのうちの少なくとも１種を含む、ことと、
    前記複合積層物及び前記絶縁体材料の上に導電性材料を形成することと、
    を含む方法。
JP2021023418A 2015-12-03 2021-02-17 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法 Active JP7265570B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/958,182 US9876018B2 (en) 2015-12-03 2015-12-03 Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US14/958,182 2015-12-03

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018527999A Division JP6883038B2 (ja) 2015-12-03 2016-11-21 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電材料及び強誘電体材料を含む電子部品の形成に用いられる方法

Publications (2)

Publication Number Publication Date
JP2021073747A JP2021073747A (ja) 2021-05-13
JP7265570B2 true JP7265570B2 (ja) 2023-04-26

Family

ID=58797884

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018527999A Active JP6883038B2 (ja) 2015-12-03 2016-11-21 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電材料及び強誘電体材料を含む電子部品の形成に用いられる方法
JP2021023418A Active JP7265570B2 (ja) 2015-12-03 2021-02-17 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018527999A Active JP6883038B2 (ja) 2015-12-03 2016-11-21 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電材料及び強誘電体材料を含む電子部品の形成に用いられる方法

Country Status (7)

Country Link
US (4) US9876018B2 (ja)
EP (1) EP3384532A4 (ja)
JP (2) JP6883038B2 (ja)
KR (3) KR102208970B1 (ja)
CN (2) CN113644194B (ja)
TW (1) TWI600057B (ja)
WO (1) WO2017095678A1 (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017027744A1 (en) * 2015-08-11 2017-02-16 James Lin Integrated circuit including ferroelectric memory cells and methods for manufacturing
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US9786345B1 (en) * 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10957807B2 (en) * 2017-04-19 2021-03-23 The Board Of Trustees Of The University Of Alabama PLZT thin film capacitors apparatus with enhanced photocurrent and power conversion efficiency and method thereof
US10319426B2 (en) * 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
CN109087997A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电膜层的制造方法、铁电隧道结单元、存储器元件及其写入与读取方法
WO2018236360A1 (en) * 2017-06-20 2018-12-27 Intel Corporation Phase field effect transistors having ferroelectric gate dielectrics
WO2018236361A1 (en) * 2017-06-20 2018-12-27 Intel Corporation Ferroelectric field effect transistors (fefets) having band-engineered interface layer
US10950384B2 (en) 2017-08-30 2021-03-16 Micron Technology, Inc. Method used in forming an electronic device comprising conductive material and ferroelectric material
DE102018108152A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterbauelement und herstellungsverfahren davon
US11239361B2 (en) 2017-09-29 2022-02-01 Intel Corporation Multilayer insulator stack for ferroelectric transistor and capacitor
US10930751B2 (en) 2017-12-15 2021-02-23 Micron Technology, Inc. Ferroelectric assemblies
US10553673B2 (en) 2017-12-27 2020-02-04 Micron Technology, Inc. Methods used in forming at least a portion of at least one conductive capacitor electrode of a capacitor that comprises a pair of conductive capacitor electrodes having a capacitor insulator there-between and methods of forming a capacitor
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US11502103B2 (en) 2018-08-28 2022-11-15 Intel Corporation Memory cell with a ferroelectric capacitor integrated with a transtor gate
US10790145B2 (en) 2018-09-05 2020-09-29 Micron Technology, Inc. Methods of forming crystallized materials from amorphous materials
US10707298B2 (en) 2018-09-05 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor structures
US11018229B2 (en) 2018-09-05 2021-05-25 Micron Technology, Inc. Methods of forming semiconductor structures
US20200098926A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Transistors with ferroelectric gates
KR20200071852A (ko) * 2018-12-04 2020-06-22 삼성전자주식회사 강유전층을 포함하는 전자 소자
US11476260B2 (en) * 2019-02-27 2022-10-18 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
WO2020181049A1 (en) 2019-03-06 2020-09-10 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
US10971500B2 (en) * 2019-06-06 2021-04-06 Micron Technology, Inc. Methods used in the fabrication of integrated circuitry
US11063131B2 (en) * 2019-06-13 2021-07-13 Intel Corporation Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering
US11335790B2 (en) * 2019-09-20 2022-05-17 Sandisk Technologies Llc Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
US11139315B2 (en) * 2019-10-31 2021-10-05 Qualcomm Incorporated Ferroelectric transistor
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
WO2021137432A1 (ko) * 2019-12-30 2021-07-08 울산과학기술원 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
KR20210085460A (ko) * 2019-12-30 2021-07-08 삼성전자주식회사 강유전성의 커패시터, 트랜지스터, 메모리 소자 및 강유전성의 커패시터의 제조방법
KR102336608B1 (ko) * 2019-12-30 2021-12-09 울산과학기술원 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
US11424268B2 (en) * 2020-01-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US12256547B2 (en) 2020-01-22 2025-03-18 Sunrise Memory Corporation Silicon oxide nitride tunnel dielectric for a storage transistor in a 3-dimensional NOR memory string array
TWI767512B (zh) 2020-01-22 2022-06-11 美商森恩萊斯記憶體公司 薄膜儲存電晶體中冷電子抹除
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
KR20210138993A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 박막 구조체 및 이를 포함하는 반도체 소자
US11569382B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11980037B2 (en) 2020-06-19 2024-05-07 Intel Corporation Memory cells with ferroelectric capacitors separate from transistor gate stacks
US12051749B2 (en) * 2020-06-23 2024-07-30 Taiwan Semiconductor Manufacturing Company Limited Interfacial dual passivation layer for a ferroelectric device and methods of forming the same
US11581335B2 (en) * 2020-06-23 2023-02-14 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric tunnel junction devices with metal-FE interface layer and methods for forming the same
US11302529B2 (en) * 2020-07-09 2022-04-12 Taiwan Semiconductor Manufacturing Company Ltd. Seed layer for ferroelectric memory device and manufacturing method thereof
US20220140146A1 (en) * 2020-10-30 2022-05-05 Applied Materials, Inc. Ferroelectric devices enhanced with interface switching modulation
US11996462B2 (en) 2020-11-13 2024-05-28 Sandisk Technologies Llc Ferroelectric field effect transistors having enhanced memory window and methods of making the same
US11545506B2 (en) * 2020-11-13 2023-01-03 Sandisk Technologies Llc Ferroelectric field effect transistors having enhanced memory window and methods of making the same
US11594553B2 (en) 2021-01-15 2023-02-28 Sandisk Technologies Llc Three-dimensional ferroelectric memory device containing lattice-matched templates and methods of making the same
US12137572B2 (en) * 2021-02-26 2024-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of manufacturing the same
US11557609B2 (en) * 2021-03-04 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method of forming the same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
US12069862B2 (en) * 2021-07-23 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor dies including low and high workfunction semiconductor devices
CN116997967A (zh) * 2021-08-27 2023-11-03 华为技术有限公司 铁电存储器及其形成方法、电子设备
CN117561804A (zh) * 2021-10-21 2024-02-13 华为技术有限公司 铁电器件、存储装置及电子设备
CN114023876B (zh) * 2021-10-29 2023-08-25 华中科技大学 一种基于HfO2/ZrO2或HfO2/Al2O3超晶格铁电忆阻器及其制备
JP2023179982A (ja) 2022-06-08 2023-12-20 国立研究開発法人産業技術総合研究所 強誘電体キャパシタ
US20240008287A1 (en) * 2022-07-04 2024-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198495A (ja) 2000-12-25 2002-07-12 Sony Corp 半導体装置およびその製造方法
JP2005101517A (ja) 2003-09-02 2005-04-14 Matsushita Electric Ind Co Ltd 容量素子及び半導体記憶装置
WO2015141625A1 (ja) 2014-03-17 2015-09-24 株式会社 東芝 不揮発性記憶装置

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444008A (en) * 1993-09-24 1995-08-22 Vlsi Technology, Inc. High-performance punchthrough implant method for MOS/VLSI
JP3310881B2 (ja) 1995-08-04 2002-08-05 ティーディーケイ株式会社 積層薄膜、電子デバイス用基板、電子デバイスおよび積層薄膜の製造方法
US5753934A (en) 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
JP3891603B2 (ja) * 1995-12-27 2007-03-14 シャープ株式会社 強誘電体薄膜被覆基板、キャパシタ構造素子、及び強誘電体薄膜被覆基板の製造方法
JP3435966B2 (ja) 1996-03-13 2003-08-11 株式会社日立製作所 強誘電体素子とその製造方法
JPH10182292A (ja) * 1996-10-16 1998-07-07 Sony Corp 酸化物積層構造およびその製造方法
KR100219522B1 (ko) * 1997-01-10 1999-09-01 윤종용 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법
JP3103916B2 (ja) 1997-07-09 2000-10-30 ソニー株式会社 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
JP3212930B2 (ja) * 1997-11-26 2001-09-25 日本電気株式会社 容量及びその製造方法
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
US6339238B1 (en) 1998-10-13 2002-01-15 Symetrix Corporation Ferroelectric field effect transistor, memory utilizing same, and method of operating same
US6172385B1 (en) 1998-10-30 2001-01-09 International Business Machines Corporation Multilayer ferroelectric capacitor structure
US6236076B1 (en) * 1999-04-29 2001-05-22 Symetrix Corporation Ferroelectric field effect transistors for nonvolatile memory applications having functional gradient material
CN1358326A (zh) * 1999-06-10 2002-07-10 塞姆特里克斯公司 高介电常数的金属氧化物薄膜
US6495878B1 (en) 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
US6318647B1 (en) 1999-08-18 2001-11-20 The Procter & Gamble Company Disposable cartridge for use in a hand-held electrostatic sprayer apparatus
DE19946437A1 (de) 1999-09-28 2001-04-12 Infineon Technologies Ag Ferroelektrischer Transistor
US7700454B2 (en) 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
JP2003133531A (ja) * 2001-10-26 2003-05-09 Fujitsu Ltd 電子装置とその製造方法
US6878980B2 (en) 2001-11-23 2005-04-12 Hans Gude Gudesen Ferroelectric or electret memory circuit
US6773930B2 (en) 2001-12-31 2004-08-10 Texas Instruments Incorporated Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier
US7053433B1 (en) * 2002-04-29 2006-05-30 Celis Semiconductor Corp. Encapsulated ferroelectric array
US7164165B2 (en) * 2002-05-16 2007-01-16 Micron Technology, Inc. MIS capacitor
JP4331442B2 (ja) 2002-06-14 2009-09-16 富士通マイクロエレクトロニクス株式会社 強誘電体キャパシタ及びその製造方法並びに強誘電体メモリ
JP3840207B2 (ja) * 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
US7314842B2 (en) * 2002-10-21 2008-01-01 E.I. Du Pont De Nemours And Company Substituted barium titanate and barium strontium titanate ferroelectric compositions
DE10303316A1 (de) * 2003-01-28 2004-08-12 Forschungszentrum Jülich GmbH Schneller remanenter Speicher
KR20040070564A (ko) 2003-02-04 2004-08-11 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
JP4901105B2 (ja) 2003-04-15 2012-03-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP3892424B2 (ja) * 2003-07-24 2007-03-14 松下電器産業株式会社 強誘電体容量素子の製造方法
US7015564B2 (en) 2003-09-02 2006-03-21 Matsushita Electric Industrial Co., Ltd. Capacitive element and semiconductor memory device
JP2005294308A (ja) * 2004-03-31 2005-10-20 Fujitsu Ltd 強誘電体膜を含んだ電子素子とその製造方法
JP4025316B2 (ja) 2004-06-09 2007-12-19 株式会社東芝 半導体装置の製造方法
US7180141B2 (en) * 2004-12-03 2007-02-20 Texas Instruments Incorporated Ferroelectric capacitor with parallel resistance for ferroelectric memory
US7220600B2 (en) 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods
JP4690234B2 (ja) * 2006-03-31 2011-06-01 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4882548B2 (ja) * 2006-06-30 2012-02-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7772014B2 (en) 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
US7709359B2 (en) 2007-09-05 2010-05-04 Qimonda Ag Integrated circuit with dielectric layer
US20090087623A1 (en) * 2007-09-28 2009-04-02 Brazier Mark R Methods for the deposition of ternary oxide gate dielectrics and structures formed thereby
US8304823B2 (en) 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
US8389300B2 (en) * 2010-04-02 2013-03-05 Centre National De La Recherche Scientifique Controlling ferroelectricity in dielectric films by process induced uniaxial strain
US9041082B2 (en) * 2010-10-07 2015-05-26 International Business Machines Corporation Engineering multiple threshold voltages in an integrated circuit
KR20140004855A (ko) * 2012-07-03 2014-01-14 서울대학교산학협력단 음의 커패시턴스를 가지는 강유전체를 이용한 커패시터 소자
US8796751B2 (en) * 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
JP2014103226A (ja) * 2012-11-20 2014-06-05 Mitsubishi Materials Corp 強誘電体薄膜の製造方法
US20140147940A1 (en) * 2012-11-26 2014-05-29 Texas Instruments Incorporated Process-compatible sputtering target for forming ferroelectric memory capacitor plates
US9053801B2 (en) * 2012-11-30 2015-06-09 Micron Technology, Inc. Memory cells having ferroelectric materials
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
RU2679960C2 (ru) 2013-10-10 2019-02-14 Общество С Ограниченной Ответственностью "Яндекс" Способ и система базы данных для нахождения документов
US9269785B2 (en) * 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
US9147689B1 (en) 2014-04-16 2015-09-29 Micron Technology, Inc. Methods of forming ferroelectric capacitors
US9755041B2 (en) * 2014-04-30 2017-09-05 Purdue Research Foundation NEMS devices with series ferroelectric negative capacitor
US10242989B2 (en) * 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
US9530833B2 (en) * 2014-06-17 2016-12-27 Globalfoundaries Inc. Semiconductor structure including capacitors having different capacitor dielectrics and method for the formation thereof
CN105139886B (zh) 2015-07-24 2018-05-08 Tcl移动通信科技（宁波）有限公司 一种应用转接装置的音乐播放方法及系统
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198495A (ja) 2000-12-25 2002-07-12 Sony Corp 半導体装置およびその製造方法
JP2005101517A (ja) 2003-09-02 2005-04-14 Matsushita Electric Ind Co Ltd 容量素子及び半導体記憶装置
WO2015141625A1 (ja) 2014-03-17 2015-09-24 株式会社 東芝 不揮発性記憶装置

Also Published As

Publication number Publication date
US20180102374A1 (en) 2018-04-12
TW201730922A (zh) 2017-09-01
JP6883038B2 (ja) 2021-06-02
KR20210011510A (ko) 2021-02-01
US20230121892A1 (en) 2023-04-20
CN113644194A (zh) 2021-11-12
WO2017095678A1 (en) 2017-06-08
EP3384532A1 (en) 2018-10-10
KR20180076369A (ko) 2018-07-05
TWI600057B (zh) 2017-09-21
JP2018536998A (ja) 2018-12-13
KR20200100213A (ko) 2020-08-25
CN108369956A (zh) 2018-08-03
US9876018B2 (en) 2018-01-23
CN113644194B (zh) 2024-11-29
US10748914B2 (en) 2020-08-18
KR102208970B1 (ko) 2021-01-29
US20170162587A1 (en) 2017-06-08
US11856790B2 (en) 2023-12-26
EP3384532A4 (en) 2019-07-17
US11552086B2 (en) 2023-01-10
JP2021073747A (ja) 2021-05-13
CN108369956B (zh) 2021-08-31
KR102415069B1 (ko) 2022-06-30
US20200373314A1 (en) 2020-11-26

Similar Documents

Publication Publication Date Title
JP7265570B2 (ja) 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電性材料及び強誘電体材料を含む電子部品の形成に用いられる方法
US12237112B2 (en) Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic device comprising conductive material and ferroelectric material
TWI666800B (zh) 半導體結構，記憶體單元及裝置，包含上述之系統及其相關聯方法
JP6780026B2 (ja) 強誘電体デバイス及びその形成方法
US9147689B1 (en) Methods of forming ferroelectric capacitors
KR102433698B1 (ko) 커패시터 절연체를 사이에 갖는 전도성 커패시터 전극 쌍을 포함하는 커패시터의 적어도 하나의 전도성 커패시터 전극의 적어도 일 부분을 형성하는데 사용되는 방법 및 커패시터를 형성하는 방법
JP2008147491A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230414

R150 Certificate of patent or registration of utility model

Ref document number: 7265570

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150