KR100219522B1

KR100219522B1 - 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법

Info

Publication number: KR100219522B1
Application number: KR1019970000529A
Authority: KR
Inventors: 강상범
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-10
Filing date: 1997-01-10
Publication date: 1999-09-01
Also published as: KR19980065506A

Abstract

본 발명은 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명은 결정방향이 (100)인 단결정 실리콘기판 상에 결정방향이 (100)인 단결정 ZrO₂막으로 형성되는 제1 에피텍셜층으로서의 제1 버퍼층과 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층을 (100) 방향으로 성장시켜서 제2 에피텍셜층으로서의 제2 버퍼층(60)을 형성한 다음 이 위에 강유전체막을 형성하여 결정방향이 (100)인 강유전체막을 형성할 수 있다.

따라서 강유전체막의 결함에 기인한 특성저하를 방지할 수 있고, 분극특성이 개선되어 분극반전시 강유전체막의 자구(domain)에 피닝(pinning)현상이 나타나는 것을 방지할 수 있다. 또한, 상기 강유전체막의 성장되는 결정방향을 조절하여 낮은 구동전압에서 고속동작이 가능한 이상적인 강유전체 메모리 장치를 구현할 수 있다.

Description

단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법

본 발명은 강유전체막을 구비하는 반도체장치 및 그 제조방법에 관한 것으로서 특히, 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법에 관한 것이다.

강유전체는 강한 자발분극성을 갖고 있어서 외부 전계의 인가에 의하여 강유전체내부에 자발분극이 발생되고 그 자발분극은 외부전계가 제거된 후에도 존재하고 또한 그 자발분극의 방향은 외부전계의 방향을 변화시켜서 바꿀 수 있는 재료이다. 강유전체의 이와 같은 성질은 현재 널리 사용되고 있는 디지털 메모리 디바이스의 기본원리가 되고 있는 바이너리 메모리의 기본 개념과 일치하기 때문에 PZT(Pb(Zr, Ti)O₃)와 같은 강유전체는 일찍부터 메모리 소재로서 연구대상이었다.

강유전체를 이용한 최초의 메모리 소자는 벌크(bulk) 재료를 이용한 것이어서 그 크기와 동작전압등이 기억소자를 집적하기에는 적합하지가 않아서 몇년전까지만 해도 활발한 연구의 대상에서 제외되었다. 그러나 최근에는 솔겔(sol-gel)법, 스퍼터링(sputtering)법, 유기금속산화막(Metal Organic Chemical Vapor Deposi tion)법등과 같은 박막 형성기술이 크게 발전함에 따라 PZT와 같은 강유전체물질을 박막화하는 것이 가능해졌다. 따라서 강유전체를 메모리 디바이스에 적용하기 위한 연구가 매우 활발하게 진행중이고 제한적으로는 상업화되고 있는 실정이다.

강유전체막을 구비하는 메모리 디바이스의 대표적인 형태는 도 1에 그 단면을 도시한 바와 같이 실리콘 기판(2) 상에 형성된 게이트 적층물(4, 5)의 한 구성요소로서 강유전체막이 사용된 것인데, 구체적으로는 실리콘기판(2) 상에 강유전체막(4)과 금속층(5)이 순차적으로 적층되어 있고 이들 적층물 둘레에는 도전성 불순물층(6)이 형성되어 한개의 트랜지스터를 구성하고 있다. 이와 같이 강유전체막은 트랜지스터의 게이트 영역에서 금속 및 실리콘 기판과 함께 MFS(Metal- Ferroelectric-Semiconductor)구조를 이루고 있다.

강유전체막을 이용하여 메모리 디바이스를 제조하는 방법은 크게 두가지로 나눌 수 있다. 하나는 강유전체를 이용하여 커패시터를 제조하고 이 커패시터에 저장된 두 방향의 신호를 읽고 또 쓰기 위하여 트랜지스터를 이용하는 방법으로써 소위 한개의 트랜지스터와 한개의 커패시터(1T/1C) 또는 2개의 트랜지스터와 2개의 커패시터(2T/2C)라고 불리는 방법이다. 이와 같은 메모리 디바이스는 통칭하여 페로일렉트릭 렘(Ferroelectric RAM:이하, FRAM이라 한다)이라 불리는데, 기본적으로는 다이내믹 램(Dinamic RAM)의 동작원리에 준하는 기본 개념을 갖고 있다. 물론 DRAM과는 달리 정기적인 리프레쉬(refresh)가 필요치 않고 전원이 공급되지 않더라도 저장된 데이타가 지워지지 않는 불휘발성 메모리이다.

그러나 이와 같은 디바이스는 커패시터에 저장된 자발분극의 반전과 비반전을 이용하는 것을 원리로 하고 있기 때문에 한번 저장된 정보를 읽어내면 그 정보가 지워지므로 다시 읽을 때와 같은 정보를 써주어야 하는 정보파괴형 메모리 디바이스(Destructive Read Out:이하, DRO라 한다)이다.

이와 달리 저장된 정보를 파괴하지 않고 읽어낼 수 있는 방법이 있는데, 소위 비 파괴 판독(Nondestructive Read Out:이하, NDRO라 한다)형 페로일렉트릭 메모리 디바이스이다. 이와 같은 디바이스는 기본적으로 트랜지스터의 게이트 또는 게이트 전극상에 페로일렉트릭 게이트 커패시터를 형성하고 이 페로일렉트릭 게이트 커패시터가 갖는 자발분극 방향에 따라 게이트 산화막아래의 기판 표면에 형성되는 채널의 존재여부가 결정된다. 이와 같은 메모리 디바이스는 기존의 DRAM이나 FRAM에 비해서 별도의 커패시터를 형성할 필요 없이 단일 트랜지스터상에 커패시터를 형성하기 때문에 집적화면에서 유리한 점이 있다. 하지만, DRAM과 같이 랜덤 액세스(random access)동작을 특정 셀을 선택하기 위한 부가적인 트랜지스터 즉, 액세스나 선택 트랜지스터가 필요하다. 이러한 형태의 NDRO형 페로일렉트릭 메모리 디바이스를 통칭하여 페로일렉트릭 플로팅 게이트 램 즉, FFRAM이라 한다.

FFRAM은 기존의 터널링 전자들을 이용하는 플레쉬 메모리와 같은 불휘발성 메모리에 비해 여러가지 잇점이 있는데, 먼저, 플레쉬 메모리가 터널링 산화막의 열화에 의하여 그 기록횟수가 10⁵-10⁶정도인데 반해 FFRAM의 경우는 페로일렉트릭의 자발분극을 이용하므로 이보다 훨씬 많다. 현재 사용하고 있는 대표적인 귀금속인 백금을 커패시터의 전극으로 사용하는 경우 피로(fatigue)문제가 있음에도 불구하고 10⁹정도의 기록횟수가 가능하다. 더욱이 커패시터의 전극을 산화물 전도체로 대체할 경우에는 그 기록횟수는 10¹⁴-10¹⁵정도가 가능한 것으로 보고되고 있다. 또한, FFRAM은 페로일렉트릭 박막의 형성두께를 조절하여 코어시브 전압(coercive voltage), 즉, 페로일렉트릭의 자발분극을 반전시키는데 필요한 전압을 낮출 수 있다. 즉, FFRAM의 동작개시 전압을 3V∼5V정도로 낮게할 수 있다. 따라서 저전압동작이 가능하다. 뿐만 아니라 플레쉬 메모리가 게이트 산화막을 통해서 전자의 터널링이 이루어지는 시간에 비해 FFRAM의 분극반전 시간이 훨씬 빨리 이루어진다(10나노초 정도). 따라서 FFRAM은 저전압 고속동작이 가능한 불휘발성 비파괴형 메모리 디바이스의 구현을 가능하게 한다.

FFRAM을 구현하는데 있어서의 마주치는 문제점으로는, 강유전체로 사용되는 PZT는 실리콘성분을 함유하고 있는 물질, 예컨데, 기판이나 실리콘 산화막과 심한 화학반응이나 상호확산을 일으켜서 그 제조공정이 극히 어렵다는 것이다.

최근 일본의 롬(Rohm)사는 산화 이리듐(IrO₂)이 PZT를 강유전체로 사용하는 커패시터의 전극재료로서 우수한 특성을 나타낸다는 것을 밝혔다. 이를 바탕으로 FFRAM을 실용화하기 위한 다양한 방법이 제시되고 있다. 그중의 하나가 나카무라등에 의해 출원된 SEMICONDUCTOR MEMORY DEVICE HAVING FERRO ELECTRIC FILM이라는 제하의 미국특허(출원번호 5,345,414)인데, 이 특허는 FFRAM의 회로설계에 관련된 특허이다. 이 특허에서는 한개의 페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 하고 있는데, 부가적으로 이 트랜지스터를 구동하기위하여 쓰기와 삭제용 트랜지스터와 읽기용 트랜지스터가 각 한개씩 구비되어 있다. 결국, 하나의 메모리 셀을 세개의 트랜지스터로 구성한다.

페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 구성하는 종래 기술의 다른 예는 국내 특허(출원번호:96-29878)에서 찾을 수 있다. 이 특허는 페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 하는데, 부가적으로 이 트랜지스터를 구동하기 위하여 액세스 트랜지스터와 신호의 읽기에 필요한 드라이브 라인를 각 한개씩 구비하고 있다.결국, 이 특허는 두개의 트랜지스터와 한개의 드라이브 라인으로 메모리 셀을 구현함으로써 미국특허 5,345,414에 비해 회로를 단순화하고 칩의 면적을 감소할 수 있다.

도 1에 도시된 바와 같이 게이트 영역에 MFS형태의 게이트 적층물을 갖는 종래 기술에 의한 강유전체막을 구비하는 반도체장치 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

먼저, 종래 기술에 의한 MFS형태의 게이트 적층물을 구비하는 반도체장치를 도 2 및 도 3을 참조하여 설명한다.

도 2는 종래 기술에 의한 MFS형태로 게이트 영역상에 강유전체막을 구비하는 반도체장치 구조의 일부의 평면도이고, 도 3은 도 2의 Ⅱ-Ⅱ방향 단면도이다.

도 2 및 도 3은 종렬로 서로 근접해 있는 두개의 제1 메모리 셀(210A)과 제1 메모리 셀(210C)의 배열을 나타낸다. 제1 메모리 셀(210A)과 관련된 모든 성분들은 영문 대문자 A로 표시한다. 그리고 제2 메모리 셀(210C)과 관련된 모든 성분들은 영문 대문자 C로 표시한다. 이들 성분 가운데 동일한 숫자를 갖는 영문대문자로 표시된 성분들은 같은 기능을 갖는다.

구체적으로, P형 실리콘 기판(220)의 표면근처에 필드산화막(221)에 의해 분리된 활성영역(228)이 형성되어 있다. 활성영역(228)에는 N형 불순물 확산층들(222A, 222C 및 232)이 소정의 간격을 두고 형성되어 있다. 인접한 메모리 셀들(210A, 210C)은 상기 N형 불순물 확산층(232)을 공유한다. 메모리 셀들(210A, 210C)은 배열상 서로 동등하게 배열되어 있다. 따라서 이들중 참조부호 210A로 표시되는 메모리 셀을 선택해서 설명한다.

반도체 기판(220) 상의 N형 불순물 확산층들(222A, 232)사이에는 게이트 산화막(233A), 게이트 전극(223A), 층 절연막(224A)이 순차적으로 형성되어 있는데 불순물 확산층(222A)에 접해서 형성되어 있다. 층 절연막(224A)로부터 상기 반도체기판(220)의 표면까지 확장되는 패로일렉트릭 게이트막(225A)이 확산층(232)에 접해서 형성되어 있다. 그리고 도전성 박막(236A)이 페로일렉트릭 게이트막(225A) 상에 형성되어 있다. 게이트 전극(223A)은 임의의 방향으로 확장되어 읽기용 워드라인(Reading Word Line:이하, RWL1)처럼 작용한다.

게이트전극(223A)위에 있는 상기 도전성박막(226A)의 일단과 한쪽이 접촉되어 있는 반도체 막(227A)이 형성되어 있는데, 반도체 막(227A)은 필드산화막(221)까지 확장되어 있다. 더욱이 반도체 막(227A)은 필드산화막(221) 상에 벨트(belt) 또는 밴드(band)형태로 확장되어 있다. 필드산화막(221) 상에 확장되는 반도체 박막의 밴드형 부분은 소거용 워드라인(Erasing Word Line:이하, WEWL1이라 한다)으로 사용된다.

절연물질로 형성된 측벽(247)과 절연막(248)은 반도체박막(227A)과 게이트전극(223A)사이 및 반도체 박막(227A)과 N형 불순물 확산층(222A)사이에 형성되어 있다. 반도체박막(227A)은 쓰기와 소거용 트랜지스터로 작용하는 한개의 N채널 금속 산화물 반도체 박막 트랜지스터(Metal Oxide Semicnductor Thin Film Transistor:이하, MOSTFT라 한다)(213A)로 구성된다.

도전성 박막(226A)에는 선택적으로 불순물이 주입되어 되어 있다. 그리고 N형 확산층(222A)위에는 채널 영역(235A)이 준비되어 있다. 또한 드레인 영역(236A)과 소오스영역(237A)은 채널영역의 양측과 접촉되어 있다. 이러한 배열에서 N형 불순물확산층(222A)의 포텐셜을 조절하여 채널영역(235A)에 채널의 존재여부를 조절할 수 있다.

N형 불순물 확산층(222A)은 상기 MOSTFT(213A)의 게이트로 작용할 수 있다. 도 2에 도시된 바와 같이 상기 N형 불순물 확산층(222A)은 콘택홀(239A)에서 제1 비트라인(BL1)에 연결되어 있다.

게이트전극(223A)이 형성되어 있는 위치에서 하나의 반전층(inversion layer)이 게이트전극(223A)에 인가된 전압에 따라 기판(220)의 표면에 나타나거나 사라질 수 있다. 즉, 게이트 전극(223A)이 형성된 한 영역에 읽기용 트랜지스터에 해당하는 N채널 금속 산화물 반도체 필드효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor:이하, MOSFET라 한다)(212A)가 형성되어 있다. 또한, 페로일렉트릭 게이트 막(225A)이 기판(220)과 접촉되어 있는 위치에서 상기 페로일렉트릭 게이트 막(225A)의 분극에 의존해서 상기 기판(220)에 반전층이 나타나거나 사라지는 두 종류의 안정한 상태가 있을 수 있다.

페로일렉트릭 게이트 막(225A)의 분극은 정해진 값 또는 도전성 박막(226A)과 기판(220)사이에서 보다 큰 전압을 인가하여 반전시킬 수도 있다. 따라서 N채널 금속 페로일렉트릭 반도체 필드 효과 트랜지스터(Metal Ferroelectric Semiconductor Field Effect Transistor:이하, MFSEFT라 한다)(211A)가 상기 페로일렉트릭 게이트 막(225A)이 기판(220)과 접촉되는 면적에 형성되어 있다고 말할 수 있다. MFSFET는 저장용 필드 효과 트랜지스터와 같은 기능을 한다.

도 3에서 참조번호 230과 231은 각각 층간절연막과 표면보호막이다.

계속해서 이러한 구성요소를 갖는 반도체 메모리 디바이스의 제조방법을 설명한다.

도 4 내지 도 23은 종래 기술에 의한 반도체 메모리 장치의 제조방법을 단계별로 나타낸 도면들인데, 먼저, 도 4에 도시한 바와 같이 p형 실리콘 기판(220)의 전면에 얇은 산화막(233)을 성장시킨다. 이어서 도 5에 도시한 바와 같이 산화막(233) 상의 활성영역에 해당하는 영역에 실리콘 나이트라이드막(245)을 형성한다. 도 5의 결과물을 산화시켜서 실리콘 나이트라이드막(245)이 형성되지 않은 영역에서 산화막(233)을 더욱 성장시킨다. 이 결과 도 6에 도시한 바와 같이 기판(220)에 필드산화막(221)이 형성된다. 이렇게 해서 활성영역은 로코스(LOCOS:Local Oxidation of Silicon)에 의해 분리된다.

다음에, 실리콘 나이트라이드막(245)을 제거한다. 그리고 도 7에 도시한 바와 같이 금속막(223), 절연막(224)을 도 6의 결과물 전면에 순차적으로 형성한다. 이어서 도 8에 도시한 바와 같이, 산화막(233), 금속막(223) 및 절연막(224)을 순차적으로 패터닝하여 게이트 산화막(233A), 게이트 전극(223A) 및 층 절연막(224A)을 형성한다. 게이트 산화막(233A), 게이트 전극(223A) 및 층 절연막(224A)으로 구성되는 적층물(249)을 마스크로 하여 결과물 전면에 이온을 주입함으로써 자기정렬적으로 N형 불순물 확산층(222A)을 형성할 수 있다. 이 경우에 어떤 적절한 마스크를 N형 불순물 확산층(222A)의 반대편이고 적층물(249)에 접촉되는 영역에 형성하여 이온이 주입되지 않도록 한다.

층 절연막(224A)이 게이트 전극(223A) 상에 형성되는데, 이것은 후속 단계에서 형성되는 페로일렉트릭 게이트 막(225A)에서 분극이 게이트 전극(223A)에 인가되는 전압에 의해 변화되는 것이 방해되기 때문이다. 따라서 층 절연막(224A)은 실리콘 산화막과 같은 저 유전상수를 갖는 물질을 사용한다.

이후, 도 9에 도시한 바와 같이, 페로일렉트릭 막(225)과 도전성 박막(226)을 도 8의 결과물 전면에 순차적으로 형성한다. 그리고 도 20에 도시한 바와 같이 페로일렉트릭 막(225)과 도전성 박막(226)을 패터닝한다. 이 결과 페로일렉트릭 게이트 막(225A)와 적층물(249)로부터 N형 불순물 확산층(222A)과 반대되는 방향으로 확장되는 도전성 박막(226A)이 형성된다. 페로일렉트릭 게이트 막(225A)의 일부는 기판(220)과 접촉되어 있는 상태이다.

페로일렉트릭 게이트 막(225A)은 PZT(Pb(Zr,Ti)O₃)와 같은 페로일렉트릭 물질을 사용하여 형성할 수 있다. 그러나 PZT는 실리콘층과는 좋은 정렬을 이루기 어렵다. 그러므로 페로일렉트릭 게이트막(225A)과 기판(220)사이에는 통상 층간절연막을 형성한다. 층간절연막으로서는 CaF₂, SrF₂, 또는 이와 유사한 형성(flourite) 구조를 가지는 불화물이 사용될 수 있다. PZT외에도 페로일렉트릭 막(225)에 적합한 물질들로는 ABO₃형 페로브스카이트 구조(여기서, A 및 B는 금속원소) 예컨데, PLZT, PTO, BTO와 같은 물질 그리고 다른 ABO₃형 페로일렉트릭 물질을 사용할 수 있다. 다른 방안으로 그와 같은 ABO₃형 페로일렉트릭 물질은 아니지만 BaMgF₄, NaCaF₃, K₂ZnCl₄등과 같은 할로겐화물과 Zn_1-xCd_xTe, GeTe, Sn₂P₂S₆등과 같은 칼코게나이드(chalcogenides)를 사용할 수도 있다.

페로일렉트릭 게이트 막(225A)의 패터닝은 습식식각으로 실행할 수 있다. 그러나 이온 밀링(milling)이나 반응성 이온 빔 식각(RIBE:Reactive Ion Beam Etching), 반응성 이온 식각과 같은 건식식각으로 실행할 수도 있다.

페로일렉트릭 게이트 막(225A)과 도전성 박막(226A)이 형성된 후 이들은 마스크로 하여 자기정렬적으로 N형 불순물 확산 영역(232)이 형성된다. 이 결과는 도 21에 도시되어 있다.

이 상태에서 실리콘 산화막(246)이 결과물 전면에 적층한 후 에치 백한다. 그 결과 도 21에 도시한 바와 같이 N형 불순물 확산 영역들(222A, 232)사이에 형성되어 있는 적층물(249)의 양 사이드에는 측벽(247)이 형성된다.

이후, 도 22에 도시한 바와 같이 기판(220)을 열 산화하여 노출된 영역을 커버링하는 절연막(248)을 형성한 다음, 패터닝하여 게이트 전극(223A) 위에 형성되어 있는 도전성 박막(226A)의 한끝과 접촉되고 필드산화막(221)상의 영역까지 확장되는 반도체 박막(213A)을 형성한다. 반도체 박막(213A)은 폴리실리콘, 아몰퍼스 실리콘 또는 그와 유사한 물질을 사용하여 형성한다.

반도체 박막(213A)에서, P형 불순물을 N형 불순물 확산 층(222A) 위의 한 영역에 주입하여 채널영역(235A)을 한정한다. 그리고 남아 있는 영역에 N형 불순물을 주입하여 드레인 및 소오스 영역(236A, 237A)을 형성한다.

이 상태에서 도 23에 도시한 바와 같이 도 22의 결과물 전면에 층 절연막(230)을 형성한다. 층 절연막(230)은 PSG(Phospo-Silicate Glass), BPSG(Boron- doped Phospho-Silicate Glass)막으로 형성한다. 다음에는 도 23에는 도시하지 않았지만, 도 2에 도시된 바와 같이 콘택홀(239A)과 다른 요소들을 형성한다. 그리고 비트라인(BL1)에 해당하는 알루미늄 배선과 기타 같은 종류의 것을 형성한다. 이어서 이 결과물 전면에 보호막(231)을 형성한다.

상술한 바와 같은 종래 기술에 의한 MFS형태로 강유전체막을 구비하는 반도체장치에서는 단위 메모리 셀당 적어도 두개의 트랜지스터를 구성요소로 하고 있고 서로 인접하여 기판상에 배열되어 있다. 이러한 종래 기술은, 메모리 셀이 한개의 트랜지스터와 한개의 커패시터로 구성되는 기존의 DRAM에 비해 집적도면에서는 다소 유리한 점이 없지는 않으나 이러한 MFS구조에서는 실리콘기판과 강유전체막간의 확산반응과 강유전체막을 적층하는 과정에서 실리콘 기판에 형성되는 산화막이나 강유전체막의 실리콘기판 계면쪽의 조성변화로 인해 때때로 강유전체막의 특성이 열화되는 수가 있고 이로 인해 강유전체막의 반전분극에 필요한 전압이 높아지고 누설전류가 많아지는 단점이 있다.

MFS형태로 강유전체막을 적용하는 경우에 있어서 발생되는 상기의 단점을 극복하기 위해서 강유전체막을 MFS형태로 사용하지 않고 MFS형태에서 강유전체막(F)과 실리콘 기판(S)사이에 절연물질층으로 형성되는 버퍼층(buffer layer)이 첨가된 MFIS(Metal-Ferroelectric-Insulator- Semiconductor)형태로 널리 사용되고 있다.

그런데, MFIS형태에서 절연물질층(I)으로는 널리 사용되는 물질로는 실리콘 산화막(SiO₂)이나 질화막(Si₃N₄)을 들 수 있는데, 실리콘 산화막이나 질화막은 유전율이 낮기 때문에 잔류분극(remnant polarization)과 분극반전(polarization inversion)에 필요한 FRAM의 구동전압이 높아져서 저 전압구동이 불가능하게 된다. 또한, MFIS형태에서 양질의 강유전체막(F)을 적층하기 위해서는 하층의 절연막(I)의 결정성이 우수해야 한다. 즉, 절연막이 단결정성장을 이루어야 한다.

실리콘 기판상에 다결정질의 절연물질층이나 다결정질의 금속/절연물질층을 적층한 다음 그 위에 다결정의 강유전막을 적층하는 경우는 단결정 실리콘기판(예컨대, 단결정 SrTiO₃기판) 상에 직접 에피텍셜(epitaxial)법으로 단결정 강유전체막을 적층하는 경우보다 잔류분극이나 항자력(coercive force), 리텐션(retention), 피로(fatigue) 또는 임프린트(imprint) 특성이 나타나게 된다.

따라서 강유전체막을 단결정으로 성장시키기 위해 실리콘 기판상에 형성되는 버퍼층에 대한 관심이 높아지고 있고 이에 대한 최근의 연구는 몇몇 특정물질층을 대상으로 이루어지고 있는데, 이중 대표적인 물질이 Y₂O₃와 세슘산화물(CeO₂)과 STO(SrTiO₃)이다. 이들 물질들을 결정학적으로 살펴보면 모두가 실리콘과 격자상수(lattice constant) 비슷하거나 정배수이다. 따라서 두 물질사이에는 격자의 미스매치(mismatch)가 작아서 실리콘 기판상에 양질의 헤테로 에피텍시가 기대되었으나 이들 물질들은 실리콘의 (100) 결정면에서 (100)방향이 아닌 (110)방향의 수직(normal)방향으로 결정이 성장되었다. 이러한 사실은 이들 물질중의 하나인 Y₂O₃를 실리콘 기판상에 성장시킨 결과물의 엑스선 회절결과를 나타낸 도 14를 참조하면 쉽게 알 수 있다. 도 14에서 가로 축은 엑스 선의 입사각을 나타내고 세로 축은 회절된 엑스 선의 세기를 나타낸다. 도 14를 참조하면, 참조번호 10은 Y₂O₃의 (110) 결정면에 의해 회절된 엑스선의 세기인데, 실리콘의 (100) 결정면에 의한 것(8)보다 그 세기가 훨씬 강함을 알 수 있다. 이들 물질들은 도 14에 도시된 바와 같이 한 방향((110) 방향)으로 성장될 수 있지만 다수의 인 플레인 오리엔테이션(in-plane orientation)을 가지게 되어 결과적으로는 단결정이 아닌 다결정 성장을 하게 된다. 이러한 사실은 도 15에서 알 수 있는데 도 15는 (110)방향으로 성장된 Y₂O₃의 (211)결정면에 엑스선을 쪼였을 때 나타나는 회절세기를 나타낸 도면인데, 입방(cubic)구조에서 나타나는 4중 축대칭(4 fold symmetry)이 한개가 아닌 3개가 존재하는 것을 알 수 있다. 따라서 이들 물질들은 인 플레인 오리엔테이션을 가지고 있음을 확실히 알 수 있다.

이와 같이 종래 기술에 의한 강유전체막을 구비하는 반도체장치 및 그 제조방법에서는 강유전체막이 MFIS형태로 사용되고 있는데, 단결정 강유전체막을 형성하기 위해 버퍼층으로 사용되는 물질층들이 바람직한 방향인 (100)방향으로 성장되지 못하고 (110)방향으로 성장된다. 따라서 이들 버퍼층의 결정상태에 따라 그 결정상태의 질이 정해지는 강유전체막도 (100)방향으로 성장되지 못하는 결과를 가져온다. 이러한 결과에 의해 강유전체막을 구비하는 반도체장치 및 그 제조방법에서는 강유전체막의 결함에 기인한 반도체장치의 특성이 저하되고 강유전체막의 자구영역(domain)의 분극반전시 피닝(pinning)이 발생된다.

따라서 본 발명의 목적을 상술한 종래 기술이 갖는 문제점을 해결하기 위해 (100)방향의 결정방향을 갖는 2중 버퍼층을 구비하는 반도체장치를 제공함에 있다.

본 발명의 다른 목적은 상기 반도체장치를 제조하는 방법을 제공함에 있다.

도 1은 종래 기술에 의한 강유전체막을 구비하는 반도체장치의 단면도이다.

도 2 내지 도 13은 종래 기술에 의한 MFS(Metal Ferroelectric Semicon ductor)의 게이트 적층물을 구비하는 반도체 장치의 제조방법을 단계별로 나타낸 도면들이다.

도 14는 회절된 엑스선의 입사각에 따른 세기를 나타낸 도면이다.

도 15는 (211)의 결정방향을 갖는 Y₂0₃막의 엑스선 회절세기를 나타낸 도면이다.

도 16은 본 발명의 제1 실시예에 의한 강유전체막을 구비하는 반도체장치의 단면도이다.

도 17은 본 발명의 제2 실시예에 의한 강유전체막을 구비하는 반도체장치의 단면도이다.

도면의 주요부분에 대한 부호설명

40, 56:단결정 실리콘 기판. 42, 58:제1 버퍼층(buffer layer).

44, 60:제2 버퍼층(buffer layer)

46, 64:강유전체막. 48:전극.

62, 66:제1 및 제2 전극.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 강유전체막을 구비하는 반도체장치는 결정방향이 (100)인 단결정 실리콘 기판 상에 결정방향이 (100)인 단결정 제1 버퍼층; 상기 단결정 제1 버퍼층에 있는 결정방향이 (100)인 단결정 제2 버퍼층; 상기 단결정 제2 버퍼층 상에 있는 결정방향이 (100)인 단결정 강유전체막; 및 상기 강유전체막 상에 있는 전극으로 구성된 것을 특징으로 한다.

상기 제1 버퍼층은 지르코늄 산화물층이다. 상기 지르코늄 산화물층은 지르코늄 이 산화막(Zr0₂)이다.

상기 제2 버퍼층은 Y₂O₃와 세슘산화물(CeO₂)과 STO(SrTiO₃)로 이루어진 일군중 선택된 어느 한 물질층이다.

상기 강유전체막은 PZT막이다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 강유전체막을 구비하는 반도체장치는 결정방향이 (100)인 단결정 실리콘 기판 상에 (100)방향의 결정방향을 갖는 단결정 제1 버퍼층; 상기 단결정 제1 버퍼층에 있는 결정방향이 (100)인 단결정 제2 버퍼층; 상기 단결정 제2 버퍼층 상에 있는 제1 전극; 상기 단결정 제1 전극상에 있는 결정방향이 (100)인 단결정 강유전체막; 및 상기 단결정 강유전체막 상에 있는 제2 전극으로 구성된 것을 특징으로 한다.

상기 제1 버퍼층은 각각 지르코늄 산화물층이다. 상기 지르코늄 산화물층은 ZrO₂막이다.

상기 강유전체막은 PZT막이다.

상기 강유전체막은 복수개의 강유전체막으로 구성된 복층일 수 있다.

상기 제1 전극은 게이트 커패시터의 하부전극이며 Pt, SrCa_l-x,Ru_XO₃,또는 LaSrCoO₃중 어느 한 물질막이다.

상기 제2 전극은 게이트 커패시터의 상부전극이다.

상기 다른 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 강유전체막을 구비하는 반도체장치의 제조방법은

(a) 반도체기판의 상에 결정방향이 (100)이 되도록 제1 에피텍셜층을 적층하는 단계; (b) 상기 제1 에픽텍셜층 상에 결정방향이 (100)이 되도록 제2 에피텍셜층을 적층하는 단계; (c) 상기 제2 에피텍셜층 상에 결정방향이 (100)이 되도록 강유전체막을 적층하는 단계; 및 (d) 상기 강유전체막 상에 전극을 형성하는 단계를 포함한다.

상기 제1 에피텍셜층은 상기 강유전체막에 대한 제1 버퍼층으로서 지르코늄 산화물층으로 적층한다.

상기 지르코늄 산화물막을 형성하는 단계는 (a1) 결정방향이 (100)인 실리콘기판의 전면에서 자연산화막을 제거하는 단계; (a2) 상기 자연산화막이 제거된 실리콘기판을 적층챔버에서 인-시츄클리닝하는 단계; (a3) 상기 기판 상에 지르코늄(Zr)막을 형성하는 단계; 및 (a4) 상기 기판상에 소정의 두께이하로 지르코늄 산화물막을 형성하는 단계를 포함한다.

상기 제2 에피텍셜층의 형성에는 CVD(Chemical Vapor Deposition)방식이나 PVD(Physical Vapor Deposition)방식을 이용한다.

상기 제2 에피텍셜층은 상기 강유전체막에 대한 제2 버퍼층으로서 CVD나 PCVD방식중 어느 한 방식으로 Y₂O₃층과 세슘 산화물층(CeO₂)과 STO(SrTiO₃)층으로 이루어진 일군중 선택된 어느 한 물질층을 적층하여 형성한다.

상기 강유전체막은 단층으로 형성할 수도 있고 복층으로 형성할 수도 있다. 상기 강유전체막을 단층으로 형성할 경우 PZT막으로 적층할 수 있다.

상기 다른 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 강유전체막을 구비하는 반도체장치의 제조방법은 반도체기판의 상에 결정방향이 (100)이 되도록 제1 에피텍셜층을 적층하는 단계; 상기 제1 에픽텍셜층 상에 결정방향이 (100)이 되도록 제2 에피텍셜층을 적층하는 단계; 상기 제2 에피텍셜층 상에 제1 전극을 형성하는 단계; 상기 제1 전극상에 결정방향이 (100)이 되도록 강유전체막을 적층하는 단계; 및 상기 강유전체막 상에 제2 전극을 형성하는 단계를 포함한다.

상기 제2 에피텍셜층은 상기 강유전체막에 대한 제2 버퍼층으로서 Y₂O₃와 세슘산화물(CeO₂)과 STO(SrTiO₃)로 이루어진 일군중 선택된 어느 한 물질층으로 적층한다.

상기 제1 전극은 게이트 커패시터의 하부전극으로 사용되는데, Pt, SrCa_l-x,Ru_XO₃,또는 LaSrCoO₃중 어느 한 물질막으로 형성한다.

상기 제2 전극은 커패시터의 하부전극으로 사용된다.

본 발명은 강유전체막이 하부막질의 결정방향과 동일하게 성장되게 하여 양질의 강유전체막을 형성할 수 있다. 따라서 강유전체의 결함에 기인한 특성저하와 분극방향전환시의 피닝현상이 나타나는 것을 방지할 수 있다.

이하, 본 발명의 실시예에 의한 반도체장치 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 16은 본 발명의 제1 실시예에 의한 강유전체막을 구비하는 반도체장치의 단면도이고, 도 17은 본 발명의 제2 실시예에 의한 강유전체막을 구비하는 반도체장치의 단면도이다.

도 16는 MFIS형태를 갖는 반도체장치의 단면도인데, 이를 참조하면, 활성영역과 필드영역으로 구분된 p형 반도체 기판(40)이 있고 상기 반도체기판(40)의 활성영역의 일부에는 소정의 간격을 두고 기판과 다른 형태의 도전성불순물로 이루어진 불순물층(50)이 있다. 상기 기판(40)의 상기 불순물층(50)과 접해 있는 활성영역상에는 상기 불순물층(50)과 양쪽이 접촉되어 있는 제1 버퍼층(42)이 있고 상기 제1 버퍼층(42)의 상부전면에는 제2 버퍼층(44)이 접촉되어 있다. 상기 반도체기판(40)은 결정방향이 (100)인 단결정 실리콘기판이다. 그리고 상기 제1 버퍼층(42)도 상기 반도체기판(40)의 실리콘(Si) 결정방향과 동일한 (100)방향을 갖는 단결정 물질층으로서 단결정 지르코늄 산화물층이다. 구체적으로는 격자형태가 정방정계(tetragonal)인 (100)방향의 단결정 지르코늄 산화막(ZrO₂)이다. 또한, 상기 제2 버퍼층(44)도 결정방향이 (100)인 단결정 물질층으로서 Y₂O₃층이다. 상기 제2 버퍼층(44)은 상기 Y₂O₃층외에도 동일한 결정방향을 갖는 단결정 CeO₂층 또는 단결정STO층중 선택된 어느 한 물질층일 수 있다.

계속해서 상기 제2 버퍼층(44) 상에는 결정방향이 (100)인 단결정 강유전체막(46)이 접촉되어 있고, 상기 단결정 강유전체막(46) 상에는 전극(48)이 접촉되어 있다. 상기 단결정 강유전체막(46)은 PZT막이다.

상기 본 발명의 제1 실시예에 의한 반도체장치에서는 반도체기판이 P형 불순물이 주입된 단결정 실리콘 반도체기판(40)이지만, 이는 한 예에 지나지 않으며 다른 형의 불순물이 주입된 단결정 실리콘 기판이 될 수도 있다.

계속해서 도 17을 참조하여 본 발명의 제2 실시예에 의한 강유전체막을 구비하는 반도체장치를 설명한다. 본 발명의 제2 실시예에 의한 반도체장치는 MFMIS형태의 반도체장치에 관한 것인데, 구체적으로 설명하면, P형이고 결정방향이 (100)인 단결정 실리콘 반도체 기판(56)의 활성영역의 일부에는 소정의 간격을 두고 상기 기판(56)과 다른 형태의 도전성불순물로 이루어진 불순물층(68)이 있다. 상기 기판(56)의 상기 불순물층(68)과 접해 있는 활성영역상에는 상기 불순물층(68)과 양쪽이 접촉되어 있는 제1 버퍼층(58)이 접촉되어 있고 상기 제1 버퍼층(58)의 상부전면에는 제2 버퍼층(60)이 접촉되어 있다.

상기 제1 버퍼층(58)은 상기 반도체기판(56)의 실리콘(Si) 결정방향과 동일한 (100)방향을 갖는 단결정 물질층으로서 단결정 지르코늄 산화물층이다. 정확히 말하자면 상기 제1 버퍼층(58)은 격자형태가 정방정계(tetragonal)인 단결정 지르코늄 산화막(ZrO₂)이다.

상기 제2 버퍼층(60)은 결정방향이 상기 제1 버퍼층(42)의 결정방향과 동일한 (100)방향을 갖는 단결정 물질층으로서 단결정 Y₂O₃층이다. 상기 제2 버퍼층(44)은 상기 단결정 Y₂O₃층외에도 단결정 CeO₂층 또는 단결정 STO층중 선택된 어느 한 물질층일 수 있다.

상기 제2 버퍼층(60) 상에는 제1 전극(62)이 전면에 접촉되어 있다. 상기 제1 전극(62) 상에는 강유전체막(64)이 전면에 접촉되어 있고, 상기 강유전체막(64) 상에는 제2 전극(66)이 접촉되어 있다.

상기 제1 및 제2 전극(62, 66)은 커패시터의 하부 및 상부전극이다. 여기서 상기 제1 전극(62)은 Pt막, SrCa_l-x막, Ru_XO₃막 및 LaSrCoO₃막으로 이루어진 일군중 선택된 어느 한 물질막이다.

다음에는 상기 본 발명의 제1 및 제2 실시예에 의한 강유전체막을 구비하는 반도체장치의 제조방법을 설명한다. 이를 위해 도 16 및 도 17를 다시 참조한다. 먼저, 도 16을 참조하면, 본 발명의 제1 실시예에 의한 강유전체 반도체장치의 제조방법은 제1 단계로서 결정방향이 (100)인 P형 단결정 실리콘 기판(40)을 준비한다. 이어서 상기 단결정 실리콘 기판(40)을 활성영역과 필드영역으로 구분한 다음 상기 필드영역에는 소자분리를 위해 필드산화막(도시하지 않음)을 형성한다.

상기 실리콘기판(40)의 활성영역상에는 에피텍셜 층으로서 결정방향이 (100)인 단결정 제1 버퍼층(42)을 형성한다. 상기 제1 버퍼층(42)은 (100)방향의 단결정 지르코늄 산화물층, 예컨대 지르코늄 이 산화막(ZrO₂)으로 형성한다.

지르코늄 이 산화막(ZrO₂)은 상대적으로 큰 유전상수(약 18)를 갖고 약 5전자볼트(eV)의 상대적으로 넓은 에너지 갭을 갖는 절연물질이다. 따라서 ZrO₂는 DRAM에서 스토리지 커패시터로 사용될 수 있고 또한 SOI(Silicon-On-Insulator)장치에서 절연층으로 사용될 수도 있는 잠재성이 있다.

상기 지르코늄 이 산화물층을 형성하는 공정은 다음과 같이 진행한다.

먼저, (100)방향의 단결정 실리콘 기판을 준비하여 묽은 불산(HF)을 사용하여 습식으로 식각하여 상기 실리콘 기판의 표면에 형성되는 자연산화막을 제거한다. 이어서 적층챔버내에서 상기 습식식각된 단결정 실리콘 기판(40)을 인 시츄(in situ) 클리닝한다. 상기 클리닝은 850℃ 이상 상기 기판(40)에 무리가 가지 않는 온도범위, 10^-8토르(torr)이하의 압력하에서 실시하는 열적 클리닝(thermal cleaning)방법이나 수소 래디클(radical)을 사용하는 방법을 이용한다.

계속해서 이베퍼레이션(evaporation)이나 스퍼터링(sputtering), 레이저 절제술(laser ablation), MBE(Molecular Beam Epitaxy) 또는 ICBD와 같은 진공증착기술을 사용하고 10^-6토르(torr)이하의 압력하에서 5Å∼10Å정도의 두께로 상기 세정된 단결정 실리콘 기판(40) 상에 지르코늄(Zr)막을 형성한다. 계속해서 상기 적층챔버에 산소가스를 플로우시키면서 상기 지르코늄막을 형성하면 형성되어 있는 상기 지르코늄막상에는 ZrO₂막이 형성된다. 상기 ZrO₂막을 형성하는 공정조건을 보면, 상기 적층챔버내의 압력을 10^-3토르(torr)∼10^-6토르(torr)사이값으로 유지한다. 상기 ZrO₂의 두께는 100Å이하의 두께로 형성한다.

상기 결정방향이 (100)인 단결정 실리콘 기판(40)에 결정방향이 (100)인 단결정 지르코늄 산화물층을 형성할 수 있는 것은 참고문헌 1(Evaluation of crystalline quality of zirconium dioxide films on silicon by means of ion-beam channeling: J. Appl. Phys., 63, No. 2,15 January 1988)을 통해서 확인할 수 있다.

상기 ZrO₂의 격자구조는 입방계가 아닌 단사정계(monclinic)이나 700℃이상의 온도에서 (100)방향의 단결정 실리콘 기판상에 증착되는 경우 정방정계이 격자구조를 가지며 (100)방향의 인 플레인 방향을 갖는 단결정층으로 증착된다.

그러나 상기 정방정계의 격자구조를 갖는 ZrO₂의 격자의 한 평면(a plane)은 정사각형이 아니기 때문에 강유전체막을 직접 그 위에 형성하는 경우 원하는 양질의 단결정 강유전체막이 형성되지 않는다. 따라서 상기 정방정계의 격자구조를 갖는 ZrO₂층으로 형성되는 상기 제1 버퍼층(42) 상에 강유전체막을 형성하기 전에 상기 강유전체막의 단결정성을 보장할 수 있는 제2 버퍼층(44)을 형성한다. 상기 제2 버퍼층(44)으로는 입방계 격자구조의 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층을 사용하면, 상기 제1 버퍼층(42)인 ZrO₂층 상에 상기 제2 버퍼층(44)을 (100)방향을 갖는 단결정층으로 형성할 수 있다. 상기 제2 버퍼층(44)은 CVD방식 또는 PVD방식으로 형성할 수 있다.

상기 제2 버퍼층(44)을 상기 (100)방향의 단결정 실리콘 기판(40)에 직접 형성하지 않고 상기 제1 버퍼층(42) 상에 형성하는 것은 종래 기술의 설명에서 상술한 바와 같이 상기 (100)방향의 단결정 실리콘 기판(40)상에 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층으로 제2 버퍼층(44)을 형성하는 경우 제2 버퍼층(44)이 (100)방향으로 성장되지 않고 (110)방향으로 성장되어 이 위에 강유전체막이 형성되는 경우 (100)방향을 가질 수 없기 때문이다.

상기 ZrO₂층인 제1 버퍼층(42) 상에 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층(특히, Y₂O₃층)으로 상기 제2 버퍼층(44)을 형성하는 경우 상기 제1 버퍼층(42) 상에는 (100)방향의 단결정 물질층으로 상기 제2 버퍼층(44)이 형성되는데, 이는 참고 문헌 2(Growth of Buffer Layers on Si Substrate for High-T_cSuperconducting Thin Filmsby Keiizo et.al.: Japanese Journal of Applied Physics Vol.30, No. 5. May, 1991. pp 934-938.)에서 알 수 있다.

상기와 같이 제1 및 제2 버퍼층(42, 44)으로 구성되는 2중 버퍼층을 형성한 다음에는 상기 제2 버퍼층(44) 상에 강유전막(46)을 형성하면, 상기 제2 버퍼층(44)이 (100)방향의 노말 방향을 가지므로 분극특성이 우수한 결정방향이 (100)방향인 단결정 강유전체막이 형성될 수 있다. 상기 강유전체막(46)은 단결정 PZT막으로 형성한다. 상기 강유전체막(46)을 단층으로 형성하지 않고 복층으로 형성할 수도 있다.

계속해서 상기 단결정 강유전체막(46) 상에는 도전성 물질층으로 전극(48)을 형성한다. 상기 전극(48)은 게이트 전극으로 작용한다. 이어서 상기 기판의 노출된 활성영역에 상기 기판(40)에 주입된 불순물과는 반대되는 도전성불순물을 주입하여 상기 기판(40)의 활성영역에 상기 제1 버퍼층(42)과 접촉되는 도전성 불순물층(68)을 형성한다. 상기 도전성 불순물층(68)은 소오스나 드레인으로 사용되며 상기 활성영역상에 순차적으로 형성된 제1 내지 제2 버퍼층과 강유전체막 및 전극으로 구성되는 게이트 적층물과 함께 상기 기판(40)에 강유전체 게이트 트랜지스터를 형성한다.

다음에는 도 17을 참조하여 본 발명의 제2 실시예에 의한 단결정 강유전체막을 구비하는 반도체장치의 제조방법을 상세하게 설명한다.

먼저, 본 발명의 제1 실시예와 동일하게 습식식각과 적층챔버에서의 인 시츄 클리닝으로 세정된 (100)방향의 단결정 실리콘기판(56)을 준비한다. 이어서 상기 단결정 실리콘 기판(56)을 활성영역과 필드영역으로 구분한 다음 상기 필드영역에는 필드산화막(도시하지 않음)을 형성한다. 그리고 상기 필드산화막과 소정의 거리를 두고 상기 활성영역상에는 강유전체 게이트 커패시터 적층물을 형성하는데, 구체적으로 설명하면, 상기 활성영역상에 제1 에피텍셜 층으로서 제1 버퍼층(58)을 형성한다. 상기 제1 버퍼층(58)은 결정방향이 (100)방향인 지르코늄 산화물층 특히, 정방정계(tetragonal)의 격자구조를 갖는 ZrO₂막으로 형성한다. 상기 기판(56) 상에 상기 제1 버퍼층(58)을 형성하는 이유와 상기 기판(56) 상에 (100)방향의 지르코늄 산화물층이 형성될 수 있음은 본 발명의 제1 실시예에서 언급한 바 있다.

또한, 상기 ZrO₂막을 형성하는 공정도 상기 제1 실시예에서 기술한 바와 같다.

상기 제1 버퍼층(58) 상에는 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층을 (100) 방향으로 성장시켜서 제2 에피텍셜층으로서 단결정 제2 버퍼층(60)을 형성한다. 상기 단결정 제2 버퍼층(60)은 CVD방식 또는 PVD방식으로 형성할 수 있다.

계속해서 상기 제2 버퍼층(60) 상에는 커패시터의 하부전극으로 작용하는 제1 전극(62)을 형성한다. 상기 제1 전극(62)은 Pt막, SrCa_l-x막, Ru_XO₃막 또는 LaSrCoO₃막중 선택된 어느 한 물질막으로 형성한다. 이어서 상기 제1 전극(62) 상에는 (100) 방향의 단결정 강유전체막(64)을 형성한다. 상기 강유전체막(64)은 단결정 PZT막으로 형성한다. 상기 강유전체막(64)은 단층 또는 복층으로 형성할 수 있다. 상기 강유전체막(64) 상에는 커패시터의 상부전극으로서 제2 전극(66)을 형성한다.

이렇게 하여 상기 (100)방향의 단결정 실리콘기판(56)의 활성영역 상에는 에피텍셜층으로서의 상기 제1 및 제2 버퍼층과 제1 전극과 강유전체막과 제2 전극으로 구성되는 강유전체 게이트 커패시터 즉, MFMIS구조의 게이트 적층물이 형성된다.

다음에는 상기 MFMIS구조의 게이트 적층물이 형성되지 않은 상기 활성영역에 상기 단결정 실리콘기판(56)에 주입된 도전성 불순물과 반대되는 도전성 불순물을 이온주입하여 상기 MFMIS구조의 게이트 전층물과 접촉되는 도전성 불순물층(68)을 형성한다. 상기 도전성 불순물층(68)은 소오스나 드레인으로서 상기 MFMIS 구조의 게이트 적층물과 함께 상기 단결정 실리콘 기판(56)에 트랜지스터를 형성한다. 곧, 강유전체 게이트 커패시터를 갖는 트랜지스터가 형성된다.

이상, 본 발명은 결정방향이 (100)인 단결정 실리콘기판 상에 결정방향이 (100)인 단결정 ZrO₂막으로 형성되는 제1 에피텍셜층으로서의 제1 버퍼층과 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층을 (100) 방향으로 성장시켜서 제2 에피텍셜층으로서의 제2 버퍼층(60)을 형성한 다음 이 위에 강유전체막을 형성하여 결정방향이 (100)인 강유전체막을 형성할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims

결정방향이 (100)인 단결정 실리콘 기판 상에 결정방향이 (100)인 단결정 제1 버퍼층;

상기 단결정 제1 버퍼층에 있는 결정방향이 (100)인 단결정 제2 버퍼층;

상기 단결정 제2 버퍼층 상에 있는 결정방향이 (100)인 단결정 강유전체막; 및

상기 강유전체막 상에는 전극이 있는 것을 특징으로 하는 반도체장치
제1항에 있어서, 상기 단결정 제1 버퍼층이 지르코늄 산화물층인 것을 특징으로 하는 반도체장치.
제2항에 있어서, 상기 지르코늄 산화물층은 결정방향이 (100)방향인 ZrO₂인 것을 특징으로하는 반도체장치.
제1항에 있어서, 상기 단결정 제2 버퍼층은 결정방향이 (100)인 Y₂O₃층, CeO₂층 및 STO층으로 이루어진 일군중 선택된 어느 한 물질층인 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 단결정 강유전체막은 결정방향이 (100)인 PZT막인 것을 특징으로 하는 반도체장치.
결정방향이 (100)인 단결정 실리콘 기판 상에 (100)방향의 결정방향을 갖는 단결정 제1 버퍼층;

상기 단결정 제1 버퍼층에 있는 결정방향이 (100)인 단결정 제2 버퍼층;

상기 단결정 제2 버퍼층 상에 있는 제1 전극;

상기 단결정 제1 전극상에 있는 결정방향이 (100)인 단결정 강유전체막; 및

상기 단결정 강유전체막 상에 있는 제2 전극으로 구성된 것을 특징으로 하는 반도체장치
제6항에 있어서, 상기 제1 버퍼층은 결정방향이 (100)인 단결정 지르코늄 산화물층인 것을 특징으로 하는 반도체장치.
제7항에 있어서, 상기 지르코늄 산화물층은 단결정 ZrO₂인 것을 특징으로하는 반도체장치.
제6항에 있어서, 상기 단결정 제2 버퍼층은 결정방향이 (100)인 단결정 Y₂O₃, 단결정 CeO₂및 단결정 STO로 이루어진 일군중 선택된 어느 한 단결정 물질층인 것을 특징으로 하는 반도체장치.
제6항에 있어서, 상기 단결정 강유전체막은 결정방향이 (100)인 단결정 PZT막인 것을 특징으로 하는 반도체장치.
제6항에 있어서, 상기 단결정 강유전체막은 복층인 것을 특징으로 하는 반도체장치.
제6항에 있어서, 상기 제1 전극은 게이트 커패시터의 하부전극이며 Pt막, SrCa_l-x막, Ru_XO₃막 또는 LaSrCoO₃막중 선택된 어느 한 물질막인 것을 특징으로 하는 반도체장치.
(a) 결정방향이 (100)인 단결정 실리콘 기판 상에 결정방향이 (100)이 되도록 단결정 제1 에피텍셜층을 적층하는 단계;

(b) 상기 제1 에픽텍셜층 상에 결정방향이 (100)이 되도록 단결정 제2 에피 텍셜층을 적층하는 단계;

(c) 상기 제2 에피텍셜층 상에 결정방향이 (100)이 되도록 단결정 강유전체막을 적층하는 단계; 및

(d) 상기 단결정 강유전체막 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
제13항에 있어서, 상기 단결정 제1 에피텍셜층이 상기 단결정 강유전체막에 대한 제1 버퍼층으로서 지르코늄 산화물층으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제14항에 있어서, 상기 지르코늄 산화물층이

(a1) 결정방향이 (100)인 실리콘기판의 전면에서 자연산화막을 제거하는 단계;

(a2) 상기 자연산화막이 제거된 실리콘기판을 적층챔버에서 인-시츄클리닝하는 단계;

(a3) 상기 기판 상에 지르코늄(Zr)막을 형성하는 단계; 및

(a4) 상기 지르코늄막 상에 소정의 두께로 지르코늄 산화물막을 형성하는 단계로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항에 있어서, 상기 (a1)단계에서 상기 실리콘기판의 자연산화막을 제거하기 위해 상기 기판이 습식식각되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항에 있어서, 상기(a2) 단계의 상기 인-시츄클리닝이 열적 클리닝이나 수소 래디클을 사용하는 방법중 어느 한 방법으로 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 어느 한 방법이 850℃이상, 10^-3토르(torr)∼10^-6토르(torr)의 조건하에서 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항에 있어서, 상기 (a3)단계의 상기 지르코늄막이 진공증착방식으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제19항에 있어서, 상기 지르코늄막이 이베프레이션(evaporation), 스퍼터링(sputtering), 레이저 절제술(ablation), MBE(Molecular Beam Epitaxy),ICBD중 어느 한 방법의 진공증착방식으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제20항에 있어서, 상기 어느 한 방법의 진공증착방식이 10^-6토르(torr)이하의 압력하에서 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
제19항에 있어서, 상기 지르코늄이 5Å∼10Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항에 있어서, 상기 (a4) 단계의 상기 지르코늄 산화물막이 상기 적층챔버내에 산소를 플로우시키는 가운데 상기 지르코늄막 상에 지르코늄을 적층함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제23항에 있어서, 상기 지르코늄 산화물막이 10^-3토르(torr)∼10^-6토르(torr)사이의 압력하에서 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항 또는 제23항에 있어서, 상기 지르코늄 산화물막이 100Å이하의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제13항에 있어서, 상기 제2 에피텍셜층이 CVD 또는 PVD방식중 어느 한 방식으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제26항에 있어서, 상기 제2 에피텍셜층이 상기 (100)방향의 단결정 강유전체막에 대한 제2 버퍼층으로서 결정방향이 (100)인 단결정Y₂O₃, 단결정 CeO₂및 단결정 STO로 이루어진 일군중 선택된 어느 한 단결정 물질층으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제13항에 있어서, 상기 단결정 강유전체막이 복층으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제13항 또는 제28항에 있어서, 상기 단결정 강유전체막이 PZT막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제13항에 있어서, 상기 (c)단계의 상기 단결정 강유전체막이 상기 제2 에피텍셜층 상에 제1 전극을 형성한 다음 상기 제1 전극 상에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제30항에 있어서, 상기 제1 전극이 커패시터의 하부전극으로서 Pt막, SrCa_l-x막, Ru_XO₃막 및 LaSrCoO₃막으로 이루어진 일군중 선택된 어느 한 물질막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.