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KR20210138993A - 박막 구조체 및 이를 포함하는 반도체 소자 - Google Patents

박막 구조체 및 이를 포함하는 반도체 소자 Download PDF

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KR20210138993A
KR20210138993A KR1020200057184A KR20200057184A KR20210138993A KR 20210138993 A KR20210138993 A KR 20210138993A KR 1020200057184 A KR1020200057184 A KR 1020200057184A KR 20200057184 A KR20200057184 A KR 20200057184A KR 20210138993 A KR20210138993 A KR 20210138993A
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KR
South Korea
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antiferroelectric
ferroelectric
thin film
film structure
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KR1020200057184A
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English (en)
Inventor
허진성
문태환
남승걸
조상현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/244,175 priority patent/US11804536B2/en
Priority to EP21169674.5A priority patent/EP3910687A1/en
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Abstract

강유전체(ferroelectrics)와 반강유전체(Anti-ferroelectrics)를 포함하는 박막 구조체 및 이를 포함한 반도체 소자가 제공된다. 박막 구조체는 반강유전체를 포함하는 제 1 반강유전층, 제 1 반강유전층과 이격되어 배치되고 반강유전체를 포함하는 제 2 반강유전층, 및 제 1 반강유전층과 제 2 반강유전층 사이에 배치되고 강유전체를 포함하는 강유전층을 포함할 수 있다.

Description

박막 구조체 및 이를 포함하는 반도체 소자{Thin film structure and semiconductor device comprising the same}
박막 구조체 및 이를 포함하는 반도체 소자에 관한 것이다.
강유전체(ferroelectrics)는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarizatiion)을 유지하는 강유전성(ferroelectricity)을 갖는 물질이다. 다른 말로, 강유전체(ferroelectrics)는 일정 전압을 걸어준 후 전압을 다시 0V로 가져가도 물질 내에 분극값(polarization)(또는 전기장)이 반영구적으로 남아 있는 물질이다. 이러한 강유전 특성을 반도체 소자에 적용하여 소자의 성능을 향상시키기 위한 연구가 이루어져 왔다. 예를 들어 강유전체의 분극값이 전압 변화에 대하여 히스테리시스(hysteresis)를 보이는 특성을 메모리 소자에 적용하려는 연구는 과거부터 이어져오고 있다.
또한, 최근 강유전체가 특정 영역에서 네거티브 커패시턴스(negative capacitance)를 가질 수 있고, 이를 트랜지스터에 적용할 경우 서브문턱 스윙 값(subthreshold swing)이 기존 실리콘 기반 트랜지스터의 이론적 한계값이었던 60mV/dec 이하로 내려갈 수 있다는 가능성에 대한 연구 결과들이 발표되었다. 이로 인해, 강유전체를 저전력 로직 소자에 활용하려는 연구가 이루어지고 있다.
게다가, 하프늄계 산화물이 강유전성을 갖는다는 것이 밝혀진 이래, 하프늄계 산화물을 반도체 소자에 이용하는 것에 대한 연구도 진행되고 있다. 하프늄계 산화물은 반도체 공정에 친화적이면서도 수nm 수준의 매우 얇은 박막에서도 강유전성을 가져, 반도체 소자의 소형화에 유용할 것으로 기대된다.
일 실시예는 강유전체(ferroelectrics) 및 반강유전체(anti-ferroelectrics)를 포함하는 박막 구조체 및 이의 제조 방법을 제공한다.
다른 실시예는 히스테리시스 특성이 개선된 반도체 소자 및 이를 포함한 전자 장치를 제공한다.
또 다른 실시예는 하프늄 원소의 농도 구배를 갖는 결정성 금속 산화물층을 포함하는 박막 구조체를 제공한다.
일 측면(aspect)에 따른 박막 구조체는
기판, 기판과 평행하게 배치되고 반강유전체를 포함하는 제 1 반강유전층, 제 1 반강유전층과 이격되어 기판과 평행하게 배치되고 반강유전체을 포함하는 제 2 반강유전층, 및 제 1 반강유전층과 제 2 반강유전층 사이에 기판과 평행하게 배치되고 강유전체를 포함하는 강유전층을 포함할 수 있다. 제 1 반강유전층과 제 2 반강유전층은 강유전층 표면의 80% 이상을 커버하도록 배치될 수 있다. 제 1 반강유전층과 제 2 반강유전층은 강유전층과 접촉할 수 있다.
강유전층, 제 1 반강유전층, 및 제 2 반강유전층은 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 물질을 포함할 수 있다.
강유전층은 HfxZr1-xO2 (0.2≤x<1)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다. 또한, 제 1 반강유전층 및 제 2 반강유전층은 각각 독립적으로 지르코늄 산화물 또는 HfxZr1-xO2 (0<x<0.2)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다. 강유전층의 하프늄 원소 함량은 제 1 반강유전층 및/또는 제 2 반강유전층의 하프늄 원소 함량보다 클 수 있다. 강유전층의 지르코늄 원소 함량은 제 1 반강유전층 및/또는 제 2 반강유전층의 지르코늄 원소 함량보다 작을 수 있다.
강유전층, 제 1 반강유전층, 및/또는 제 2 반강유전층은 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 물질을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다. 강유전층의 도펀트 물질의 함량은 제 1 반강유전층 및/또는 제 2 반강유전층의 도펀트 물질의 함량보다 작을 수 있다.
강유전층은 사방정계(orthorhombic) 결정상을 포함하고, 제 1 반강유전층 및 제 2 반강유전층은 정방정계(tetragonal) 결정상을 포함할 수 있다.
박막 구조체는 상유전층을 더 포함할 수 있다.
다른 측면(aspect)에 따른 박막 구조체는 기판, 및 기판 상에 배치되고, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택되는 물질을 포함하는 결정성 금속 산화물층을 포함하는 박막 구조체로서, 결정성 금속 산화물층은 두께 방향으로 순차적으로 제 1 표층부, 중심부, 제 2 표층부를 갖고, 중심부의 하프늄 원소 함량은 제 1 표층부 및/또는 제 2 표층부의 하프늄 원소 함량보다 클 수 있다.
박막 구조체 및 반도체 소자는 기판 위에 제 1 비정질층을 형성하는 단계, 기판 위에 제 2 비정질층을 형성하는 단계, 기판 위에 제 3 비정질층을 형성하는 단계, 제 1 비정질층을 어닐링하여 제 1 반강유전층을 형성하는 단계, 제 2 비정질층을 어닐링하여 강유전층을 형성하는 단계, 및 제 3 비정질층을 어닐링하여 제 2 반강유전층을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다.
제 1 반강유전층, 강유전층, 및 제 2 반강유전층은 기판과 평행하도록 배치될 수 있다. 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층은 기판 상에 기판의 두께 방향으로 순차적으로 형성될 수 있다.
박막 구조체는 제 1 비정질층을 어닐링하여 제 1 반강유전층을 형성하는 단계, 제 2 비정질층을 어닐링하여 강유전층을 형성하는 단계, 및 제 3 비정질층을 어닐링하여 제 2 반강유전층을 형성하는 단계 중 둘 이상의 단계가 동시에 수행됨으로써 제조될 수 있다.
캐패시터는 전도성을 갖는 제 1 전극을 포함하는 기판을 사용하고, 제 3 비정질층 또는 제 2 반강유전층 위에 제 2 전극을 제공하는 단계를 더 포함하는 방법에 의해 제조될 수 있다.
전계 효과 트랜지스터는 반도체 물질을 포함하는 기판을 사용하고, 제 3 비정질층 또는 제 2 반강유전층 위에 게이트 전극을 제공하는 단계를 더 포함하는 방법에 의해 제조될 수 있다. 또한, 유전체층이 기판 상에 더 형성될 수 있고, 소스와 드레인이 기판 상에 더 형성될 수도 있다.
네거티브 커패시턴스 효과를 갖는 박막 구조체가 제공될 수 있다. 외부 전기장에 따른 분극의 변화에서 낮은 히스테리시스를 갖는 반도체 소자, 향상된 커패시턴스를 갖는 반도체 소자, 및/또는 향상된 서브문턱 스윙 값(Subthreshold Swing,SS)을 갖는 반도체 소자가 제공될 수 있다. 이러한 박막 구조체 및 반도체 소자는 다양한 전자 소자, 전자 장치, 전자 회로 등에 응용될 수 있다.
도 1 및 도 2는 일 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 보여주는 모식도이다.
도 3은 강유전체에 인가되는 전기장(electric field)(E)과 분극(polarization)(P) 사이의 관계 모식도(A)와 강유전체의 전하(charge)(Q)와 에너지(U) 사이의 관계 모식도(B)이다.
도 4는 유전체에 인가되는 전기장(electric field)(E)과 분극(polarization)(P) 사이의 관계 모식도(A)와 유전체의 전하(charge)(Q)와 에너지(U) 사이의 관계 모식도(B)이다.
도 5는 강유전체와 유전체를 이용한 커패시턴스 매칭(capacitance matching)을 개념적으로 보여주는 그래프이다.
도 6은 반강유전체에 인가되는 전기장(electric field)(E)과 분극(polarization)(P) 사이의 관계 모식도(A)와 반강유전체의 전하(charge)(Q)와 에너지(U) 사이의 관계 모식도(B)이다.
도 7은 강유전체와 반강유전체를 이용한 커패시턴스 매칭(capacitance matching)을 개념적으로 보여주는 그래프이다.
도 8은 다른 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 보여주는 모식도이다.
도 9a 및 도 9b는 또 다른 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 보여주는 모식도이다.
도 10a 및 도 10b는 또 다른 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 보여주는 모식도이다.
도 11은 일 실시예에 따른 반도체 소자(커패시터)를 보여주는 모식도이다.
도 12는 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다.
도 13 및 도 14는 일 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 15 및 도 16은 일 실시예에 따른 박막 구조체를 보여주는 모식도이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, "유닛", "수단", "모듈", "...부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
일 측면에 따르면, 강유전체(ferroelectrics)와 반강유전체(anti-ferroelectrics)를 포함하는 반도체 소자 및 이를 포함하는 전자 장치가 제공될 수 있다. 반도체 소자는 비메모리(non-memory) 소자일 수 있으며, 예를 들면, 전계 효과 트랜지스터, 커패시터, 또는 이들의 결합 구조일 수 있지만, 이에 한정되지 않는다. 반도체 소자는 다양한 전자 장치에 이용될 수 있다. 이러한 전자 장치는 기존 대비 효율, 속도, 전력 소모 면에서 장점을 가질 수 있다.
도 1과 도 2는 일 실시예에 따른 전계 효과 트랜지스터를 개략적으로 도시한 모식도이다. 도 1 및 도 2를 참고하면, 전계 효과 트랜지스터(D10, D20)는 소스(120,121)와 드레인(130,131)을 포함하는 기판(100), 기판(100) 상에 배치되는 게이트 전극(300), 및 기판(100)과 게이트 전극(300) 사이에 배치되고, 강유전체(ferroelectrics)와 반강유전체(anti-ferroelectrics)를 포함하는 박막 구조체(200)를 포함한다. 전계 효과 트랜지스터는 로직 스위칭 소자일 수 있다. 로직 스위칭 소자는 메모리 소자(메모리 트랜지스터)와 대비되는 개념으로, 비메모리적(non-memory)적 특성을 가질 수 있으며, 비메모리용 ON/OFF용 스위칭 소자일 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
기판(100)은 소스(120,121) 및 드레인(130,131)을 포함하고, 소스(120,121)와 드레인(130,131)에 전기적으로 연결되는 채널(110,111)을 포함할 수 있다. 소스(120,121)는 채널(110,111)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인(130,131)은 채널(110,111)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다.
도 1을 참고하면, 채널(110)은 기판(100) 내 소스(120)와 드레인(130) 사이의 기판 영역으로 정의될 수 있다. 소스(120) 및 드레인(130)은 기판(100)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우, 소스(120), 채널(110), 및 드레인(130)은 기판 물질을 베이스 물질로 포함할 수 있다.
또한, 도 2를 참고하면, 채널(111)은 기판 영역(101)과 별개의 물질층(박막)으로 구현될 수 있다. 채널(111)의 물질 구성은 다양할 수 있다. 예를 들어, 채널(111)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 등과 같은 반도체 물질뿐 아니라, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 유기 반도체, 및 이들의 조합으로 이루어진 군에서 하나 이상을 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 또한, 소스(121) 및 드레인(131)은 도전성 물질로 형성될 수 있으며, 예를 들어, 각각 독립적으로 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
게이트 전극(300)은 기판(100) 상에 기판(100)과 이격되어 배치될 수 있으며, 채널(110,111)에 대향하도록 배치될 수 있다. 게이트 전극(300)은 대략 1Mohm/square 이하의 전도성을 가질 수 있다. 게이트 전극(300)은 금속, 금속 질화물, 금속 카바이드, 폴리실리콘 및 이들의 조합으로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 또는 탄탈 질화막(TaN film)을 포함할 수 있고, 금속 카바이드는 알루미늄 또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다. 게이트 전극(300)은 복수개의 물질이 적층된 구조를 가질 수도 있다. 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(300)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
박막 구조체(200)는 기판(100)과 게이트 전극(300) 사이에 배치될 수 있다. 구체적으로, 박막 구조체(200)는 채널(110,111) 위에 형성될 수 있다. 박막 구조체(200)는 반강유전체(anti-ferroelectrics)를 포함하는 제 1 반강유전층(210), 제 1 반강유전층(210)과 이격되어 배치되고 반강유전체를 포함하는 제 2 반강유전층(230), 및 제 1 반강유전층(210)과 제 2 반강유전층 사이에 배치되고 강유전체(ferroelectrics)를 포함하는 강유전층(220)을 포함한다. 제 1 반강유전층(210), 강유전층(220), 및 제 2 반강유전층(230)은 기판(100) 또는 게이트 전극(300)과 평행하도록 박막의 두께 방향으로 순차적으로 배치될 수 있다. 박막 구조체(200)는 게이트 전극(300)과 함께 게이트 스택(gate stack)을 구성할 수 있다.
앞서 설명한 바와 같이, 강유전체(Ferroelectronics)는 특정 동작 영역에서 네거티브 커패시턴스(negative capacitance)를 가질 수 있어, 트랜지스터의 게이트 스택에 적용될 경우 서브문턱 스윙 값(SS)을 낮출 수 있다. 그러나, 강유전체는 전압 변화에 대한 분극값이 히스테리시스(hysteresis)를 가지므로, 로직 소자, 예를 들어 로직 트랜지스터에 적용될 경우, 이러한 히스테리시스를 제어하는 구조가 추가될 수 있다.
히스테리시스 제어를 위해, 강유전체와 유전체를 이용하여 capacitance matching이 수행될 수 있다. 도 3 및 도 4은 각각 강유전체 및 유전체에 인가되는 전기장(electric field)(E)과 분극(polarization)(P) 사이의 관계 모식도(A)와, 강유전체 및 유전체 전하(charge)(Q)와 에너지(U) 사이의 관계 모식도(B)를 보여준다. 도 3을 참고하면, 강유전체의 전하(Q) vs. 에너지(U) 그래프는 좌우 양측에 우물 형태를 갖는다. 두 개의 우물 형태는 두 개의 안정한 분극 상태에 대응하는 것이고, 이러한 그래프 형태는 히스테리시스(hysteresis) 거동을 의미한다.
도 5는 강유전체와 유전체를 이용하여 capacitance matching을 수행하는 경우의 전하(charge)(Q)와 에너지(U) 사이의 관계 모식도이다. 이러한 capacitance matching에 의해 히스테리시스(hysteresis)가 없어지고, 비교적 폭이 넓은 U자형 그래프 형태가 나타날 수 있다. 그러나, 이러한 경우에는 유전상수가 낮은 유전체가 사용되기 때문에, 트랜지스터의 게이트 스택에 적용할 때 게이트의 효율이 떨어지는 문제가 발생할 수 있다.
일 실시예에 따르면, 강유전체(ferroelectronics)와 반강유전체(Anti-ferroelectronics)를 이용하여 capacitance matching이 수행될 수 있다. 도 6은 반강유전체에 인가되는 전기장(E)과 분극(P) 사이의 관계 모식도(A)와 반강유전체의 전하(Q)와 에너지(U) 사이의 관계 모식도(B)를 보여준다. 도 6을 참고하면, 반강유전체의 전하(Q) vs. 에너지(U) 그래프는 강유전체의 그래프와 다른 굴곡을 갖는다. 따라서, 도 7에 도시된 바와 같이, 강유전체와 반강유전체를 이용하여 capacitance matching을 수행할 수 있으며, 전하(charge)(Q)와 에너지(U) 사이의 관계는 두 개의 우물을 갖는 형태가 아닌 U자 형태의 그래프가 되어, 실질적으로 히스테리시스(hysteresis) 거동을 나타내지 않을 수 있다.
또한, 강유전체와 반강유전체를 포함하는 박막 구조체는 강유전체와 유전체를 포함하는 박막 구조체에 비해 내부 분극값이 더 낮을 수 있다. 특정 이론에 구속되려 함은 아니지만, 강유전체와 유전체의 조합은, 예를 들어, 하프늄 산화물과 실리콘 산화물과 같이, 서로 다른 물질을 기반으로 할 수 있다. 이러한 물질 상이성으로 인해, 강유전체와 유전체의 계면에서 interface trap에 의한 계면 분극이 발생할 수 있다. 이와 달리, 강유전체와 반강유전체의 조합은, 예를 들어, 하프늄 산화물, 지르코늄 산화물 또는 하프늄-지르코늄 산화물 등과 같이 유사한 물질을 기반으로 하기 때문에, 이들간의 계면에서 interface trap에 의한 계면 분극이 발생할 가능성이 낮다. 또한, 반강유전체는 통상 유전체에 비해 약 10배 이상 높은 유전 상수를 가지므로, 트랜지스터의 게이트 전극에 적용시 게이트 효율을 감소시키지 않을 수 있다.
또한, 강유전체와 반강유전체를 포함하는 박막 구조체가 반도체 소자에 적용되는 경우, 반도체 소자의 서브문턱 스윙 값이 더 낮아질 수 있다. 도 6을 참고하면, 반강유전체는 전기장이 없는 상태에서는 자발적 분극 상태가 없지만 일정 크기 이상의 전기장이 있는 상태에서는 강유전체와 유사한 전기적 특성을 보이는 물질이다. 예컨대, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 자발 분극을 가지며, 이러한 분극 방향은 외부 전기장에 의해 도메인(domain) 단위로 바뀔 수 있다. 반면, 반강유전체는 전기장이 없는 상태에서는 인접한 dipole들이 반대 방향을 가지거나 dipole이 없는 상태이어서 자발 분극이 없거나 0에 가까우나, 일정 크기 이상의 전기장이 있는 상태에서는 강유전체와 같이 자발 분극을 가지고, 분극 방향이 도메인(domain) 단위로 바뀔 수 있다. 따라서, 반도체 소자에 전압 인가시, 강유전체와 반강유전체가 모두 도메인 스위칭하면서 발생하는 전압 증폭(voltage amplification)에 의해 소자의 서브문턱 스윙 값(SS)이 더욱 낮아질 수 있다.
다시 도 1 및 도 2를 참고하면, 강유전층(220)은 두 개의 반강유전층(210,230) 사이에 배치될 수 있다. 반강유전층(210,230)의 표면은 강유전층(220)의 표면과 접촉하게 배치될 수 있으며, 반강유전층(210,230)은 강유전층(220) 전체 표면의 80% 이상, 85% 이상, 90% 이상, 95% 이상, 98% 이상, 또는 100%를 커버하도록 배치될 수 있다. 강유전층(220)의 분극 히스테리시스는 강유전층(220)의 표면 제어를 통해 감소될 수 있다. 강유전층(220)은 탈분극장(depolarization field)를 가지며, 탈분극장은 강유전체의 자발 분극과 반대 방향일 수 있다. 이러한 탈분극장은 강유전층(220)과 외부 사이의 계면에 따라 달라질 수 있다. 반강유전층(210,230)이 강유전층(220)의 표면에 배치되는 경우, 반강유전층(210,230)이 강유전층(220)을 커버하는 비율이 높을 수록 강유전층(220)의 탈분극장이 커지면서 전체 분극값이 낮아지고 히스테리시스가 감소될 수 있다. 도 1 또는 도 2의 구조와 달리, 강유전층(220)과 게이트 전극(300)이 접촉하는 구조에서는 강유전층(220)이 게이트 전극(300)로부터 전하 보상을 받으면서, 강유전체의 자발 분극이 높게 유지될 수 있다. 게이트 전극(300)로부터의 이러한 전하 보상은 반강유전층(210,230)이 강유전층(220)을 커버하는 비율이 높을 수록 제어되어, 전체 분극값이 낮아지고 히스테리시스가 감소될 수 있다.
따라서, 도 1 및 도 2와 같이 제 1 반강유전층(210), 강유전층(220) 및 제 2 반강유전층(230)의 적층 형태를 포함하는 박막 구조체는 도메인 스위칭(domain switching) 효과, 이로 인한 극대화된 전압 증폭 효과, 및 감소된 히스테리시스(hysteresis)을 갖는 소자를 구현할 수 있다. 구체적으로, 외부 인가 전압(Vg)에 따른 전류(I) 변화에서 실질적으로 비이력 거동 특성(non-hysteresis)을 갖는 반도체 소자가 구현될 수 있다. 예를 들어, 전계 효과 트랜지스터는 전압 대 전류 곡선(I-Vg curves)에서 1V의 동작 전압에서 10mV 이하의 히스테리시스 윈도우(hysteresis window)를 가질 수 있다.
도 8은 다른 실시예에 따른 반도체 소자(D30, 전계 효과 트랜지스터)를 보여주는 모식도이다. 도 8을 참고하면, 채널(110)과 박막 구조체(200) 사이에 유전체층(400)이 더 포함될 수 있다. 유전체층(400)은 전기적 누설(leakage)을 억제 또는 방지할 수 있다. 유전체층(400)의 두께는 0.1nm 이상, 0.3 nm 이상, 또는 0.5nm이상이고, 5nm 이하, 4nm 이하, 3nm 이하, 2nm 이하, 또는 1nm 이하 일 수 있다. 유전체층(400)은 상유전 물질 또는 고유전 물질을 포함할 수 있으며, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수 있다. 예를 들어, 유전체층(400)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있다. 또한, 유전체층(400)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. 또한, 유전체층(400)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수 있다.
도 8을 참고하면, 채널(110)과 박막 구조체(200) 사이에 도전층(500)이 더 포함될 수 있다. 도전층(500)은 대략 1Mohm/square 이하의 전도성을 가질 수 있다. 도전층(500)은 플로팅 전극(floating electrode)일 수 있고, 금속이나 금속 화합물로 형성될 수 있다.
전계 효과 트랜지스터는 2-dimension, 3-dimension 등 다양한 형태로 구현될 수 있다. 예를 들어, 전계 효과 트랜지스터는 planar-FET과 같이 1-gate on channel 형태, Fin-FET과 같이 3-gate on channel 형태, 또는 Gate-all-around-FET과 같이 4-gate on channel 형태일 수 있다.
도 9a는 또 다른 실시예에 따른 반도체 소자(구체적으로, Fin-FET)를 보여주는 모식도이고, 도 9b는 도 9a의 A-A'선을 따라 본 단면도이다. 도 9a 및 도 9b를 참고하면, Fin-FET(D40)는 소스(120), 드레인(130), 그리고 이들 사이의 영역으로 정의되는 채널(110 또는 111)을 포함하고, 채널(110,111)은 fin 형상을 가질 수 있다. 게이트 전극(300)은 fin 형상을 포함하는 기판(100)위에 fin 형상과 교차되도록 배치될 수 있다. 채널(110 또는 111)은 fin 형상과 게이트 전극(300)이 교차하는 영역에 형성될 수 있다. 강유전층(220)과 반강유전층(210,230)을 포함하는 박막 구조체(200)는 이러한 채널(110 또는 111)과 게이트 전극(300) 사이에 배치될 수 있으며, 채널(110 또는 111) 위에 채널(110 또는 111)을 둘러싸도록 제 1 반강유전층(210), 강유전층(220), 및 제 2 반강유전층(230)이 순차적으로 배치될 수 있다.
도 10a는 또 다른 실시예에 따른 반도체 소자(구체적으로, Gate-all-around-FET)를 보여주는 모식도이고, 도 10b는 도 10a의 B-B'선을 따라 본 단면도이다. 도 10a 및 도 10b를 참고하면, Gate-all-around-FET(D50)는 소스(120), 드레인(130), 그리고 이들 사이의 영역으로 정의되는 채널(110 또는 111)을 포함하고, 채널(110,111)은 와이어, 시트 등의 형태를 가질 수 있다. 소스(120), 드레인(130) 및 채널(110,111)은 기판 영역(101)과 이격되어 배치될 수 있다. 게이트 전극(300)은 소스(120), 드레인(130), 그리고 채널(110 또는 111)과 교차되면서, 이들을 둘러싸도록 배치될 수 있다. 채널(110 또는 111)은 게이트 전극(300)이 둘러싸는 영역에서 형성될 수 있다. 구체적으로, 채널(110 또는 111)과 게이트 전극(300) 사이에 강유전층(220)과 반강유전층(210,230)을 포함하는 박막 구조체(200)가 배치될 수 있으며, 채널(110 또는 111)을 둘러싸도록 제 1 반강유전층(210), 강유전층(220), 및 제 2 반강유전층(230)이 채널(110 또는 111) 위에 순차적으로 배치될 수 있다.
도 11은 일 실시예에 따른 커패시터를 개략적으로 도시한 모식도이다. 도 11을 참고하면, 커패시터(D60)는 제 1 전극(600)과 이에 대향하고 이격되어 배치된 제 2 전극(700), 제1 전극(600)과 제2 전극(700) 사이에 배치되고 강유전층과 반강유전층을 포함하는 박막 구조체(200)을 포함한다. 제 1 전극(600) 및 제 2 전극(700)은 각각 하부 전극과 상부 전극으로 지칭될 수 있다. 박막 구조체(200)는 반강유전체를 포함하는 제 1 반강유전층(210), 제 1 반강유전층과 대향하고 이격되어 배치되며, 반강유전체를 포함하는 제 2 반강유전층(230), 및 제 1 반강유전층(210)과 제 2 반강유전층(230) 사이에 배치되고 강유전체를 포함하는 강유전층(220)을 포함한다. 제 1 반강유전층(210), 강유전층(220), 및 제 2 반강유전층(230)은 제 1 전극(600) 또는 제 2 전극(700)과 평행하도록 박막의 두께 방향으로 순차적으로 배치될 수 있다.
제 1 전극(600) 및 제2 전극(700)은 대략 1Mohm/square 이하의 전도성을 가질 수 있으며, 같은 물질 또는 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제 1 전극(600) 및 제2 전극(700)은 각각 독립적으로 TiN, TaN, Ti, Ta,TiCN, TiSiN, WSiN,TiAlN, TaAlN, TiAlCN, TiW, RuTiN, RuCN, Pt, Au, Mo 또는 Al을 포함할 수 있다. 구체적인 예로서, 제 1 전극(600)과 제 2 전극(700)은 각각 독립적으로 TiN 또는 Mo를 포함할 수 있다. 제 1 전극(600)과 제 2 전극(700)의 두께는 대략 1nm 이상이고 대략 20nm 이하일 수 있다.
커패시터는 실질적으로 히스테리시스(hysteresis) 거동을 나타내지 않을 수 있다. 구체적으로, 커패시터는 외부 전기장에 따른 분극의 변화에서, 항전기장(Coercive electric field)이 대략 1 MV/cm 이하일 수 있다.
전계 효과 트랜지스터와 커패시터가 전기적으로 연결되어 반도체 장치를 구성할 수 있다. 반도체 장치는 메모리 특성을 가질 수 있고, 예를 들어 DRAM일 수 있다. 도 12은 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다. 도 12를 참고하면, 반도체 장치(D70)는 강유전층과 반강유전층을 포함하는 커패시터(D60)와 전계 효과 트랜지스터(D61)가 컨택(62)에 의해 전기적으로 연결된 구조일 수 있다. 예를 들어, 커패시터(D60)의 전극(600,700) 중 하나와 트랜지스터(D61)의 소스/드레인(120,130) 중 하나가 컨택(62)에 의해 전기적으로 연결될 수 있다. 컨택(62)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
전계 효과 트랜지스터(D61)는 소스(120), 드레인(130), 및 채널(110)을 포함하는 기판(100)과, 채널(110)에 대향되도록 배치되는 게이트 전극(300)을 포함한다. 기판(100)과 게이트 전극(300) 사이에 유전체층(410)을 더 포함할 수 있다. 도 12의 전계 효과 트랜지스터(D61)는 박막 구조체(200)를 포함하지 않는 예를 도시하였으나, 도 1과 같이 박막 구조체(200)을 포함할 수도 있다. 소스(120), 드레인(130), 채널(110), 기판(100), 게이트 전극(300)은 앞서 설명한 내용과 같으며, 유전체층(410)은 앞서 설명한 유전체층(400)의 내용을 참고할 수 있다.
커패시터(D60)와 전계 효과 트랜지스터(D61)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(D60)는 기판(100) 위에 배치될 수도 있고, 기판(100) 내에 매립되는 구조일 수도 있다.
반도체 소자 및 반도체 장치는 다양한 전자 장치에 적용될 수 있다. 구체적으로, 위에서 설명한 전계 효과 트랜지스터, 커패시터, 또는 이들의 조합은 다양한 전자 장치에서 논리 소자 또는 메모리 소자로 적용될 수 있다. 실시예들에 따른 반도체 소자는 저전력으로 구동 가능하여, 전자 장치의 소형화 및 집적화 요구에 부응할 수 있다. 구체적으로, 반도체 소자 및 반도체 장치는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 실시예들에 따른 반도체 소자 및 반도체 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 전자 장치에 유용할 수 있다.
도 13 및 도 14는 일 실시예에 따른 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 13을 참고하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다.
메모리 유닛 (1010), ALU (1020) 및 제어 유닛 (1030)은 각각 독립적으로 앞서 설명한 반도체 소자(전계 효과 트랜지스터, 또는 커패시터 등)를 포함할 수 있다. 예를 들어, ALU(1020) 및 제어 유닛(1030)은 각각 독립적으로 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있고, 메모리 유닛(memory unit)(1010)은 앞서 설명한 커패시터, 전계 효과 트랜지스터 또는 이들의 조합을 포함할 수 있다. 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
도 14을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있다. 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있으며, 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)으로 이루어질 있으며 앞서 설명한 커패시터를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
도 15 및 도 16은 일 실시예에 따른 박막 구조체를 보여주는 모식도이다. 이하에서는 앞서 설명한 박막 구조체의 구성과 조성을 부연하여 설명한다. 구체적으로, 도 15를 참고하면, 박막 구조체(T10)는 기판(10) 상에 제 1 반강유전층(21), 제 1 반강유전층(21)에 대향하고 이격되어 배치되는 제 2 반강유전층(23), 및 제 1 반강유전층(21)과 제 2 반강유전층(23) 사이에 배치되는 강유전층(22)을 포함한다. 제 1 반강유전층(21)과 제 2 반강유전층(23)은 강유전층(22)의 상하에 강유전층(22)의 양 표면과 접촉하게 배치될 수 있으며, 강유전층(22) 전체 표면의 80% 이상, 85% 이상, 90% 이상, 95% 이상, 98% 이상, 또는 100%를 커버하도록 배치될 수 있다. 또한, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)은 기판(10)과 평행하도록 박막의 두께 방향으로 순차적으로 배치될 수 있다. 박막 구조체(T10)가 반도체 소자에 적용되는 경우, 기판(10)은 반도체 소자의 구성 요소 중 하나일 수 있다. 예를 들어, 박막 구조체(T10)가 전계 효과 트랜지스터(D10, D20, D30, D40, D50)에 적용되는 경우, 기판(10)은 반도체 기판(100), 게이트 전극(300), 채널(110, 111), 유전체층(400), 또는 도전층(500)일 수 있다. 또한, 박막 구조체(T10)가 커패시터(D60, D70)에 적용되는 경우, 기판(10)은 제 1 전극(600) 또는 제 2 전극(700)일 수 있다.
강유전층(22)은 강유전체를 포함한다. 앞서 설명한 바와 같이, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 자발 분극을 가지며, 전하(Q) vs. 에너지(U) 관계에서 두 개의 안정한 분극 상태를 갖는다(도 3 참조).
제 1 반강유전층(21)과 제 2 반강유전층(23)은 반강유전체를 포함한다. 제 1 반강유전층(21)과 제 2 반강유전층(23)의 반강유전체는 같거나 서로 다를 수 있다. 앞서 설명한 바와 같이, 반강유전체는 전기장이 없는 상태에서는 자발적 분극 상태가 없지만 일정 크기 이상의 전기장이 있는 상태에서는 강유전체와 유사한 전기적 특성을 보인다. 따라서 반강유전 물질은 전기장(E)과 분극(P) 사이의 관계에서 두 개의 히스테리시스 루프를 가질 수 있다(도 6 참조).
일 실시예에 따르면, 강유전체와 반강유전체는 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택될 수 있다. 이러한 금속 산화물은 수nm 수준의 매우 얇은 박막에서도 강유전성 또는 반강유전성을 나타낼 수 있으며, 기존 실리콘 기반의 반도체 소자 공정에 적용 가능하여 양산성이 높다.
강유전체와 반강유전체는 조성, 도핑 원소의 종류와 비율, 결정상 등에 따라 구분될 수 있다. 구체적으로, 금속 산화물의 조성에 따라 강유전성과 반강유전성이 달라질 수 있고, 금속 산화물의 조성이 동일하더라도 결정상 또는 도펀트 물질(dopant material)의 종류와 비율에 따라 강유전성과 반강유전성이 달라질 수 있다. 여기서, 각 원소의 종류 및 함량은 당업계에 알려진 방법에 따라 측정될 수 있으며, 예를 들어, XPS(X-ray photoelectron spectroscopy), AES(Auger electron spectroscopy), ICP(Inductively coupled plasma) 등이 사용될 수 있다.
강유전층(22)의 하프늄 원소 함량은 제 1 반강유전층(21) 및/또는 제 2 반강유전층(22)의 하프늄 원소 함량보다 클 수 있다. 예를 들어, 강유전층(22)의 하프늄 원소 대비 제 1 반강유전층(21) 또는 제 2 반강유전층(22)의 하프늄 원소 몰비는 각각 독립적으로 0 이상, 0.05 이상, 0.1 이상, 0.15 이상, 0.2 이상, 또는 0.3 이상이고, 1 미만, 0.8 이하, 0.7 이하 또는 0.6 이하일 수 있다. 또한, 강유전층(22)의 지르코늄 원소 함량은 제 1 반강유전층(21) 및/또는 제 2 반강유전층(23)의 지르코늄 원소 함량보다 작을 수 있다. 예를 들어, 강유전층(22)의 지르코늄 원소 대비 제 1 반강유전층(21) 또는 제 2 반강유전층(23)의 지르코늄 원소 몰비는 각각 독립적으로 1 초과, 1.1 이상, 1.2 이상, 또는 1.5 이상이고, 100 이하, 75 이하, 60 이하, 50 이하, 40 이하, 30 이하, 25 이하, 20 이하, 또는 10 이하일 수 있다.
강유전층(22)은 HfxZr1-xO2 (0.2≤x<1.0)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다. 예를 들어, 강유전층(22)의 하프늄 원소 함량(x)은 0.25 이상, 0.3 이상, 또는 0.4 이상이고, 0.95 미만, 0.9 미만, 0.8 미만, 0.7 미만 또는 0.6 미만일 수 있다. 또한, 제 1 반강유전층(21) 및 제 2 반강유전층(23)은 각각 독립적으로 지르코늄 산화물 또는 HfxZr1-xO2 (0<x<0.2)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다. 예를 들어, 제 1 반강유전층(21) 및 제 2 반강유전층(23)은 각각 독립적으로 하프늄 원소 함량(x) 이 0.01 이상, 0.03 이상, 0.05 이상, 또는 0.08 이상이고, 0.18 이하, 0.15 이하, 0.12 이하, 또는 0.1이하일 수 있다. 또한, 제 1 반강유전층(21) 및/또는 제 2 반강유전층(23)은 하프늄 원소 함량(x)이 0인 지르코늄 산화물일 수 있다.
또한, 강유전층(22)과 반강유전층(21,23)은 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1.0) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 물질을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다. 강유전층(21)의 도펀트 물질 함량은 제 1 반강유전층(21) 및/또는 제 2 반강유전층(23)의 도펀트 물질 함량보다 작을 수 있다. 예를 들어, 강유전층(22)은 도펀트 물질 함량이 모재의 금속 원소 대비 0at% 초과, 0.2at% 이상, 0.5at% 이상, 1at% 이상, 2at% 이상, 3 at% 이상이고, 10at% 이하, 8at% 이하, 7at% 이하, 6at% 이하일 수 있다. 또한, 제 1 반강유전층(21) 및 제 2 반강유전층(23)은 각각 독립적으로 도펀트 물질 함량이 모재의 금속 원소 대비 4at% 초과, 6at% 이상, 7at% 이상, 8at% 이상이고, 20at% 이하, 18at% 이하, 15at% 이하, 또는 12at% 이하일 수 있다.
강유전층(22)과 반강유전층(21,23)은 각각 상이한 결정상 분포를 가질 수 있다. 구체적으로, 강유전층(22)은 사방정계(orthorhombic) 결정상을 포함하고, 반강유전층(21,23)은 정방정계(tetragonal) 결정상을 포함할 수 있다. 경우에 따라서는, 강유전층(22)과 반강유전층(21,23)이 각각 독립적으로 사방정계 결정상과 정방정계 결정상을 모두 포함할 수 있으나, 강유전층(22)은 정방정계 결정상보다 사방정계 결정상을 더 많이 포함하고, 반강유전층(21,23)은 사방정계 결정상보다 정방정계 결정상을 더 많이 포함할 수 있다. 이러한 결정상 분포는 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, TEM (Transmission electron microscopy), GIXRD(Grazing Incidence X-ray Diffraction) 등이 사용될 수 있다.
제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 두께는 각각 독립적으로 0nm 초과 0.1nm 이상, 0.2nm 이상, 0.3nm 이상, 0.4nm 이상, 0.5nm 이상, 0.6nm 이상, 0.7nm 이상, 0.8nm 이상, 1.0nm 이상, 또는 1.5nm 이상이고, 10nm 이하, 8nm 이하, 6nm 이하, 5nm 이하, 4nm 이하, 3nm 이하, 2nm 이하, 1nm 이하일 수 있다. 또한, 강유전층(22) 대비 제 1 반강유전층(21) 또는 제 2 반강유전층(23) 두께 비율은 각각 독립적으로 0 초과, 0.05 이상, 0.1 이상, 0.15 이상, 0.2 이상, 0.3 이상, 0.4 이상, 0.5 이상, 0.6 이상, 0.8 이상, 1.0 이상, 1.2 이상, 1.5 이상이고, 10 이하, 8 이하, 7 이하, 6 이하, 5 이하, 4 이하 또는 3 이하일 수 있다. 예를 들어, 박막 구조체(T10)가 전계 효과 트랜지스터(D10, D20, D30, D40, D50)에 적용될 경우, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 두께의 합이 0 초과 5nm 이하이거나, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 두께가 각각 독립적으로 0 초과 3nm 이하이거나, 강유전층(22) 대비 제 1 반강유전층(21) 또는 제 2 반강유전층(23) 두께 비율이 각각 독립적으로 0 초과 3 이하일 수 있다. 또한, 박막 구조체(T10)가 커패시터(D60, D70)에 적용될 경우, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 두께의 합은 0 초과 10nm 이하이거나, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 두께는 각각 독립적으로 0 초과 5nm 이하이거나, 강유전층(22) 대비 제 1 반강유전층(21) 또는 제 2 반강유전층(23) 두께 비율이 각각 독립적으로 0 초과 5 이하일 수 있다. 두께는 당업계의 알려진 방법에 따라 측정될 수 있으며, 예를 들어, 엘립소미터(SE MG-1000, Nano View) 등이 사용될 수 있다.
한편, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23) 간의 경계는 불명확할 수 있다. 제 1 반강유전층(21)과 강유전층(22) 사이, 강유전층(22)과 제 2 반강유전층(23) 사이, 또는 이들 모두의 경계가 불명확할 수 있다. 예를 들어, 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)이 유사한 조성으로 제조되거나 두께가 작은 경우, 이들간의 물질 확산에 의해 인접층과의 경계가 뚜렷하게 구분되지 않을 수 있다.
박막 구조체(T10)는 상유전층을 더 포함할 수 있다. 특정 이론에 구속되려 함은 아니지만, 상유전층은 강유전층(22)과 반강유전층(21,23) 내의 결정들 사이에서 발생할 수 있는 누설 전류를 제어하는데 도움을 줄 수 있다. 상유전층은 강유전층(22)과 제 1 반강유전층(21) 사이, 강유전층(22)과 제 2 반강유전층(23) 사이, 또는 이들 모두에 배치될 수 있다. 특정 이론에 구속되려 함은 아니지만, 상유전층은 강유전층(22)과 반강유전층(21,23)을 분리하여 각 층간의 물질 확산을 제어할 수 있다. 상유전층은 강유전층(22)과 반강유전층(21,23)보다 항복 전압(breakdown voltage)이 큰 물질이 사용될 수 있다. 상유전층은 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 실리콘 산화물(SiO2) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택될 수 있다.
또 다른 측면에 따르면, 박막구조체는 하프늄 원소를 포함하는 결정성 금속 산화물층을 포함할 수 있다. 도 16을 참고하면, 박막 구조체(T20)은 기판(10)상에 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택되는 물질을 포함하는 결정성 금속 산화물층(30)을 포함하고. 결정성 금속 산화물층(30)은 두께 방향으로 하프늄 원소의 농도 구배를 가질 수 있다. 구체적으로, 금속 산화물층(30)은 두께 방향으로 순차적으로 제 1 표층부(31), 중심부(32), 제 2 표층부(33)를 갖고, 중심부(32)의 하프늄 원소 함량은 제 1 표층부(31) 및/또는 제 2 표층부(33)의 하프늄 원소 함량보다 클 수 있다. 예를 들어, 중심부(32)의 하프늄 원소 대비 제 1 표층부(31) 또는 제 2 표층부(33)의 하프늄 원소 몰비는 각각 독립적으로 0 이상, 0.05 이상, 0.1 이상, 0.15 이상, 0.2 이상, 또는 0.3 이상 이고, 1 미만, 0.8 이하, 0.7 이하 또는 0.6 이하일 수 있다. 또한, 중심부(32)의 지르코늄 원소 함량은 제 1 표층부(31) 및/또는 제 2 표층부(33)의 지르코늄 원소 함량보다 작을 수 있다. 예를 들어, 중심부(32)의 지르코늄 원소 대비 제 1 표층부(31) 또는 제 2 표층부(33)의 지르코늄 원소 몰비는 각각 독립적으로 1 초과, 1.1 이상, 1.2 이상, 또는 1.5 이상이고, 100 이하, 75 이하, 60 이하, 50 이하, 40 이하, 30 이하, 25 이하, 20 이하, 또는 10 이하일 수 있다.
제 1 표층부(31), 중심부(32), 및 제 2 표층부(33)는 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택되는 물질을 포함할 수 있다. 구체적으로, 제 1 표층부(31) 및/또는 제 2 표층부(33)는 각각 독립적으로 지르코늄 산화물(ZrO2) 또는 HfxZr1-xO2(0<x<0.2)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다. 또한, 중심부(32)는 HfxZr1-xO2(0.2≤x<1)로 표현되는 하프늄-지르코늄 산화물을 포함할 수 있다.
중심부(32)과 표층부(31, 33)는 각각 상이한 결정상 분포를 가질 수 있다. 중심부(32)는 사방정계(orthorhombic) 결정상을 포함하고, 표층부(31,33)는 정방정계(tetragonal) 결정상을 포함할 수 있다. 경우에 따라서는, 중심부(32)와 표층부 (31, 33)가 각각 독립적으로 사방정계 결정상과 정방정계 결정상을 모두 포함할 수 있으나, 중심부(32)는 정방정계 결정상보다 사방정계 결정상을 더 많이 포함하고, 표층부(31, 33)는 사방정계 결정상보다 정방정계 결정상을 더 많이 포함할 수 있다. 이러한 결정상 분포는 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, TEM (Transmission electron microscopy), GIXRD(Grazing Incidence X-ray Diffraction) 등이 사용될 수 있다.
제 1 표층부(31) 및 제 2 표층부(33)의 두께는 각각 독립적으로 결정성 금속 산화물층(30) 총 두께의 0.5% 이상 45% 이하일 수 있다. 예를 들어, 제 1 표층부(31) 및 제 2 표층부(33)의 두께는 각각 독립적으로 결정성 금속 산화물층(30) 총 두께의 1% 이상, 2% 이상, 5% 이상, 7% 이상, 10% 이상, 또는 15% 이상이고, 40% 이하, 35% 이하, 또는 30% 이하일 수 있다.
제 1 표층부(31), 중심부(32) 및 제 2 표층부(33)의 두께는 각각 독립적으로 0nm 초과 0.1nm 이상, 0.2nm 이상, 0.3nm 이상, 0.4nm 이상, 0.5nm 이상, 0.6nm 이상, 0.7nm 이상, 0.8nm 이상, 1.0nm 이상, 또는 1.5nm 이상이고, 10nm 이하, 8nm 이하, 6nm 이하, 5nm 이하, 4nm 이하, 3nm 이하, 2nm 이하, 1nm 이하일 수 있다. 또한, 중심부(32) 대비 제 1 표층부(31) 또는 제 2 표층부(33)의 두께 비율은 각각 독립적으로 0 초과, 0.05 이상, 0.1 이상, 0.15 이상, 0.2 이상, 0.3 이상, 0.4 이상, 0.5 이상, 0.6 이상, 0.8 이상, 1.0 이상, 1.2 이상, 1.5 이상이고, 10 이하, 8 이하, 7 이하, 6 이하, 5 이하, 4 이하 또는 3 이하일 수 있다. 예를 들어, 박막 구조체(T20)가 전계 효과 트랜지스터(D10, D20, D30, D40, D50)에 적용될 경우, 결정성 금속 산화물층(30)의 두께는 0 초과 5nm 이하이거나, 제 1 표층부(31), 중심부(32) 및 제 2 표층부(33)의 두께는 각각 독립적으로 0 초과 3nm 이하이거나, 중심부(32) 대비 제 1 표층부(31) 또는 제 2 표층부(33)의 두께 비율이 각각 독립적으로 0 초과 3 이하일 수 있다. 또한, 박막 구조체(T20)가 커패시터(D60, D70)에 적용될 경우, 결정성 금속 산화물층(30)의 두께는 0 초과 10nm 이하이거나, 제 1 표층부(31), 중심부(32) 및 제 2 표층부(33)의 두께는 각각 독립적으로 0 초과 5nm 이하이거나, 중심부(32) 대비 제 1 표층부(31) 또는 제 2 표층부(33)의 두께 비율이 각각 독립적으로 0 초과 5 이하일 수 있다. 두께는 당업계의 알려진 방법에 따라 측정될 수 있으며, 예를 들어, 엘립소미터(SE MG-1000, Nano View) 등이 사용될 수 있다.
제 1 표층부(31)와 중심부(32)의 사이, 중심부(32)와 제 2 표층부(33)의 사이, 또는 이들 모두의 경계는 명확하게 구분되지 않을 수도 있다.
전술한 박막 구조체 및 이를 포함하는 반도체 소자는 기판 상에 원하는 조성의 비정질층을 형성하고, 이를 어닐링(annealing)하여 제조될 수 있다. 구체적으로, 박막 구조체는 기판 위에 제 1 비정질층을 형성하는 단계, 기판 위에 제 2 비정질층을 형성하는 단계, 기판 위에 제 3 비정질층을 형성하는 단계, 제 1 비정질층을 어닐링하여 제 1 표층부에 해당하는 제 1 반강유전층을 형성하는 단계, 제 2 비정질층을 어닐링하여 중심부에 해당하는 강유전층을 형성하는 단계, 및 제 3 비정질층을 어닐링하여 제 2 표층부에 해당하는 제 2 반강유전층을 형성하는 단계를 포함하여 제조될 수 있다.
제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층의 조성 및/또는 두께는 각각 제 1 반강유전층(21), 강유전층(22), 및 제 2 반강유전층(23)의 조성 및/또는 두께에 대응될 수 있다. 또한, 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층의 조성 및/또는 두께는 제 1 표층부(31), 중심부(32), 및 제 2 표층부(33)의 조성 및/또는 두께에 대응될 수 있다. 제 1 반강유전층, 강유전층, 제 2 반강유전층, 1 표층부, 중심부, 및 제 2 표층부의 조성 및/또는 두께는 앞서 설명한 내용을 참고할 수 있다.
제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층은 당업계에 알려진 통상적인 방법으로 형성될 수 있다. 예를 들어, 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층은 각각 독립적으로 원자층 증착(ALD), 화학기상증착(CVD), 물리 기상 증착(PVD), 또는 스퍼터링 등의 증착 방법들을 통하여 형성될 수 있다. 이 중, 원자층 증착(ALD) 방법은 원자 단위로 균일한 층을 형성할 수 있고, 비교적 낮은 온도에서 수행될 수 있다는 장점이 있다.
원자층 증착(ALD) 방법을 통해 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층 형성시, 하프늄 공급원, 지르코늄 공급원, 및 산소 공급원은 당업계에 알려진 통상적인 전구체가 사용될 수 있다. 예를 들어, 하프늄 공급원으로는 Hf(OtBu)4, TEMAH(Tetrakis Ethyl Methyl Amino Hafnium), TDMAH(Tetrakis Di-Methyl Amino Hafnium), TDEAH(Tetrakis Di-Ethyl Amino Hafnium) 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다. 또한, 지르코늄 공급원으로는 Zr(OtBu)4, TEMAZ(Tetrakis Ethyl Methyl Amino Zirconium), TDMAZ(Tetrakis Di-Methyl Amino Zirconium), TDEAZ(Tetrakis Di-Ethyl Amino Zirconium), 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다. 또한, 산소 공급원으로는 O3, H2O, O2, N2O, O2 플라즈마 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다.
제 1 비정질층과 제 2 비정질층의 사이, 제 2 비정질층과 제 3 비정질층의 사이, 또는 이들 모두의 경계는 명확하게 구분되지 않을 수도 있다.
제 1 비정질층을 어닐링하는 단계, 제 2 비정질층을 어닐링하는 단계, 및 제 3 비정질층을 어닐링하는 단계는 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층이 각각 제 1 반강유전층, 강유전층, 및 제 2 반강유전층으로 변환될 수 있는 적절한 조건에서 수행될 수 있다. 구체적으로, 제 1 비정질층을 어닐링하는 단계, 및 제 3 비정질층을 어닐링하는 단계는 각각 독립적으로 제 1 비정질층 및 제 3 비정질층이 각각 정방정계(tetragonal) 결정상으로 결정화될 수 있는 조건에서 수행될 수 있다. 또한, 제 2 비정질층을 어닐링하는 단계는 제 2 비정질층이 사방정계(orthorhombic) 결정상으로 결정화될 수 있는 조건에서 수행될 수 있다.
예를 들어, 어닐링은 400℃ 내지 1100℃에서의 온도에서 수행될 수 있으나, 이에 제한되지 않는다. 어닐링은 1 나노초(nano-second)이상, 1 마이크로초(micro-second) 이상, 0.001초 이상, 0.01초 이상, 0.05초 이상, 0.1초 이상, 0.5초 이상, 1초 이상, 3초 이상, 또는 5초 이상이고, 10분 이하, 5분 이하, 1분 이하, 또는 30초 이하의 시간동안 수행될 수 있으나, 이에 제한되지 않는다.
제 1 비정질층을 어닐링하는 단계, 제 2 비정질층을 어닐링하는 단계, 및 제 3 비정질층을 어닐링하는 단계는 각각 수행되거나, 이 중 둘 이상의 단계가 동시에 수행될 수 있다. 예를 들어, 박막 구조체는 기판 상에 제 1 비정질층을 형성하는 단계, 제 1 비정질층 위에 제 2 비정질층을 형성하는 단계, 제 2 비정질층 위에 제 3 비정질층을 형성하는 단계, 및 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층을 동시에 어닐링하여 각각 제 1 반강유전층, 강유전층 및 제 2 반강유전층을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다. 또한, 박막 구조체는 기판 상에 제 1 비정질층을 형성하는 단계, 제 1 비정질층을 어닐링하여 제 1 반강유전층을 형성하는 단계, 제 1 반강유전층 위에 제 2 비정질층을 형성하는 단계, 제 2 비정질층을 어닐링하여 강유전층을 형성하는 단계, 강유전층 위에 제 3 비정질층을 형성하는 단계, 및 제 3 비정질층을 어닐링하여 제 2 반강유전층을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다.
커패시터는 앞서 설명한 박막 구조체 제조 방법을 이용하여 제조될 수 있다. 구체적으로, 커패시터는 전도성을 갖는 제 1 전극을 포함하는 기판을 사용하고, 앞서 설명한 바와 같이 기판 위에 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층을 각각 형성하는 단계; 제 1 비정질층, 제 2 비정질층, 및 제 3 비정질층을 각각 또는 이 중 둘 이상을 동시에 어닐링 하여 각각 제 1 표층부에 해당하는 제 1 반강유전층, 중심부에 해당하는 강유전층, 및 제 2 표층부에 해당하는 제 2 반강유전층을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다. 제 1 전극에 이격되어 배치되는 제 2 전극은 제 3 비정질층이 어닐링되기 전에 제 3 비정질층 위에 형성되거나, 제 3 비정질층이 어닐링된 후 제 2 반강유전층 위에 형성될 수 있다.
전계 효과 트랜지스터 또한 앞서 설명한 박막 구조체 제조 방법을 이용하여 제조될 수 있다. 구체적으로, 전계 효과 트랜지스터는 반도체 물질을 포함하는 기판을 사용하고, 제 2 전극 대신 게이트 전극을 형성하는 것을 제외하고는, 앞서 설명한 커패시터의 제조 방법과 유사한 방법으로 제조될 수 있다. 전계 효과 트랜지스터 제조시, 반도체 물질을 포함하는 기판 상에 유전체층을 형성하는 단계가 더 포함될 수 있고, 반도체 물질을 포함하는 기판 상에 소스와 드레인을 형성하는 단계가 더 포함될 수 있다.
이하에서는 앞서 설명한 박막 구조체와 반도체 소자들을 포함하는 구체적인 실시예들을 제시한다.
실시예 1 : ZrO 2 (1nm)/Hf 0.5 Zr 0.5 O 2 (3nm)/ZrO 2 (1nm)의 박막 구조체를 포함하는 커패시터의 제조
DC 스퍼터나 ALD 방법을 통해 제 1 전극을 형성하였다.
제 1 전극 위에 원자층 증착(ALD)을 통해 비정질 ZrO2층을 1nm 두께로 형성하였다. 비정질 ZrO2층 위에 원자층 증착(ALD)을 통해 비정질 Hf0.5Zr0.5O2층을 3nm 두께로 형성하였다. 비정질 Hf0.5Zr0.5O2층 위에 원자층 증착(ALD)을 통해 비정질 ZrO2층을 1nm 두께로 형성하였다. 결과적으로 비정질 ZrO2층은 비정질 Hf0.5Zr0.5O2층의 상하에 각각 배치되어, 비정질 Hf0.5Zr0.5O2층 전체 표면의 80% 이상, 거의 100%가 비정질 ZrO2층로 커버되어 있다.
DC 스퍼터나 ALD를를 통해 제 1 전극에 대향되도록 비정질 ZrO2층 위에 제 2 전극을 형성하였다. 제 1 전극 및 제 2 전극으로는 TiN 혹은 Mo를 사용하였다.
이렇게 형성된 층들과 전극들을 400℃ 내지 1000℃ 사이의 온도로 급속열처리(rapid thermal annealing, RTA)하여, 결정화된 ZrO2(1nm)/Hf0.5Zr0.5O2(3nm)/ZrO2(1nm) 금속 산화물층을 포함하는 커패시터를 제조하였다.
실시예 2 : ZrO 2 (1.5nm)/Hf 0.5 Zr 0.5 O 2 (2nm)/ZrO 2 (1.5nm) 박막 구조체를 포함하는 커패시터 제조
제 1 전극 위에, 1.5nm 두께의 비정질 ZrO2층, 2nm 두께의 비정질 Hf0.5Zr0.5O2 층과 1.5nm 두께의 비정질 ZrO2층을 순차적으로 형성하여, 비정질 ZrO2층과 비정질 Hf0.5Zr0.5O2층의 두께를 달리한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
실시예 3 : ZrO 2 (1.75nm)/Hf 0.5 Zr 0.5 O 2 (1.5nm)/ZrO 2 (1.75nm) 박막 구조체를 포함하는 커패시터 제조
제 1 전극 위에, 1.75nm 두께의 비정질 ZrO2층, 1.5nm 두께의 비정질 Hf0.5Zr0.5O2 층과 1.75nm 두께의 비정질 ZrO2층을 순차적으로 형성하여, 비정질 ZrO2층과 비정질 Hf0.5Zr0.5O2 층의 두께를 달리한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
실시예 4 : ZrO 2 (2nm)/Hf 0.5 Zr 0.5 O 2 (1nm)/ZrO 2 (2nm) 박막 구조체를 포함하는 커패시터 제조
제 1 전극 위에, 2nm 두께의 비정질 ZrO2층, 1nm 두께의 비정질 Hf0.5Zr0.5O2 층과 2nm 두께의 비정질 ZrO2층을 순차적으로 형성하여, 비정질 ZrO2층과 비정질 Hf0.5Zr0.5O2층의 두께를 달리한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
실시예 5 : ZrO 2 (2.25nm)/Hf 0.5 Zr 0.5 O 2 (0.5nm)/ZrO 2 (2.25nm)박막 구조체를 포함하는 커패시터 제조
제 1 전극위에, 2.25nm 두께의 비정질 ZrO2층, 0.5nm 두께의 비정질 Hf0.5Zr0.5O2층과 2.25nm 두께의 비정질 ZrO2층을 순차적으로 형성하여, 비정질 ZrO2층과 비정질 Hf0.5Zr0.5O2 층의 두께를 달리한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 1 : Hf 0.5 Zr 0.5 O 2 (5nm) 박막만을 포함하는 커패시터 제조
제 1 전극 위에, 비정질 ZrO2층을 형성하지 않고, 비정질 Hf0.5Zr0.5O2층만 5nm 형성한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 2 : ZrO 2 (5nm)만을 포함하는 커패시터 제조
제 1 전극 위에, 비정질 Hf0.5Zr0.5O2층를 형성하지 않고, 비정질 ZrO2층만 5nm 형성한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 3 : Hf 0.5 Zr 0.5 O 2 (2nm)/ZrO 2 (5nm) 박막 구조체를 포함하는 커패시터 제조
제 1 전극 위에, 2nm 두께의 비정질 ZrO2층을 형성하지 않고, 2nm 두께의 비정질 Hf0.5Zr0.5O2층과 5nm 두께의 비정질 ZrO2층을 순차적으로 형성한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
전기적 특성 1
실시예 1, 실시예 2, 비교예 1, 및 비교예 3 커패시터의 분극 대 전기장 이력 곡선(P-E hysteresis curves)을 측정하고, 항전기장을 아래 표 1에 기재하였다. 표 1을 참고하면, 제 1 반강유전층(ZrO2)/강유전층(Hf0.5Zr0.5O2)/제 2 반강유전층(ZrO2) 구조를 포함한 실시예 1 및 실시예 2의 커패시터는 분극 대 전기장 이력 곡선(P-E hysteresis curves)에서 1.0MV/cm 이하의 낮은 항전기장을 가져, 강유전층(Hf0.5Zr0.5O2)만을 포함한 비교예 1 및 강유전층(Hf0.5Zr0.5O2)/반강유전층(ZrO2)만을 포함한 비교예 3에 비해 실질적으로 낮은 히스테리시스를 갖는 것이 확인되었다.
두께 두께 비율
(제1반강유전층
/강유전층)		 항전기장
(MV/cm)
제1반강유전층
(ZrO2 )		 강유전층
(Hf0.5Zr0.5O2)		 제2반강유전층
(ZrO2 )
실시예 1 1nm 3nm 1nm 0.33 1.0
실시예 2 1.5nm 2nm 1.5nm 0.75 0.8
비교예 1 - 5nm - - 1.1
비교예 3 - 2nm 5nm - 1.1
전기적 특성 2
실시예 1 내지 실시예 5와 비교예 1 및 비교예 2 커패시터의 전기 용량(capacitance)를 측정하여 표 2에 기재하였다. 표 2을 참고하면, 제 1 반강유전층(ZrO2)/강유전층(Hf0.5Zr0.5O2)/제 2 반강유전층(ZrO2) 구조를 포함하고, 강유전층 대비 반강유전층의 두께 비율이 0 초과 10 이하인 실시예 1 내지 실시예 5의 커패시터는 강유전층(Hf0.5Zr0.5O2)만을 갖는 비교예 1의 커패시터에 비해 높은 전기 용량을 갖는 것이 확인되였다. 또한, 강유전층 대비 반강유전층의 두께 비율이 0.5 이상 10 이하인 실시예 2 내지 실시예 5의 커패시터는 강유전층(Hf0.5Zr0.5O2)만을 갖는 비교예 1 및 및 반강유전층(ZrO2)만을 포함한 비교예 2의 커패시터에 비해 높은 전기 용량을 갖는 것이 확인되었다.
두께 두께 비율
(제1반강유전층
/강유전층)		 전기용량
(uF/cm2)
제1반강유전층
(ZrO2 )		 강유전층
(Hf0.5Zr0.5O2)		 제2반강유전층
(ZrO2 )
실시예 1 1nm 3nm 1nm 0.33 5.65
실시예 2 1.5nm 2nm 1.5nm 0.75 6.74
실시예 3 1.75nm 1.5nm 1.75nm 1.17 6.91
실시예 4 2nm 1nm 2nm 2 7.23
실시예 5 2.25nm 0.5mn 2.25nm 4.5 6.74
비교예 1 - 5nm - - 5.05
비교예 2 - - 5nm - 6.38
전기적 특성 3
실시예 2 내지 실시예 5와 비교예 1 내지 비교예 3 커패시터의 유전 상수(Dielectric constant)를 측정하여 표 3에 기재하였다. 표 3을 참고하면, 제 1 반강유전층(ZrO2)/강유전층(Hf0.5Zr0.5O2)/제 2 반강유전층(ZrO2) 구조를 포함하고, 강유전층 대비 반강유전층의 두께 비율이 0.5 초과 10 이하인 실시예 2 내지 실시예 5의 커패시터는 강유전층(Hf0.5Zr0.5O2)만을 갖는 비교예 1, 반강유전층((ZrO2)만을 갖는 비교예 2, 및 강유전층(Hf0.5Zr0.5O2)/반강유전층(ZrO2)만을 포함한 비교예 3의 커패시터에 비해 높은 유전 상수를 갖는 것이 확인되었다.
두께 두께 비율
(제1반강유전층
/강유전층)		 유전상수
제1반강유전층
(ZrO2 )		 강유전층
(Hf0.5Zr0.5O2)		 제2반강유전층
(ZrO2 )
실시예 2 1.5nm 2nm 1.5nm 0.75 42.1
실시예 3 1.75nm 1.5nm 1.75nm 1.17 42.9
실시예 4 2nm 1nm 2nm 2 44.7
실시예 5 2.25nm 0.5mn 2.25nm 4.5 42.1
비교예 1 - 5nm - - 31.5
비교예 2 - - 5nm - 39.7
비교예 3 - 2nm 5nm - 38.6
실시예 6 : p-Si/ SiO 2 / ZrO 2 (0.5nm)/Hf 0.5 Zr 0.5 O 2 (1nm)/ZrO 2 (0.5nm)/전극 구조의의 커패시터 제조
폴리 실리콘(p-Si) 기판을 준비하고, 표면을 일부 산화시켜 실리콘 산화물층(SiO2)을 형성하였다.
실리콘 산화물층(SiO2) 위에, 원자층 증착(ALD)을 통해 비정질 ZrO2층을 0.5nm 두께로 형성하였다. 비정질 ZrO2층 위에 원자층 증착(ALD)을 통해 비정질 Hf0.5Zr0.5O2층을 1.5nm 두께로 형성하였다. 비정질 Hf0.5Zr0.5O2층 위에 원자층 증착(ALD)을 통해 비정질 ZrO2층을 0.5nm 두께로 형성하였다. DC 스퍼터나 ALD 통해 비정질 ZrO2층 위에 전극을 형성하였다. 전극으로는 TiN 혹은 Mo를 사용하였다.
이렇게 형성된 구조물을 400℃ 내지 1100℃ 사이의 온도로 급속열처리(rapid thermal annealing, RTA)하여 결정화된 ZrO2(1nm)/Hf0.5Zr0.5O2(3nm)/ZrO2(1nm) 금속 산화물층을 포함하는 커패시터를 제조하였다.
비교예 4 : p-Si/ SiO 2 / Hf 0.5 Zr 0.5 O 2 (2nm)/ 전극 구조의 커패시터 제조
실리콘 산화물층(SiO2) 위에, 비정질 ZrO2층을 형성하지 않고, 비정질 Hf0.5Zr0.5O2층만 2nm 형성한 것을 제외하고는, 실시예 6과 동일한 방법으로 커패시터를 제조하였다.
비교예 5 : p-Si/ SiO 2 / ZrO 2 (2nm)/ 전극 구조의 커패시터 제조
실리콘 산화물층(SiO2) 위에, 비정질 Hf0.5Zr0.5O2층를 형성하지 않고, 비정질 ZrO2층만 2nm 형성한 것을 제외하고는, 실시예 6과 동일한 방법으로 커패시터를 제조하였다.
비교예 6 : p-Si/ SiO 2 / Hf 0.5 Zr 0.5 O 2 (1.5nm)/ZrO 2 (0.5nm)/ 전극 구조의 커패시터 제조
실리콘 산화물층(SiO2) 위에, 0.5nm 두께의 비정질 ZrO2층을 형성하지 않고, 1.5nm 두께의 비정질 Hf0.5Zr0.5O2 층과 0.5nm 두께의 비정질 ZrO2층을 순차적으로 형성한 것을 제외하고는, 실시예 6과 동일한 방법으로 커패시터를 제조하였다.
전기적 특성 4
실시예 6과 비교예 4 내지 6의 커패시터의 EOT(equivalent oxide thickness)를 표 4에 기재하였다. 표 4을 참고하면, 실시예 6의 커패시터는 강유전층(Hf0.5Zr0.5O2)만을 갖는 비교예 4, 반강유전층(ZrO2)만을 갖는 비교예 5, 및 강유전층(Hf0.5Zr0.5O2)/반강유전층(ZrO2)만을 포함한 비교예 6의 커패시터에 비해 낮은 EOT를 갖는 것이 확인되었다.
참고로, 실시예 6 및 비교예 4 내지 비교예 6과 같은 구조의 MOS(metal-oxide-silicon) 커패시터는 전계 효과 트랜지스터와 유사 구조로서, MOS (metal-oxide-silicon) 커패시터의 성능은 전계 효과 트랜지스터의 성능에 대응되는 것으로 알려져 있다.
두께 두께 비율
(제1반강유전층
/강유전층)		 EOT
(nm)
제1반강유전층
(ZrO2 )		 강유전층
(Hf0.5Zr0.5O2)		 제2반강유전층
(ZrO2 )
실시예 6 0.5nm 1mn 0.5nm 0.5 0.83
비교예 4 - 2nm - - 0.87
비교예 5 - - 2nm - 0.87
비교예 6 - 1.5nm 0.55nm - 0.91
실시예 7 : ZrO 2 (0.5nm)/Hf 0.5 Zr 0.5 O 2 (1nm)/ZrO 2 (0.5nm) 박막 구조체를 포함하는 전계 효과 트랜지스터 제조
폴리 실리콘(p-Si) 기판의 일부 영역에 소스 및 드레인을 형성한 것을 제외하고, 실시예 6과 동일한 방법으로 폴리 실리콘(p-Si) 기판 위에 SiO2층, 비정질 ZrO2층(0.5nm), 비정질 Hf0.5Zr0.5O2층(1nm), 및 비정질 ZrO2층(0.5nm)을 순차적으로 형성하고, (게이트) 전극으로 TiN 또는 Mo를 적용하여, 전계 효과 트랜지스터를 제조하였다. 여기서, 전계 효과 트랜지스터는 포토리소그래피, 식각 등 당업계에 통상적으로 알려진 방법을 이용하여 Fin-FET 형태로 제조되었다.
실시예 8 : ZrO 2 (0.25nm)/Hf 0.5 Zr 0.5 O 2 (1.5nm)/ZrO 2 (0.25nm) 박막 구조체를 포함하는 전계 효과 트랜지스터 제조
실리콘 산화물층(SiO2) 위에, 0.25nm 두께의 비정질 ZrO2층, 1.5nm 두께의 비정질 Hf0.5Zr0.5O2 층과 0.25nm 두께의 비정질 ZrO2층을 순차적으로 형성하여, 비정질 ZrO2층과 비정질 Hf0.5Zr0.5O2층의 두께를 달리한 것을 제외하고는, 실시예 7과 동일한 방법으로 전계 효과 트랜지스터를 제조하였다.
비교예 7 : Hf 0.5 Zr 0.5 O 2 (2nm) 박막 구조체를 포함하는 전계 효과 트랜지스터 제조
실리콘 산화물층(SiO2) 위에, 비정질 ZrO2층을 형성하지 않고, 비정질 Hf0.5Zr0.5O2층만 2nm 형성한 것을 제외하고는, 실시예 7과 동일한 방법으로 전계 효과 트랜지스터를 제조하였다.
비교예 8 : ZrO 2 (2nm) 박막 구조체를 포함하는 전계 효과 트랜지스터 제조
실리콘 산화물층(SiO2) 위에, 비정질 Hf0.5Zr0.5O2층를 형성하지 않고, 비정질 ZrO2층만 2nm 형성한 것을 제외하고는, 실시예 7과 동일한 방법으로 전계 효과 트랜지스터를 제조하였다.
전기적 특성 5
실시예 7, 실시예 8, 비교예 7, 및 비교예 8의 전계 효과 트랜지스터의 서브문턱 스윙 값(Subthreshold Swing, SS)을 표 5에 기재하였다. 이 때, 서브문턱 스윙 값은 게이트 전압에 대한 드레인 전류의 변화율로, 트랜지스터의 Id-Vg 특성의 기울기(SS=△Id/△Vg)를 계측하여 구할 수 있으며, 표 5의 서브문턱 스윙 값(SS)은 문턱전압으로부터 0.2 내지 0.25V에서 측정된 값이다. 표 5를 참고하면, 실시예 7 및 실시예 8의 전계 효과 트랜지스터는 강유전층(Hf0.5Zr0.5O2)만을 갖는 비교예 7과 반강유전층(ZrO2)만을 갖는 비교예 8에 비해 낮은 서브문턱스윙 값(SS)을 갖는 것이 확인되었다.
두께 두께 비율
(제1반강유전층
/강유전층)		 SS
(mV/dec)
제1반강유전층
(ZrO2 )		 강유전층
(Hf0.5Zr0.5O2)		 제2반강유전층
(ZrO2 )
실시예 7 0.5nm 1mn 0.5nm 0.5 94.9
실시예 8 0.25nm 1.5nm 0.25nm 0.17 90.7
비교예 7 - 2nm - - 101.6
비교예 8 - - 2nm - 98.7
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리 범위에 속하는 것이다.
D10 내지 D70 반도체 소자 100,10 기판
200, T10, T20 박막 구조체 210, 21 제 1 반강유전층
220, 22 강유전층 230, 23 제 2 반강유전층
300 게이트 전극 400, 410 유전체층
500 도전체층 600, 700 제 1 전극, 제 2 전극

Claims (43)

  1. 기판;
    상기 기판과 평행하게 배치되고 반강유전체를 포함하는 제 1 반강유전층;
    상기 제 1 반강유전층과 이격되어 상기 기판과 평행하게 배치되고 반강유전체을 포함하는 제 2 반강유전층; 및
    상기 제 1 반강유전층과 제 2 반강유전층 사이에 상기 기판과 평행하게 배치되고 강유전체를 포함하는 강유전층;을 포함하는 박막 구조체.
  2. 제 1항에 있어서,
    상기 제 1 반강유전층과 상기 제 2 반강유전층은 상기 강유전층 표면의 80% 이상을 커버하는 박막 구조체.
  3. 제 1항에 있어서,
    상기 제 1 반강유전층과 상기 제 2 반강유전층은 상기 강유전층과 접촉하는 박막 구조체.
  4. 제 1항에 있어서,
    상기 강유전층, 제 1 반강유전층, 및 제 2 반강유전층은 각각 독립적으로 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 물질을 포함하는 박막 구조체.
  5. 제 4항에 있어서,
    상기 강유전층은 HfxZr1-xO2 (0.2≤x<1)로 표현되는 하프늄-지르코늄 산화물을 포함하는 박막 구조체.
  6. 제 4항에 있어서,
    상기 제 1 반강유전층 및 제 2 반강유전층은 각각 독립적으로 지르코늄 산화물 또는 HfxZr1-xO2 (0<x<0.2)로 표현되는 하프늄-지르코늄 산화물을 포함하는 박막 구조체.
  7. 제 4항에 있어서,
    상기 강유전층의 하프늄 원소 함량은 상기 제 1 반강유전층 및 제 2 반강유전층 중 어느 하나 이상의 하프늄 원소 함량보다 큰 박막 구조체.
  8. 제 4항에 있어서,
    상기 강유전층의 하프늄 원소 대비 상기 제 1 반강유전층 또는 제 2 반강유전층의 하프늄 원소 몰비는 0 이상 0.8 이하인 박막 구조체.
  9. 제 4항에 있어서,
    상기 강유전층의 지르코늄 원소 함량은 상기 제 1 반강유전층 및 제 2 반강유전층 중 어느 하나 이상의 지르코늄 원소 함량보다 작은 박막 구조체.
  10. 제 4항에 있어서,
    상기 강유전층의 지르코늄 원소 대비 상기 제 1 반강유전층 또는 제 2 반강유전층의 지르코늄 원소 몰비는 1 초과 100 이하인 박막 구조체.
  11. 제 4항에 있어서,
    상기 강유전층, 제 1 반강유전층, 및 제 2 반강유전층 중 어느 하나 이상은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 물질을 모재 물질(base material)로 포함하고,
    C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함하는 박막 구조체.
  12. 제 11항에 있어서,
    상기 강유전층의 도펀트 물질의 함량은 상기 제 1 반강유전층 및 제 2 반강유전층 중 어느 하나 이상의 도펀트 물질의 함량보다 작은 박막 구조체.
  13. 제 11항에 있어서,
    상기 강유전층은 도펀트 물질의 함량이 모재의 금속 원소 대비 0 at% 초과 10 at% 이하인 박막 구조체.
  14. 제 11항에 있어서,
    상기 제 1 반강유전층 및 제 2 반강유전층은 각각 독립적으로 도펀트 물질의 함량이 모재의 금속 원소 대비 4 at% 초과 20 at% 이하인 박막 구조체.
  15. 제 1항에 있어서,
    상기 강유전층은 사방정계(orthorhombic) 결정상을 포함하고,
    상기 제 1 반강유전층 및 제 2 반강유전층은 정방정계(tetragonal) 결정상을 포함하는 박막 구조체.
  16. 제 1항에 있어서,
    상기 제 1 반강유전층, 강유전층 및 제 2 반강유전층의 두께는 각각 독립적으로 0.1nm 이상 10nm 미만인 박막 구조체.
  17. 제 1항에 있어서,
    상기 강유전층 대비 제 1 반강유전층 또는 제 2 반강유전층 두께 비율은 각각 독립적으로 0 초과 10 이하인 박막 구조체.
  18. 제 1항에 있어서,
    상유전층을 더 포함하는 박막 구조체.
  19. 제 18항에 있어서,
    상기 상유전층은 강유전층과 제 1 반강유전층 사이, 강유전층과 제 2 반강유전층 사이, 또는 이들 모두에 배치되는 박막 구조체.
  20. 제 18항에 있어서,
    상기 상유전층은 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 실리콘 산화물(SiO2) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택되는 것인 박막 구조체.
  21. 상기 제 1항 내지 제 20항 중 어느 한 항의 박막 구조체를 포함하는 반도체 소자.
  22. 제 21항에 있어서,
    제 1 전극 및 상기 제1 전극과 이격되어 배치되는 제 2 전극을 포함하고,
    상기 박막 구조체는 상기 제1 전극과 제 2 전극 사이에 배치되고,
    상기 제 1 전극 또는 제 2 전극은 상기 기판에 대응되는 반도체 소자.
  23. 제 22항에 있어서,
    외부 전기장에 따른 분극의 변화에서, 항전기장(Coercive electric field)이 1MV/cm 이하인 반도체 소자.
  24. 제 22항에 있어서,
    상기 박막 구조체는 제 1 반강유전층, 강유전층, 및 제 2 반강유전층의 두께의 합이 0 초과 10nm 이하를 갖는 반도체 소자.
  25. 제 22항에 있어서,
    상기 박막 구조체는 강유전층 대비 제 1 반강유전층 또는 제 2 반강유전층 두께 비율이 각각 독립적으로 0 초과 10 이하를 갖는 반도체 소자.
  26. 제 22항의 반도체 소자를 포함하는 반도체 장치로서,
    소스과 드레인을 포함하는 반도체층; 상기 반도체층 위의 유전체층; 및 상기 유전체층 위의 게이트 전극을 포함하는 전계 효과 트랜지스터를 더 포함하고,
    상기 전계 효과 트랜지스터와 상기 반도체 소자가 전기적으로 연결되어 있는 반도체 장치.
  27. 제 21항에 있어서,
    소스과 드레인을 포함하는 반도체층 및
    상기 반도체층 상에 배치되는 게이트 전극을 포함하고,
    상기 박막 구조체는 상기 반도체층과 게이트 전극 사이에 배치되고,
    상기 반도체층 또는 게이트 전극은 상기 기판에 대응되는 반도체 소자.
  28. 제 27항에 있어서,
    상기 박막 구조체는 제 1 반강유전층, 강유전층, 및 제 2 반강유전층의 두께의 합이 0 초과 5nm 이하를 갖는 반도체 소자.
  29. 제 27항에 있어서,
    상기 반도체층과 게이트 전극 사이에 유전체층을 더 포함하는 반도체 소자.
  30. 제 29항에 있어서,
    상기 유전체층은 상유전층을 포함하는 반도체 소자.
  31. 제 29항에 있어서,
    상기 유전체층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 및 이들의 조합으로 이루어진 군에서 선택된 하나 이상을 포함하는 반도체 소자.
  32. 제 29항에 있어서,
    상기 유전체층의 두께가 0.1nm 이상 5nm 이하인 반도체 소자.
  33. 제 27항에 있어서,
    외부 인가 전압(Vg)에 따른 전류(I) 변화에서, 실질적으로 비이력 거동 특성(non-hysteresis)을 갖는 반도체 소자..
  34. 제 27항에 있어서,
    전압 대 전류 곡선(I-Vg curves)에서 1V의 동작 전압에서 히스테리시스 윈도우(hysteresis window)가 10mV 이하인 반도체 소자..
  35. 제 27항에 있어서,
    비메모리적(non-memory)적 특성을 갖는 반도체 소자.
  36. 상기 제 21항 내지 제 35항 중 어느 한 항의 반도체 소자 또는 반도체 장치를 포함하는 전자 장치.
  37. 기판; 및
    상기 기판 상에 배치되고, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1종 이상 선택되는 물질을 포함하는 결정성 금속 산화물층을 포함하는 박막 구조체로서,
    상기 결정성 금속 산화물층은 두께 방향으로 순차적으로 제 1 표층부, 중심부, 제 2 표층부를 갖고, 상기 중심부의 하프늄 원소 함량은 상기 제 1 표층부 및 제 2 표층부 중 어느 하나 이상의 하프늄 원소 함량보다 큰 박막 구조체.
  38. 제 37항에 있어서,
    상기 제 1 표층부와 제 2 표층부 중 어느 하나 이상은 각각 독립적으로 지르코늄 산화물 또는 HfxZr1-xO2, (0<x<0.2)로 표현되는 하프늄-지르코늄 산화물을 포함하는 박막 구조체.
  39. 제 37항에 있어서,
    상기 중앙부는 HfxZr1-xO2(0.2≤x<1)로 표현되는 하프늄-지르코늄 산화물을 포함하는 박막 구조체.
  40. 제 37항에 있어서,
    상기 제 1 표층부 및 제 2 표층부의 두께는 각각 독립적으로 상기 결정성 금속 산화물층 두께의 0.5% 이상 45% 이하인 박막 구조체.
  41. 제 37항에 있어서,
    상기 중심부는 사방정계(orthorhombic) 결정상을 포함하고,
    상기 제 1 표층부 및 제 2 표층부는 정방정계(tetragonal) 결정상을 포함하는 박막 구조체.
  42. 제 37항에 있어서,
    상유전층을 더 포함하는 박막 구조체.
  43. 상기 제 37항 내지 제 42항 중 어느 한 항의 박막 구조체를 포함하는 반도체 소자.
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