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JP7161102B2 - スイッチング電源装置 - Google Patents

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Description

本発明は、電圧変換用トランスの一次側巻線と直列に接続されたスイッチング素子を制御するスイッチング電源用半導体装置を備えた直流電源装置に関し、例えばＡＣアダプタのようなＡＣ－ＤＣコンバータを構成するスイッチング電源装置およびその制御方法に利用して有効な技術に関する。
従来、スイッチング電源装置の１つとして、トランスの一次側コイルに間欠的に電流を流すためのスイッチング素子としてのＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）および該素子をオン、オフ制御する制御回路（ＩＣ）を備え、一次側コイルに電流を流すことで二次側コイルに誘起された電流をダイオードにより整流し、コンデンサで平滑して出力するスイッチング電源装置（絶縁型ＤＣ－ＤＣコンバータ）がある。
また、直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を、上記スイッチング電源装置（絶縁型ＤＣ－ＤＣコンバータ）で降圧して所望の電位の直流電圧に変換するＡＣアダプタなどの絶縁型ＡＣ－ＤＣコンバータがある。
従来の絶縁型ＡＣ－ＤＣコンバータには、負荷のショートなどによって過大な出力電流が流れたり二次側回路が断線したりするなどの異常が発生した場合に、一次側の制御回路へ二次側の異常を知らせて一次側制御回路によるスイッチング制御を停止させる保護機能が設けられているものがある。
例えば特許文献１には、二次側の異常を、フォトカプラを介して一次側の制御回路へ知らせるようにしたスイッチング電源装置が記載されている。
特開平１１－９８８３４号公報
特許文献１に記載されているスイッチング電源装置においては、二次側の出力電圧に応じたフィードバック電圧を一次側の制御回路へ伝達することはせず、トランスの補助巻線電圧のみでスイッチング制御をしているため、フィードバック電圧を一次側へ伝達するフォトカプラは不要であるが、出力電圧の制御性を高めるためにフィードバック電圧を伝達するフォトカプラを設けたい場合には、二次側の異常を一次側の制御回路へ知らせるフォトカプラとは別個に設ける必要がある。そのため、部品点数が増加してコストや実装面積の増大を招くという課題がある。
また、特許文献２に記載されている電源装置においては、補助巻線の電圧の増加率を検出するために、補助巻線の電圧もしくはそれを分圧した電圧を保持するサンプルホールド回路と微分回路を用いているので、一次側制御ＩＣの回路規模が大きくなりチップ面積の増大、コストアップを招くという課題がある。
なお、補助巻線の電圧もしくはそれを分圧した電圧を入力するための外部端子を備えた一次側制御ＩＣにおいて、当該外部端子の過電圧状態を検出してスイッチング制御を停止する過電圧保護機能を設けることで、二次側で異常が発生した際に過電圧保護機能を発動させてスイッチング制御を停止させることも考えられる。しかし、かかる過電圧保護機能の場合、通常動作時に過電圧保護機能が働かないように調整する（マージンを持たせる）と、過電圧保護動作時の二次側出力電圧と通常動作時の二次側出力電圧との差が大きくなるため、二次側回路にサイズが大きくかつ価格の高い高耐圧の部品を使用する必要があるという課題がある。
本発明は上記のような課題に着目してなされたもので、その目的とするところは、フィードバック信号を伝達するフォトカプラとは別個に二次側の異常を一次側の制御回路へ知らせるフォトカプラを設けることなく、二次側の異常検出時に異常を一次側へ知らせてスイッチング制御を停止させることができ、それによって部品点数の増加、実装面積の増大を抑制し、電源装置の小型化を図ることができるスイッチング電源装置および制御方法を提供することにある。
本発明の他の目的は、回路規模、チップ面積の増大を抑制して小型化を図ることができるとともに、二次側回路にサイズが大きくかつ価格の高い高耐圧の部品を使用する必要のないスイッチング電源装置および制御方法を提供することにある。
上記目的を達成するため本発明は、
補助巻線を備えた電圧変換用のトランスと、前記トランスの一次側巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成する一次側制御用半導体装置と、前記トランスの二次側巻線に接続された整流平滑回路と、前記トランスの二次側の出力電圧を検出して前記出力電圧に応じたフィードバック信号を絶縁型信号伝達手段を介して前記一次側制御用半導体装置へ送出する出力電圧検出回路と、前記トランスの二次側における異常を検出する異常検出回路と、前記絶縁型信号伝達手段の電流を遮断可能なスイッチ手段と、を備えたスイッチング電源装置において、
前記一次側制御用半導体装置は、
前記出力電圧検出回路から供給される前記フィードバック信号に応じた電圧が入力される第１外部端子と、
前記補助巻線に誘起された電圧もしくはその電圧を分圧した電圧が入力される第２外部端子と、
前記第１外部端子の電圧が所定の第１しきい値電圧よりも高いことを検出する第１電圧比較手段と、前記第２外部端子の電圧が所定の第２しきい値電圧よりも高いことを検出する第２電圧比較手段とを有し、前記第１電圧比較手段と前記第２電圧比較手段が、第１外部端子の電圧と前記第２外部端子の電圧が前記第１しきい値電圧と前記第２しきい値電圧をそれぞれ越えたと判定した場合に、前記駆動信号を停止させるための信号を生成する過電圧検出回路と、
を備え、前記異常検出回路が異常を検出した場合に前記スイッチ手段が制御されて前記絶縁型信号伝達手段の電流が遮断されるように構成したものである。
上記のように構成されたスイッチング電源装置によれば、二次側で異常が発生すると絶縁型信号伝達手段（フォトダイオード）の電流が遮断されることでフィードバック信号が変化し、一次側の制御回路がフィードバック信号に基づく外部端子の電圧と、補助巻線が接続されている外部端子の電圧とから、二次側で異常が発生したと判断してスイッチング素子のスイッチング制御を停止するので、二次側での異常発生時に確実に一次側のスイッチング制御を停止させることができる。また、フィードバック信号を伝達するための絶縁型信号伝達手段（フォトカプラ）とは別個に、二次側での異常発生を知らせる信号を伝達するための手段（フォトカプラ）を設けることなく、二次側の異常検出時に一次側のスイッチング制御を停止させることができ、それによって部品点数の増加、実装面積の増大を抑制し、電源装置の小型化を図ることができるとともにコストを抑えることができる。
また、二次側の異常検出で絶縁型信号伝達手段（フォトダイオード）の電流が遮断されて一次側の制御回路（電源制御用ＩＣ）の第１外部端子（ＦＢ）へのフィードバック信号（ＶFB）が変化し、一次側の制御回路（電源制御用ＩＣ）の第２外部端子（ＤＭＧ）の電圧（ＶDMG）が上昇して第２しきい値電圧（参照電圧ＶDMGLIM）を越えた時点で、スイッチング制御が速やかに停止されるので、過電圧保護動作時の二次側出力電圧の上昇が少なくなり通常動作時の二次側出力電圧との差が小さくなって、二次側回路に高耐圧の部品を使用する必要がない。
また、上記構成によれば、一次側の制御回路では電圧比較回路（コンパレータ）のみで判断することができるため、サンプルホールド回路や微分回路のような規模の大きな回路を使用する必要がなく、チップ面積の増大を回避することができる。
さらに、補助巻線に誘起された電圧もしくはそれを分圧した電圧が入力される第２外部端子（ＤＭＧ）の電圧に基づいて一次側のスイッチング制御が停止される構成であるので、外付けの素子（抵抗素子）で分圧する構成の場合、外付けの素子で分圧比を適宜設定することでスイッチングが停止される電圧を容易に調整することかできる。
ここで、望ましくは、前記過電圧検出回路は、所定の時間を計時するタイマー回路を備え、前記スイッチング素子がオフ状態にされてから所定の時間を前記タイマー回路が計時した際に、前記第１電圧比較手段と前記第２電圧比較手段が、第１外部端子の電圧と前記第２外部端子の電圧が前記第１しきい値電圧と前記第２しきい値電圧をそれぞれ越えたと判定した場合に、前記スイッチング素子の駆動信号を停止させる信号を生成するように構成する。
上記構成によれば、スイッチング素子がオフされた直後に生じる第２外部端子（ＤＭＧ）の電圧（ＶDMG）のリンギングの期間を回避して第２しきい値電圧（参照電圧ＶDMGLIM）を越えたか否か判定して、一次側のスイッチング制御を停止するので、誤動作による停止を防止することができる。
さらに、望ましくは、前記絶縁型信号伝達手段はフォトカプラであり、
前記スイッチ手段は前記フォトカプラを構成するフォトダイオードと直列に接続されており、
前記異常検出回路は、異常を検出した場合に前記スイッチ手段をオフにして前記フォトダイオードに流れる電流を遮断するように構成する。
かかる構成によれば、二次側で異常を検出した場合にフォトダイオードに流れる電流を確実に遮断して、二次側での異常の発生を一次側の制御回路（電源制御用ＩＣ）へ知らせ、スイッチング素子のオン、オフ制御を停止させることができる。
また、望ましくは、前記整流平滑回路と二次側の出力端子との間に接続されたスイッチ手段を備え、当該スイッチ手段は、前記絶縁型信号伝達手段に流れる電流が遮断されるのと並行して、前記異常検出回路によってオフされるように構成する。
かかる構成によれば、二次側で異常が発生した場合に整流平滑回路と出力端子との間を速やかに遮断させることができる。
また、望ましくは、前記整流平滑回路は整流素子としてＭＯＳトランジスタを備え、前記トランスの二次側には、前記ＭＯＳトランジスタのドレイン電圧およびソース電圧に基づいて前記ＭＯＳトランジスタをオン、オフ制御する同期整流制御回路が設けられ、
前記異常検出回路は、前記ＭＯＳトランジスタのドレイン電圧およびソース電圧に基づいて前記ＭＯＳトランジスタのドレイン端子および／またはゲート端子のオープン状態を検出するオープン状態検出回路であり、前記オープン状態検出回路が前記オープン状態を検出した場合に前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力するように構成する。
かかる構成によれば、二次側の整流平滑回路が同期整流用のＭＯＳトランジスタを備える場合に、ドレインオープンやゲートオープンを検知して一次側の制御回路（電源制御用ＩＣ）へ知らせ、スイッチング素子のオン、オフ制御を停止させることができる。
また、望ましくは、前記トランスの二次側には温度検知素子が設けられ、前記異常検出回路は、前記温度検知素子の信号に基づいて温度が予め設定された値以上になったことが検出された場合に、前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力するように構成する。
かかる構成によれば、二次側の回路で異常な温度上昇があった場合に、それを検知して一次側の制御回路（電源制御用ＩＣ）へ知らせ、スイッチング素子のオン、オフ制御を停止させることができる。
また、望ましくは、前記異常検出回路は、外部装置からの異常の発生を知らせる信号を受信するための端子を備え、前記異常の発生を知らせる信号を受信した場合に、前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力するように構成する。
かかる構成によれば、負荷デバイスが異常検出機能を備え異常検出信号を出力するものである場合に、負荷デバイスからの異常検出信号を受信して一次側の制御回路（電源制御用ＩＣ）へ知らせ、スイッチング素子のオン、オフ制御を停止させることができる。
本発明によれば、フィードバック信号を伝達するフォトカプラとは別個に二次側の異常を一次側の制御回路へ知らせるフォトカプラを設けることなく、二次側の異常検出時に異常を一次側へ知らせて一次側のスイッチング制御を停止させることができ、それによって部品点数の増加、実装面積の増大を抑制し、電源装置の小型化を図ることができる。また、回路規模、チップ面積の増大を抑制して小型化を図ることができるとともに、二次側回路にサイズが大きくかつ価格の高い高耐圧の部品を使用する必要のないスイッチング電源装置を実現することができるという効果がある。
本発明に係るスイッチング電源装置を適用して有効な直流電源装置としてのＤＣ－ＤＣコンバータの一実施形態を示す回路構成図である。 図１のＤＣ－ＤＣコンバータにおいてトランスの二次側に設けられる異常検出回路の実施例を示す回路構成図である。 図１のＤＣ－ＤＣコンバータにおいてトランスの一次側に設けられるスイッチング電源用半導体装置の実施例を示す回路構成図である。 図３に示すスイッチング電源用半導体装置を構成する過電圧検出回路の具体例を示す回路構成図である。 図３のスイッチング電源用半導体装置を構成するラッチ回路の具体例を示す回路構成図である。 図３のスイッチング電源用半導体装置を構成するターンオントリガ生成回路の具体例を示す回路構成図である。 図６のターンオントリガ生成回路を構成するロジック回路の具体例を示す回路構成図である。 初期出力電圧が低い場合における実施例のスイッチング電源用半導体装置の各部の信号波形を示すタイミングチャートである。 初期出力電圧が高い場合における実施例のスイッチング電源用半導体装置の各部の信号波形を示すタイミングチャートである。 （Ａ），（Ｂ）はそれぞれ二次側回路の他の実施例を示す回路構成図である。 二次側回路のさらに他の実施例を示す回路構成図である。 図１１の実施例において二次側に設けられる異常検出回路の具体例を示す回路構成図である。 二次側回路のさらに他の実施例を示す回路構成図である。 図１３の実施例において二次側に設けられる同期整流制御装置の具体例を示す回路構成図である。 図３の実施例のスイッチング電源用半導体装置を構成する過電圧検出回路の変形例を示す回路構成図である。 過電圧検出回路の他の変形例を示す回路構成図である。 図３の実施例のスイッチング電源用半導体装置のターンオントリガ生成回路を構成するロジック回路の変形例を示す回路構成図である。 ロジック回路の他の変形例を示す回路構成図である。 ロジック回路のさらに他の変形例を示す回路構成図である。 （Ａ），（Ｂ）はそれぞれターンオフトリガ生成回路の変形例を示す回路構成図である。 図６のターンオントリガ生成回路を構成するタイマー回路における外部端子ＦＢへのフィードバック電圧ＶFBと計時時間Ｔａとの関係を示すグラフである。
以下、本発明の好適な実施形態を、図面を参照しながら説明する。
図１は、本発明に係るスイッチング電源装置としてのフライバック型ＤＣ－ＤＣコンバータの一実施形態を示す回路構成図である。
本実施形態のＤＣ－ＤＣコンバータは、直流電圧が入力される一対の電圧入力端子１１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランス１２と、このトランス１２の一次側巻線Ｎｐと直列に接続されたスイッチングトランジスタＳＷ１と、該スイッチングトランジスタＳＷ１をオン、オフ駆動するスイッチング電源用半導体装置（以下、電源制御用ＩＣと称する）１３を有する。ＡＣ－ＤＣコンバータを構成する場合には、入力端子１１の前段にＡＣ電源からの交流電圧を整流するダイオード・ブリッジ回路と平滑コンデンサが接続される。
また、特に限定されるものでないが、本実施形態では、上記スイッチングトランジスタＳＷ１は、ＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）により、ディスクリートの部品として構成されている。電源制御用ＩＣ１３には、トランジスタＳＷ１のゲート端子を駆動するゲート駆動信号を出力端子ＧＡＴＥが設けられている。
また、本実施形態のＤＣ－ＤＣコンバータでは、トランス１２の一次側に、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が電源電圧端子ＶＤＤに印加されている。また、電源制御用ＩＣ１３には、補助巻線Ｎｂに誘起された電圧を抵抗Ｒ１，Ｒ２で分圧した電圧が印加される外部端子ＤＭＧが設けられている。
さらに、電源制御用ＩＣ１３には、二次側の出力検出信号をフィードバック電圧ＶFBとして一次側へ伝達するためのフォトカプラを構成するフォトトランジスタＰＴが接続される外部端子ＦＢが設けられている。
また、電源制御用ＩＣ１３は、スイッチングトランジスタＳＷ１のソース端子と接地点ＧＮＤとの間に接続された電流検出用の抵抗Ｒs1により電流－電圧変換された電圧Ｖcsが入力される電流検出端子としての外部端子ＣＳが設けられている。
上記トランス１２の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２と、二次側巻線Ｎｓと出力端子ＯＵＴ２との間に接続された出力電流検出用の抵抗Ｒs2が設けられ、一次側巻線Ｎｐに間歇的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって直流電圧Ｖoutを生成し出力する。
さらに、トランス１２の二次側には、出力電圧Ｖoutを検出する出力電圧検出回路を構成する定電圧制御回路（シャントレギュレータ）１４と、二次側の異常を検出するための異常検出回路１５と、上記定電圧制御回路１４の検出電圧に応じた出力電圧検出信号を一次側へ伝達するためのフォトカプラを構成するフォトダイオードＰＤと、該フォトダイオードＰＤと直列に接続されたＭＯＳトランジスタＳ２が設けられている。
フォトダイオードＰＤには、定電圧制御回路１４によって検出電圧に応じた電流が流され、検出電圧に応じた強度を有する光信号として一次側へ伝達されることで、光強度に応じた電流がフォトトランジスタＰＴに流れて電源制御用ＩＣ１３内部のプルアップ抵抗（図２のＲｐ）等で電圧ＶFBに変換されて入力される。
定電圧制御回路１４は、上記フォトダイオードＰＤおよびＭＯＳトランジスタＳ２と直列に接続されたバイポーラ・トランジスタＴＲ１と、二次側の出力電圧Ｖoutを分圧する抵抗Ｒ３，Ｒ４と、分圧された電圧と基準電圧Ｖref0とを比較して電位差に応じた電圧を出力する誤差アンプＡＭＰ０と、位相補償回路１４ａとを備え、誤差アンプＡＭＰ０の出力電圧が上記トランジスタＴＲ１のベース端子に印加され、出力電圧Ｖoutに応じた電流が流れるように構成されている。本実施例では、二次側の出力電圧Ｖoutが高いほどフォトダイオードＰＤに流れる電流とフォトトランジスタＰＴに流れる電流が多くなり、電源制御用ＩＣ１３の外部端子ＦＢの電圧ＶFBが低くなるように構成されている。
異常検出回路１５は、出力電圧Ｖoutと上記出力電流検出用抵抗Ｒs2の端子電圧を入力としており、出力電流検出用抵抗Ｒs2の両端子の電圧から所定値以上の過大な出力電流が流れたことを検出すると、ＭＯＳトランジスタＳ２をオフさせる信号ＯＰＴを出力して、フォトダイオードＰＤに流れる電流を遮断する機能を有するように構成されている。また、異常検出回路１５は、ＶＳ端子の電圧に基づいて所定値以上の過大な出力電圧Ｖoutが印加されたことを検出した場合にも、同様にＭＯＳトランジスタＳ２をオフする。
図２には、上記異常検出回路１５の具体的な回路構成例が示されている。図２に示す異常検出回路１５は、出力電圧Ｖoutが入力される端子ＶＳの電圧と所定の参照電圧ＶVSLIMとを比較するコンパレータＣＭＰ１と、出力電流検出用抵抗Ｒs2の端子電圧が入力される端子ＣＳ２の電圧と所定の参照電圧ＶCSLIM（ＶCSLIM＜ＶVSLIM）とを比較するコンパレータＣＭＰ２を備えている。抵抗Ｒs2は、該抵抗による損失を抑えるため比較的小さな抵抗値のものが使用される。そのため、抵抗Ｒs2に出力電流が流れることによって生じる電圧降下も小さいので、通常、参照電圧ＶCSLIMはＶVSLIMよりも低い電圧値に設定される。
上記コンパレータＣＭＰ１，ＣＭＰ２のうちＣＭＰ１は出力電圧Ｖoutが過大になる過電圧状態を検出する手段として、ＣＭＰ２は出力電流が過大に流れる過電流状態を検出する手段としてそれぞれ機能する。
また、図２に示す異常検出回路１５は、上記コンパレータＣＭＰ１とＣＭＰ２の出力がそれぞれ所定時間継続しているか確認して検出出力を確定するための遅延回路（タイマー回路）ＤＬＹ１，ＤＬＹ２と、これらの遅延回路ＤＬＹ１，ＤＬＹ２の出力信号を入力とするＯＲゲートＧ０と、ＯＲゲートＧ０の出力信号がセット端子に入力されたＲＳフリップフロップＦＦ０を備えており、ＲＳフリップフロップＦＦ０の出力Ｑが信号ＯＰＴとして上記ＭＯＳトランジスタＳ２のゲート端子へ供給され、Ｓ２をオン、オフ制御する。
上記のように遅延回路ＤＬＹ１，ＤＬＹ２を設けることにより、コンパレータＣＭＰ１，ＣＭＰ２の出力が所定時間継続していない場合には異常検出をしないようになっている。これにより、例えば出力電流急変時のオーバーシュートや電源投入時（入力電圧Ｖｉｎの立上り時）等における一時的な電圧変動を誤って異常（過電圧、過電流）と判断してフォトダイオードＰＤに流れる電流を遮断してしまうのを回避することができる。
次に、本実施形態における上記電源制御用ＩＣ１３の具体的な回路構成例およびその機能について、図３を用いて説明する。
図３に示すように、本実施形態の電源制御用ＩＣ１３は、外部端子ＤＭＧの電圧と外部端子ＦＢの電圧とを入力電圧としスイッチング素子ＳＷ１をターンオンさせるタイミング信号を生成するターンオントリガ生成回路３１と、外部端子ＦＢの電圧ＶFBと外部端子ＣＳの電圧Ｖcsとを入力電圧としＳＷ１をターンオフさせるタイミング信号を生成するターンオフトリガ生成回路３２と、ターンオントリガ生成回路３１の出力とターンオフトリガ生成回路３２の出力を入力とするＲＳフリップフロップなどからなるラッチ回路３３と、ラッチ回路３３の出力に応じて前記スイッチング素子ＳＷ１を駆動するゲート駆動信号を生成して外部端子ＧＡＴＥより出力するドライバ回路３４と、外部端子ＤＭＧの電圧と外部端子ＦＢの電圧を監視して過電圧状態を検出する過電圧検出回路３５を備えている。また、ラッチ回路３３の出力は、ターンオントリガ生成回路３１をリセットさせる信号ＬＡＴとして使用されている。
過電圧検出回路３５が過電圧状態を検出すると、その出力ＥＲＲがハイレベルに変化してラッチ回路３３をリセットして出力をロウレベルに固定させることで、ドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥをロウレベルに変化させてスイッチング素子ＳＷ１を強制的にオフさせるように構成されている。
また、過電圧検出回路３５が過電圧状態を検出して出力ＥＲＲがハイレベルに変化すると、その後ターンオントリガ生成回路３１からのターンオントリガ信号がラッチ回路３３に入力されたとしても、ゲート駆動信号ＧＡＴＥはハイレベルに変化されず、スイッチング素子ＳＷ１はオフのままにされる。
ターンオフトリガ生成回路３２は、外部端子ＣＳの電圧Ｖcsと外部端子ＦＢの電圧ＶFBとを入力とする差動アンプからなるコンパレータ（電圧比較回路）ＣＭＰ１により構成することができる。以下、各機能ブロックの具体例および動作について説明する。
図４には、過電圧検出回路３５の具体的な回路構成例が示されている。図４に示すように、過電圧検出回路３５は、外部端子ＤＭＧの電圧（補助巻線誘起電圧に比例する電圧）ＶDMGと所定の参照電圧ＶDMGLIMとを比較するコンパレータＣＭＰ３と、外部端子ＦＢの電圧ＶFBと所定の参照電圧ＶFBLIMとを比較するコンパレータＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力を入力とするＡＮＤゲートＧ１と、該ＡＮＤゲートＧ１の出力を取り込むＤ型フリップフロップＦＦ１と、ラッチ回路３３の出力ＬＡＴを反転するインバータＩＮＶ１を備える。
また、過電圧検出回路３５は、外部端子ＤＭＧの反射電圧のリンギングを回避するため、ＬＡＴ信号の立ち下がりに対し、例えば２μ秒のような時間遅れて立ち上がるＴＲＩＧ信号を出力するタイマー回路ＴＭＲを備えており、このタイマー回路ＴＭＲの出力信号をクロック信号として、上記フリップフロップＦＦ１がＡＮＤゲートＧ１の出力を取り込むように構成されている。そして、フリップフロップＦＦ１の出力がスイッチング停止信号ＥＲＲとしてラッチ回路３３へ供給されるようになっている。
本実施例の過電圧検出回路３５によれば、外部端子ＤＭＧに外付けされる抵抗Ｒ１，Ｒ２の分圧比を適宜設定することで、スイッチング制御が停止する補助巻線電圧（出力電圧に比例）を容易に設定することができる。
図５には、ラッチ回路３３の具体的な回路構成例が示されている。ラッチ回路３３は、図５に示すように、過電圧検出回路３５の出力ＥＲＲを反転するインバータＩＮＶ２、その出力およびターンオントリガ生成回路３１の出力を入力とするＡＮＤゲートＧ１１、インバータＩＮＶ２の出力およびターンオフトリガ生成回路３２の出力を入力とするＯＲゲートＧ１２、ＡＮＤゲートＧ１１の出力およびＯＲゲートＧ１２の出力を入力とするＲＳフリップフロップＦＦ２などにより構成されている。
このラッチ回路３３においては、過電圧検出回路３５の出力ＥＲＲがハイレベルに変化すると、ＯＲゲートＧ１２を介してＲＳフリップフロップＦＦ２がリセットされて出力がロウレベルに変化して、後段のドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化されてスイッチング素子ＳＷ１がオフ状態にされる。また、過電圧検出回路３５の出力ＥＲＲがハイレベルに変化すると、ＡＮＤゲートＧ１１の出力がロウレベルに固定されて、ターンオントリガ生成回路３１の出力ＳＥＴが立ち上がったとしても、ＲＳフリップフロップＦＦ２がセットされない、つまりスイッチング素子ＳＷ１がオンされないようになる。
図６には、ターンオントリガ生成回路３１の具体的な回路構成例が示されている。図６に示すように、ターンオントリガ生成回路３１は、端子ＤＭＧの最低電圧点を検出するボトム検出回路３１１と、外部端子ＦＢの電圧ＶFBを入力とし所定の時間を計時するタイマー回路３１２と、ボトム検出回路３１１の出力ＢＴＭとタイマー回路３１２の出力ＴＩＭと前記ラッチ回路３３の出力ＬＡＴを入力とするロジック回路３１３を備えている。
このうちボトム検出回路３１１は、外部端子ＤＭＧの電圧（補助巻線誘起電圧に比例する電圧）ＶDMGと参照電圧ＶDMGREF（≒０Ｖ）とを比較し、補助巻線のゼロ電流共振の特性の位相で反転動作するコンパレータ（ＣＭＰ０）により構成することができる。
また、タイマー回路３１２は前記ラッチ回路３３の出力ＬＡＴをトリガ信号として動作し、外部端子ＦＢの電圧ＶFBに応じた時間Ｔａの計時を実行するように構成されている。ロジック回路３１３はラッチ回路３３の出力ＬＡＴを回路のクリア信号として動作する。すなわち、タイマー回路３１２はラッチ回路３３の出力ＬＡＴがハイレベルに変化すると外部端子ＦＢの電圧ＶFBに応じた時間Ｔａの計時動作を開始し、ロジック回路３１３はラッチ回路３３の出力ＬＡＴがハイレベルに変化すると出力ＳＥＴがロウレベルに変化する。なお、タイマー回路３１２はラッチ回路３３の出力ＬＡＴではなく、一点鎖線で示すように、ロジック回路３１３の出力ＳＥＴをトリガ信号として動作するように構成してもよい。
図７には、ロジック回路３１３の具体的な回路構成例が示されている。図７に示すように、ロジック回路３１３は、タイマー回路３１２の出力信号ＴＩＭがクロック端子に入力されるＤ型フリップフロップＦＦ３と、ボトム検出回路３１１の出力ＢＴＭをクロック信号として上記フリップフロップＦＦ３の出力をラッチするＤ型フリップフロップＦＦ４と、ラッチ回路３３の出力ＬＡＴを反転するインバータＩＮＶ３を備え、該インバータＩＮＶ３の出力が上記フリップフロップＦＦ３とＦＦ４のリセット信号としてフリップフロップＦＦ３とＦＦ４に入力されている。
次に、上記のように構成されたＤＣ－ＤＣコンバータの動作について、図８および図９のタイミングチャートを用いて説明する。このうち図８は二次側の初期出力電圧が低い状態で過電流が発生した場合におけるＤＣ－ＤＣコンバータの各部の信号の波形を、図９は二次側の初期出力電圧が高い状態で過電流が発生した場合における各部の信号の波形をそれぞれ示す。なお、後述するように、本実施形態の電源制御用ＩＣ１３は、ＰＷＭモードまたは擬似共振モードで動作可能であるが、図８および図９のいずれの場合もスイッチング電源用半導体装置は擬似共振モードで動作している。因みに、擬似共振モードでの動作は主に前述のターンオントリガ生成回路３１の機能により実現されるようになっている。
図８において、タイミングｔ１で例えば二次側の負荷で短絡が発生し出力電流が増加したとすると、出力電流の増加によって電流センス抵抗Ｒs2の電圧降下が大きくなって異常検出回路１５の入力端子ＣＳ２の電圧が上昇する。すると、遅延回路ＤＬＹ２（図２参照）の遅延時間ＴDLYCS経過後にコンパレータＣＭＰ２の出力がロウレベルからハイレベルへ変化して、異常検出回路１５の出力／ＯＰＴがハイレベルへ変化する（タイミングｔ２）。それによって、電流スイッチＳ２がオフされてフォトダイオードＰＤの電流が遮断され、電源制御用ＩＣ１３の外部端子ＦＢの電圧ＶFBが上昇し、過電圧検出回路３５のコンパレータＣＭＰ４の出力ＦＢＯＶがハイレベルへ変化する。
また、外部端子ＦＢの電圧ＶFBの上昇によって一次側巻線の電流が増加し、出力電圧Ｖoutが上昇するため、電源制御用ＩＣ１３の外部端子ＤＭＧの電圧ＶDMGのピーク電圧が高くなって参照電圧ＶDMGLIMを越えるようになり、過電圧検出回路３５のコンパレータＣＭＰ３の出力ＤＭＧＯＶ１がハイレベルへ変化するようになる（タイミングｔ３，ｔ４）。そして、ラッチ回路３３の出力ＬＡＴ（ゲート駆動信号ＧＡＴＥ）がロウレベルに変化してから所定の遅延時間（２μＳ）を経過した時点で、過電圧検出回路３５のタイマー回路ＴＭＲ１の出力ＴＲＩＧが立ち上がり、そのときＤＭＧＯＶ１がハイレベルであると、過電圧検出回路３５の出力ＥＲＲがハイレベルに変化される（タイミングｔ５）。
すると、ラッチ回路３３の出力Ｑ（ＬＡＴ）がロウレベルに変化され、ドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化しスイッチング素子ＳＷ１がオフされる。また、ラッチ回路３３の出力Ｑ（ＬＡＴ）がロウレベルに変化すると、タイマー回路３１２の計時動作が停止される。なお、過電圧検出回路３５のタイマー回路ＴＭＲが計時する時間（２μＳ）は、端子ＤＭＧの電圧ＶDMGがリンギングしている期間を回避するためのもので、この期間を除くことができれば２μＳに限定されず、電圧ＶDMGが立下がる前までの時間Ｔｂの範囲で自由に設定することができる。
一方、図９に示すように、二次側の初期出力電圧が高い状態で過電流が発生したとすると、過電流が発生した時点（ｔ11）で既に外部端子ＤＭＧの電圧ＶDMGのピーク電圧が参照電圧ＶDMGLIMを越えている（ただし、スイッチング素子ＳＷ１のソース・ドレイン間電圧ＶＤＳはリミットを越えていないためスイッチング動作は継続している）。そのため、二次側の異常検出回路１５の遅延回路ＤＬＹ２の遅延時間ＴDLYCS経過後に、コンパレータＣＭＰ２の出力がロウレベルからハイレベルへ変化して（タイミングｔ12）、フォトダイオードＰＤの電流が遮断され、電源制御用ＩＣ１３の外部端子ＦＢの電圧ＶFBが上昇し、過電圧検出回路３５のコンパレータＣＭＰ４の出力ＦＢＯＶがハイレベルへ変化する。
その後、電源制御用ＩＣ１３の外部端子ＤＭＧの電圧ＶDMGが参照電圧ＶDMGLIMを越えた時点で、過電圧検出回路３５のコンパレータＣＭＰ３の出力ＤＭＧＯＶ１がハイレベルへ変化し（タイミングｔ13）、タイマー回路ＴＭＲが計時する時間（２μＳ）を経過した時点で、過電圧検出回路３５のタイマー回路ＴＭＲの出力ＴＲＩＧが立ち上がり、そのときＤＭＧＯＶ１がハイレベルであるため、過電圧検出回路３５の出力ＥＲＲがハイレベルに変化される（タイミングｔ14）。すると、ラッチ回路３３の出力Ｑ（ＬＡＴ）がロウレベルに変化され、ドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化しスイッチング素子ＳＷ１がオフされ、過電圧保護機能が働くこととなる。
しかも、この実施例においては、フォトダイオードＰＤの電流が遮断されて電源制御用ＩＣ１３のフィードバック電圧ＶFBが上昇した後、最初に外部端子ＤＭＧの電圧ＶDMGが参照電圧ＶDMGLIMを越えた時点で、スイッチング制御が速やかに停止されるので、過電圧保護動作時の二次側出力電圧の上昇が少ない、つまり通常動作時の二次側出力電圧との差が小さくなり、二次側回路にサイズが大きくかつ価格の高い高耐圧の部品を使用する必要がないという利点がある。また、フォトダイオードＰＤの電流が遮断されると、フィードバック電圧ＶFBが上昇することとなるが、この時、ほとんどの場合において、スイッチング制御による二次側への供給電力は出力電力よりも大きくなるので、出力電圧Ｖoutが上昇し、同時にＩＣ１３の端子ＤＭＧの電圧ＶDMGも上昇する。つまり、本実施例においては、端子ＤＭＧの電圧ＶDMGの上昇を意図的に起こさせている。
以上の説明から、上記実施形態のＤＣ－ＤＣコンバータにおいては、二次側で過電流が発生すると、フォトダイオードＰＤの電流が遮断され、一次側ではスイッチング素子ＳＷ１がオフされ、そのオフ状態が維持される保護機能が発動することが分かる。また、二次側で過電圧状態が発生すると、二次側の異常検出回路１５の遅延回路ＤＬＹ１の遅延時間ＴDLYVS経過後にコンパレータＣＭＰ１の出力がロウレベルからハイレベルへ変化して、フォトダイオードＰＤの電流が遮断されるため、上述した動作と同様な動作で一次側の電源制御用ＩＣ１３内の過電圧検出回路３５によって二次側での異常発生が検出されて、ドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化しスイッチング素子ＳＷ１がオフされ、そのオフ状態が維持される保護機能が発動する。
（変形例）
次に、上記実施形態のＤＣ－ＤＣコンバータの変形例について説明する。
図１０～図１４には、二次側の回路の変形例が示されている。このうち、図１０（Ａ）は二次側整流・平滑回路（Ｄ２，Ｃ２）と出力端子ＯＵＴ１との間にＰチャネルＭＯＳトランジスタからなる負荷スイッチＳ３を設けるとともに、異常検出回路１５に負荷スイッチＳ３をオン、オフ制御する信号を出力する端子／ＬＯＡＤを設けたものである。端子／ＬＯＡＤから出力される信号は、フォトダイオードＰＤと直列に設けられている電流スイッチＳ２（ＰチャネルＭＯＳトランジスタ）をオン、オフ制御する信号／ＯＰＴと同相の信号であり、Ｓ２のオフでフォトダイオードＰＤの電流が遮断されるのと同期して負荷スイッチＳ３がオフされるように構成される。
図１０（Ｂ）の変形例は、負荷スイッチＳ３を設けるとともに、フォトダイオードＰＤと並列に電流スイッチＳ２を接続したものである。この変形例では、負荷スイッチＳ３をオン、オフ制御する信号は、電流スイッチＳ２（ＮチャネルＭＯＳトランジスタ）をオン、オフ制御する信号／ＯＰＴとほぼ同一（同相）であり、通常は電流スイッチＳ２をオフ状態にしてフォトダイオードＰＤに電流を流す一方、異常検出時には電流スイッチＳ２をオン状態にしてフォトダイオードＰＤの電流を遮断しかつこれと同期して負荷スイッチＳ３をオフ状態にするように構成される。なお、負荷スイッチＳ３をオン、オフする信号／ＬＯＡＤは、例えば図２の異常検出回路１５を構成するフリップフロップＦＦ０の出力Ｑと同相の信号を生成するドライバ回路を設けることで出力することができる。
図１１の変形例は、図１０（Ａ）の変形例に対して、二次側の回路（特に負荷スイッチの近傍）の温度を検出する温度センサ（サーミスタ）ＴＳを設けるとともに、異常検出回路１５に、温度センサＴＳが接続される端子ＴＨと該端子ＴＨの電圧を監視して温度異常を判定する回路を設けたものである。さらに、二次側の出力端子ＯＵＴ１，ＯＵＴ２に負荷デバイス２０を接続するためのケーブル１７の途中に加熱検出器１８が設けられているとともに、負荷デバイス２０の内部にデバイス異常検出回路２２が設けられている場合に、該デバイス異常検出回路２２からのエラー信号と上記加熱検出器１８の検出信号を合成するマルチプレクサ１９を設けて、該マルチプレクサ１９の出力信号を受ける端子ＤＡＴＡを異常検出回路１５に設けるようにしたものである。
図１２には、図１１の変形例における異常検出回路１５の構成例が示されている。この変形例における異常検出回路１５は、図２の異常検出回路１５を構成する回路（ＣＭＰ１，ＣＭＰ２，ＤＬＹ１，ＤＬＹ２，Ｇ０，ＦＦ０）の他に、ＤＡＴＡ端子に入力される信号を受けるデータ受信回路５１と、温度センサＴＳが接続される端子ＴＨに接続された定電流源５２と、端子ＴＨの電圧と所定の参照電圧ＶTHLIMとを比較するコンパレータ５３と、該コンパレータ５３の出力を遅延する遅延回路５４と、フリップフロップＦＦ０の出力Ｑと同相の信号／ＬＯＡＤを生成し出力するドライバ回路５５を備える。
図１３の変形例は、二次側の整流手段としてダイオードＤ２の代わりにＭＯＳトランジスタからなる同期整流用スイッチＳ１を、また異常検出回路１５の代わりに同期整流制御装置（ＩＣ）１６を設けるとともに、二次側の回路（特に同期整流用スイッチの近傍）の温度を検出する温度センサ（サーミスタ）ＴＳを設け、同期整流制御装置１６に異常検出機能を持たせるようにしたものである。
図１４には、同期整流制御装置１６の構成例が示されている。図１４に示すように、同期整流制御装置１６は、同期整流用スイッチＳ１のドレイン端子とゲート端子とソース端子に接続される端子ＶＤ，ＶＧ，ＶＳＯと、端子ＶＤおよび端子ＶＳＯの電位に基づいて同期整流用スイッチＳ１をオンまたはオフさせるタイミングを検出してゲート電圧を生成して端子ＶＧへ出力する同期整流制御回路６１と、端子ＶＧの電位に基づいてゲートオープン（断線）を検出するゲートオープン検出回路６２と、端子ＶＤの電位に基づいてドレインオープン（断線）を検出するドレインオープン検出回路６３を備える。
また、同期整流制御装置１６は、温度センサＴＳが接続される端子ＴＨと、該端子ＴＨに接続された定電流源６４と、端子ＴＨの電圧と所定の参照電圧ＶTHLIMとを比較するコンパレータ６５と、該コンパレータ６５の出力と上記ゲートオープン検出回路６２およびドレインオープン検出回路６３の出力を入力とするＯＲゲート６６と、ＯＲゲート６６の出力をラッチするラッチ回路６７を備えている。ラッチ回路６７の出力が、フォトダイオードＰＤと直列に設けられている電流スイッチＳ２をオン、オフ制御する信号／ＯＰＴとして出力されるように構成されている。
なお、上記同期整流制御装置１６に外部デバイスからの異常の発生を知らせる信号を受信するための端子（図１１のＤＡＴＡ）を設け、異常の発生を知らせる信号を受信した場合にも、フォトダイオードＰＤに流れる電流を遮断する信号／ＯＰＴを生成し出力するように構成しても良い。また、図１３の変形例の回路に負荷スイッチＳ３を設けるとともに、同期整流制御装置１６に負荷スイッチＳ３をオン、オフ制御する信号を生成する機能を持たせることも可能である。
図１５、図１６には、電源制御用ＩＣ１３内に設けられる過電圧検出回路３５の他の構成例が示されている。
このうち、図１５の過電圧検出回路３５は、図４の過電圧検出回路３５に対して、外部端子ＤＭＧの電圧ＶDMGと所定の参照電圧ＶDMGLIM2（＞ＶDMGLIM1）とを比較するコンパレータＣＭＰ５と、該コンパレータＣＭＰ５の出力とＡＮＤゲートＧ１の出力を入力とするＯＲゲートＧ１１と、コンパレータＣＭＰ４の出力を１０ｍｓ～５００ｍｓ程度遅延する遅延回路ＤＬＹ３と、Ｄ型フリップフロップＦＦ１の出力を１０μｓ～２００μｓ程度遅延する遅延回路ＤＬＹ４もしくはタイマー回路ＴＭＲの出力ＴＲＩＧをカウントするカウンタ回路と、遅延回路ＤＬＹ３，ＤＬＹ４の出力ＯＬＰ，ＯＶＰを入力とし異常信号ＥＲＲを出力するＯＲゲートＧ１２を追加してある。
また、タイマー回路ＴＭＲの出力ＴＲＩＧをクロック信号としてＯＲゲートＧ１１の出力をＤ型フリップフロップＦＦ１に取り込むように構成されている。なお、コンパレータＣＭＰ５は、ＦＢ端子の電圧ＶFBに関係なく機能するＤＭＧ過電圧保護機能のために搭載したものである。また、コンパレータＣＭＰ４と遅延回路ＤＬＹ３とＯＲゲートＧ１２により、端子ＤＭＧの電圧ＶDMGに関係なく機能する過負荷保護機能として働く。
図１６の過電圧検出回路３５は、図１５の過電圧検出回路３５のようにコンパレータＣＭＰ５とＯＲゲートＧ１１を追加する代わりに、コンパレータＣＭＰ３の反転入力端子へ、参照電圧ＶDMGLIM2またはＶDMGLIM1を択一的に供給するためのＭＯＳトランジスタＳ５，Ｓ６を設けたものであり、Ｓ５とＳ６はコンパレータＣＭＰ４の出力によっていずれか一方がオンで他方はオフにされる。回路の動作および機能は図１５の過電圧検出回路３５と同じである。
図１７にはターンオントリガ生成回路３１内のロジック回路３１３の他の構成例が、また図１８、図１９にはその変形例が示されている。
このうち、図１７のロジック回路３１３は、タイマー回路３１２の出力信号ＴＩＭがクロック端子に入力されるＤ型フリップフロップＦＦ３と、ラッチ回路３３の出力ＬＡＴを反転するインバータＩＮＶ３と、ボトム検出回路３１１の出力ＢＴＭを反転するインバータＩＮＶ４と、ＢＴＭの立ち上がりを検知してパルス信号を生成するワンショットパルス生成回路ＯＰＧと、該ワンショットパルス生成回路ＯＰＧの出力をセット信号としラッチ回路３３の出力ＬＡＴをリセット信号とするＲＳフリップフロップＦＦ４を備える。
また、図１７のロジック回路３１３は、上記インバータＩＮＶ４の出力とＲＳフリップフロップＦＦ４の反転出力／Ｑを入力とするＡＮＤゲートＧ２と、ラッチ回路３３の出力ＬＡＴとＲＳフリップフロップＦＦ４の出力Ｑを入力とするＯＲゲートＧ３と、ＡＮＤゲートＧ２の出力をセット信号としＯＲゲートＧ３の出力をリセット信号とするＲＳフリップフロップＦＦ５と、前記Ｄ型フリップフロップＦＦ３の出力Ｑ（ＰＷＭＥＮ）とＲＳフリップフロップＦＦ５の反転出力／Ｑを入力とするＡＮＤゲートＧ４と、ボトム検出回路３１１の出力ＢＴＭがクロック端子に入力されＡＮＤゲートＧ４の出力を取り込むＤ型フリップフロップＦＦ６を備える。
さらに、図１７のロジック回路３１３は、前記Ｄ型フリップフロップＦＦ３の出力ＱとＲＳフリップフロップＦＦ５の出力Ｑを入力とするＡＮＤゲートＧ５と、該ＡＮＤゲートＧ５の出力と上記Ｄ型フリップフロップＦＦ５の出力Ｑを入力とするＯＲゲートＧ６とを備え、該ＯＲゲートＧ６の出力が、スイッチング素子ＳＷ１のターンオンさせるためのトリガ信号ＳＥＴとして前記ラッチ回路３３に供給されこれをセットさせる。そして、Ｄ型フリップフロップＦＦ６は、ラッチ回路３３の出力ＬＡＴを反転する上記インバータＩＮＶ３の出力によってリセットされるように構成されている。
ロジック回路３１３に入力されるタイマー回路３１２の出力信号ＴＩＭは、外部端子ＦＢの電圧ＶFBに応じた時間Ｔａを計時した時点で変化するタイミング信号であり、ボトム検出回路３１１の出力ＢＴＭが先に立ち上がった場合、それに続いてタイマー回路３１２の出力信号ＴＩＭが立ち上がり、その後再びボトム検出回路３１１の出力ＢＴＭが立ち上がったタイミングで、ターンオントリガ信号ＳＥＴが変化するように動作する。一方、ボトム検出回路３１１の出力ＢＴＭが入る前にＴａ時間が経過すると、タイマー回路３１２がＴａ時間を計時して出力信号ＴＩＭが変化したタイミングでターンオントリガ信号ＳＥＴが変化する。
ここで、タイマー回路３１２が計時する時間Ｔａが、図２１に示すように、電圧ＶFBに反比例する（ＶFBに対し、Ｔａの逆数１/Ｔａが一次関数または一定になる）ように設計されていると、外部端子ＦＢの電圧ＶFBが低いつまり二次側の出力電流が小さいほど時間Ｔａが長くなりＳＷ１のスイッチング周波数が低くなる。その結果、タイマー回路３１２の出力信号ＴＩＭが変化するよりも前にボトム検出回路３１１の出力ＢＴＭが変化した場合、タイマー回路３１２の出力信号ＴＩＭが変化し、その次の回の外部端子ＤＭＧの電位のボトムでスイッチング素子ＳＷ１がオンされる。この時、スイッチング素子ＳＷ１の電圧（ＭＯＳトランジスタの場合はドレイン－ソース間電圧）がゼロボルトに使いタイミングでターンオンされる、いわゆるソフトスイッチングが行なわれ、高い電力効率が得られる。すなわち、電源制御用ＩＣ１３は、高い電力効率が得られるいわゆる擬似共振モードでスイッチング制御することになる。そして、このときスイッチング周期は、タイマー回路３１２が計時する時間Ｔａよりも長くなる。
一方、外部端子ＦＢの電圧ＶFBが高いつまり二次側の出力電流が大きいほど時間Ｔａが短くなってタイマー回路３１２の出力信号ＴＩＭの方がボトム検出回路３１１の出力ＢＴＭよりも先に変化するようになり、時間Ｔａの計時と同時にスイッチング素子ＳＷ１がターンオンするようになる。そのため、スイッチング周期がＴａ時間のみで決定され、ＰＷＭモードで動作することとなる。なお、上記計時時間Ｔａは、図２１に示すように、ＶFBが比較的低い領域と高い領域でそれぞれ一定となるようにクランプされるとなお良い。
以上の動作説明から、ロジック回路３１３は、ＰＷＭモードと擬似共振モードの切替え手段として機能することが分かる。そして、本実施形態の電源制御用ＩＣ１３においては、タイマー回路３１２が計時する時間Ｔａ等を適宜に設計することにより、出力電流が定格負荷電流の１００％近傍になる領域ではＰＷＭモードで動作し、それ以下では擬似共振モードで動作することができる。本実施形態の電源制御用ＩＣ１３を使用した電源装置においては、ＰＷＭモードは擬似共振モードに比べて電力効率が悪いため電源装置が定格負荷電流の１００％近傍で動作している時の効率は良くないが、例えば７５％，５０％，２５％のようなところでは、電力効率の良い擬似共振モードで動作するため、すべての領域においてＰＷＭモードで動作する電源装置に比べて平均的な電力効率を向上させることができるという利点がある。また、定格負荷電流においてＰＷＭモードで動作する場合、疑似共振モードで動作する電源装置と比較してトランスの一次側巻線の電流ピークが小さくなり、トランスが飽和しにくいため、トランスを小型化できるという利点がある。
図１８は図１７に示されているロジック回路３１３におけるインバータＩＮＶ４とＲＳフリップフロップＦＦ５とＡＮＤゲートＧ２とＯＲゲートＧ３を省略したものである。
また、図１９は図１７に示されているロジック回路３１３におけるインバータＩＮＶ４とワンショットパルス生成回路ＯＰＧとＡＮＤゲートＧ２とＯＲゲートＧ３を省略するとともに、Ｄ型フリップフロップＦＦ６がＡＮＤゲートＧ４を介さずにＤ型フリップフロップＦＦ３の出力を直接ラッチするとともに、ＲＳフリップフロップＦＦ５の代わりにＤ型フリップフロップＦＦ５’を使用するように構成したものである。
図２０（Ａ），（Ｂ）には、ターンオフトリガ生成回路３２の他の構成例が示されている。
このうち図２０（Ａ）は、外部端子ＦＢの電圧ＶFBを分圧する分圧抵抗Ｒ５，Ｒ６を設けて電圧ＶFBを分圧した電圧と外部端子ＣＳの電圧ＶcsをコンパレータＣＭＰ１に入力して比較するように構成したものである。外部端子ＣＳの電圧Ｖcsを分圧する分圧抵抗を設けて電圧Ｖcsを分圧した電圧と外部端子ＦＢの電圧ＶFBをコンパレータＣＭＰ１に入力して比較するように構成しても良い。
図２０（Ｂ）は、コンパレータＣＭＰ１の前段に外部端子ＣＳの電圧Ｖcsを増幅するオペアンプＡＭＰ４を設けて、電圧Ｖcsを増幅した電圧と外部端子ＦＢの電圧ＶFBをコンパレータＣＭＰ１に入力して比較するように構成したものである。オペアンプＡＭＰ４の出力端子と接地点との間には分圧抵抗Ｒ７，Ｒ８が設けられており、オペアンプＡＭＰ４は仮想接地動作で入力分圧抵抗Ｒ７，Ｒ８の接続ノードの電位を非反転入力端子の電圧Ｖcsに一致させるように増幅した電圧を出力する。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、スイッチングトランジスタＳＷ１および電流センス抵抗Ｒs1を、電源制御用ＩＣ１３とは別個の素子としているが、スイッチングトランジスタＳＷ１を電源制御用ＩＣ１３に取り込んで１つの半導体集積回路（電流センス抵抗Ｒs1は外付け素子）として構成してもよい。また、電流センス抵抗Ｒs1を設ける代わりに、内部のスイッチングトランジスタＳＷ１のドレイン電圧からドレイン電流の大きさを検出するように構成しても良い。
さらに、前記実施形態では、本発明をＤＣ－ＤＣコンバータに適用した場合について説明したが、本発明はＡＣ－ＤＣコンバータのようなトランスを有するスイッチング電源装置に適用することができる。
１２…トランス、１３…スイッチング電源用半導体装置（電源制御用ＩＣ）、１４…定電圧制御回路、１５…異常検出回路、１６…同期整流制御装置、３１…ターンオントリガ生成回路、３２…ターンオフトリガ生成回路、３３…ラッチ回路、３４…ドライバ回路、３５…過電圧検出回路、３１１…ボトム検出回路、３１２…タイマー回路、３１３…ロジック回路

Claims (7)

  1. 補助巻線を備えた電圧変換用のトランスと、前記トランスの一次側巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成する一次側制御用半導体装置と、前記トランスの二次側巻線に接続された整流平滑回路と、前記トランスの二次側の出力電圧を検出して前記出力電圧に応じたフィードバック信号を絶縁型信号伝達手段を介して前記一次側制御用半導体装置へ送出する出力電圧検出回路と、前記トランスの二次側における異常を検出する異常検出回路と、前記絶縁型信号伝達手段の電流を遮断可能なスイッチ手段と、を備えたスイッチング電源装置であって、
    前記一次側制御用半導体装置は、
    前記出力電圧検出回路から供給される前記フィードバック信号に応じた電圧が入力される第１外部端子と、
    前記補助巻線に誘起された電圧もしくはその電圧を分圧した電圧が入力される第２外部端子と、
    前記第１外部端子の電圧が所定の第１しきい値電圧よりも高いことを検出する第１電圧比較手段と、前記第２外部端子の電圧が所定の第２しきい値電圧よりも高いことを検出する第２電圧比較手段とを有し、前記第１電圧比較手段と前記第２電圧比較手段が、第１外部端子の電圧と前記第２外部端子の電圧が前記第１しきい値電圧と前記第２しきい値電圧をそれぞれ越えたと判定した場合に、前記駆動信号を停止させるための信号を生成する過電圧検出回路と、
    を備え、前記異常検出回路が異常を検出した場合に前記スイッチ手段が制御されて前記絶縁型信号伝達手段の電流が遮断されるように構成されていることを特徴とするスイッチング電源装置。
  2. 前記過電圧検出回路は、所定の時間を計時するタイマー回路を備え、前記スイッチング素子がオフ状態にされてから所定の時間を前記タイマー回路が計時した際に、前記第１電圧比較手段と前記第２電圧比較手段が、第１外部端子の電圧と前記第２外部端子の電圧が前記第１しきい値電圧と前記第２しきい値電圧をそれぞれ越えたと判定した場合に、前記スイッチング素子の駆動信号を停止させる信号を生成するように構成されていることを特徴とする請求項１に記載のスイッチング電源装置。
  3. 前記絶縁型信号伝達手段はフォトカプラであり、
    前記スイッチ手段は前記フォトカプラを構成するフォトダイオードと直列に接続されており、
    前記異常検出回路は、異常を検出した場合に前記スイッチ手段をオフにして前記フォトダイオードに流れる電流を遮断するように構成されていることを特徴とする請求項１または２に記載のスイッチング電源装置。
  4. 前記整流平滑回路と二次側の出力端子との間に接続されたスイッチ手段を備え、当該スイッチ手段は、前記絶縁型信号伝達手段に流れる電流が遮断されるのと並行して、前記異常検出回路によってオフされるように構成されていることを特徴とする請求項１～３のいずれかに記載のスイッチング電源装置。
  5. 前記整流平滑回路は整流素子としてＭＯＳトランジスタを備え、前記トランスの二次側には、前記ＭＯＳトランジスタのドレイン電圧およびソース電圧に基づいて前記ＭＯＳトランジスタをオン、オフ制御する同期整流制御回路が設けられ、
    前記異常検出回路は、前記ＭＯＳトランジスタのドレイン電圧およびソース電圧に基づいて前記ＭＯＳトランジスタのドレイン端子および／またはゲート端子のオープン状態を検出するオープン状態検出回路であり、前記オープン状態検出回路が前記オープン状態を検出した場合に前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力
    するように構成されていることを特徴とする請求項１～４のいずれかに記載のスイッチング電源装置。
  6. 前記トランスの二次側には温度検知素子が設けられ、前記異常検出回路は、前記温度検知素子の信号に基づいて温度が予め設定された値以上になったことが検出された場合に、前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力するように構成されていることを特徴とする請求項１～５のいずれかに記載のスイッチング電源装置。
  7. 前記異常検出回路は、外部装置からの異常の発生を知らせる信号を受信するための端子を備え、前記異常の発生を知らせる信号を受信した場合に、前記絶縁型信号伝達手段に流れる電流を遮断するための信号を生成し出力するように構成されていることを特徴とする請求項１～６のいずれかに記載のスイッチング電源装置。
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