JP6789653B2 - 光電変換装置およびカメラ - Google Patents

Description

本発明は、光電変換装置に関する。

カメラに用いられるＣＭＯＳイメージセンサーなどの光電変換装置において半導体層に溝を設けることが検討されている。溝によって構成された分離部が光や電荷に対する隔壁として作用することで、感度が向上したり、混色が抑制されたりして、光電変換の性能を向上することができる。

特許文献１には、空間および絶縁体で構成された素子分離が開示されている。空間および絶縁体は溝の中に配されている。

特開２０１４−２０４０４７号公報

特許文献１の溝について検討したところ、溝の配置によっては光電変換部の感度が低下してしまう場合があることが分かった。

本発明は、光電変換の性能を向上した光電変換装置を提供することを目的とする。

上記課題を解決するための手段は、第１面と、前記第１面とは反対側の第２面とを有する半導体層と、前記第１面の側に配され、絶縁体によって構成された第１分離部と、前記第１分離部よりも前記第２面の側に位置する前記第２面に沿った平面を通って配され、前記半導体層に設けられた溝によって構成された第２分離部と、を備える光電変換装置であって、前記半導体層は、前記第１分離部によって画定された素子領域として、第１光電変換素子が設けられた第１素子領域と、第２光電変換素子が設けられた第２素子領域と、前記第１素子領域と前記第２素子領域との間に配され、前記第１素子領域および前記第２素子領域とは異なる形状を有する第３素子領域と、を含み、前記第１分離部は、前記第１素子領域と前記第３素子領域との間に位置する第１分離領域と、前記第２素子領域と前記第３素子領域との間に位置する第２分離領域と、を含み、前記半導体層は、前記第１面に対する法線方向において前記第１素子領域と前記第２面との間に位置する第１半導体領域と、前記法線方向において前記第２素子領域と前記第２面との間に位置する第２半導体領域と、前記法線方向において前記第３素子領域と前記第２面との間に位置する第３半導体領域と、前記法線方向おいて前記第１分離領域と前記第２面との間に位置する第４半導体領域と、を含み、前記第２分離部は、前記法線方向において前記第２分離領域に重なる部分を有し、前記平面では、前記第１半導体領域と前記第３半導体領域が前記第４半導体領域を介して連続しており、かつ、前記部分が前記第２半導体領域と前記第３半導体領域との間に位置することを特徴とする。

本発明によれば、光電変換の性能を向上した光電変換装置を提供することができる。

光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置を説明するための模式図。 光電変換装置の製造方法を説明するための模式図。

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。

図１（ａ）は光電変換装置の一例として、裏面照射型の撮像装置の実施形態を示す断面図である。図１（ｂ）は光電変換装置の一例として、表面照射型の撮像装置の実施形態を示す断面図である。まず、裏面照射型と裏面照射型に共通の事項を説明する。

光電変換装置１０００は表面１と、表面１とは反対側の裏面２とを有する半導体層１００を備える。半導体層１００は例えば単結晶シリコン層であるが、光電変換が可能な半導体層であれば単結晶シリコン層に限らない。また、光電変換装置１０００は、表面１の側に配され、半導体層１００の溝１１と溝１１の中の絶縁体１２によって構成された素子分離部１０を備える。素子分離部１０はＳＴＩ構造あるいはＬＯＣＯＳ構造を有し得る。素子分離部１０を構成する絶縁体１２は例えば酸化シリコンからなる。また、光電変換装置１０００は、半導体層１００に設けられた溝２１によって構成された画素分離部２０を備える。画素分離部２０は、中間面３を通って配されている。中間面３は素子分離部１０よりも裏面２の側に位置し、表面１および／または裏面２に沿った仮想的な平面である。中間面３は裏面２に平行でありうる。中間面３に垂直な方向を法線方向Ｎと称し、中間面３に平行な方向を面内方向Ｐと称する。法線方向Ｎにおいては、画素分離部２０は中間面３に対して表面１側と裏面２側に両方に渡って延在している。中間面３の面内においては、画素分離部２０を挟んで半導体層１００が不連続になっている。画素分離部２０の溝２１の中には、固体２２が存在していてもよいし、真空の空間あるいは気体が存在していてもよいし、気体と固体２２の両方が配置されていてもよい。溝２１の中に存在する固体２２としては、絶縁体、導電体、半導体のいずれでもよい。溝２１の中に存在する固体２２としての絶縁体は酸化シリコンが典型的であるが、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化ハフニウム、酸化チタンなどを用いることもできる。溝２１の中に存在する固体２２としての導電体は金属やポリシリコンが典型的であるが、アルミニウム、銅、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、金属シリサイド等を用いることもできる。溝２１の中に存在する固体２２としての半導体は単結晶シリコンが典型的であるが、アモルファスシリコンであってもよい。溝２１の中に存在する固体２２としての半導体の導電型は、後述する光電変換素子で蓄積される信号電荷とは反対の導電型であることが好ましい。

半導体層１００の表面１と裏面２との間には光電変換素子３０が設けられている。光電変換素子３０はフォトダイオードである。フォトダイオードとしての光電変換素子３０は信号電荷（電子）を蓄積するための蓄積領域として機能するｎ型の不純物領域４０と、不純物領域４０とｐｎ接合を成すｐ型の不純物領域５０とを含む。ｐ型の不純物領域５０で光電変換により発生した電子は不純物領域４０に蓄積される。中間面３内には不純物領域４０が位置していることが好ましい。中間面３と裏面２との間には不純物領域５０が位置している。ここでは電子蓄積型のフォトダイオードを例示したが、正孔蓄積型のフォトダイオードを採用することもできる。その場合には、不純物領域の導電型を電子蓄積型の場合の逆にすればよい。信号電荷が多数キャリアである導電型を第１導電型、信号電荷が少数キャリアである導電型を第２導電型とする。信号電荷が電子であれば、電子が多数キャリアであるｎ型が第１導電型である。なお、半導体層１００内において光電変換素子３０としてみなされる部分は、信号電荷として読み出される電荷を光電変換によって生じる部分である。厳密には、光電変換素子３０としてみなされる部分は、半導体層１００内の不純物濃度分布と印加される電圧に基づくポテンシャルプロファイルによって定まる。

半導体層１００の表面１側には画素トランジスタ９０が設けられている。図１では画素トランジスタ９０のチャネル領域７０とゲート電極８０を記載している。画素トランジスタ９０には、転送トランジスタや増幅トランジスタ、リセットトランジスタや選択トランジスタが含まれる。転送トランジスタは光電変換素子３０の信号電荷を電荷検出領域に転送する。電荷検出領域は浮遊拡散領域（フローティングディフュージョン）で構成される。増幅トランジスタは電荷に基づく信号をソースフォロワ回路によって生成するもので、電荷検出領域に接続されたゲートを有する。リセットトランジスタは電荷検出領域に接続されたドレインを有し、光電変換素子３０の電荷をリセットする。選択トランジスタは増幅トランジスタと出力線との接続／非接続を選択する。

半導体層１００のうち、光電変換素子３０の外側はｐ型の不純物領域６０で構成される。このｐ型の不純物領域６０は、同じくｐ型の不純物領域５０に比べて不純物濃度が高くなっている。不純物領域６０の一部は、画素間の電荷の混合を抑制するポテンシャル障壁として機能し得る。また、不純物領域６０の一部は、半導体層１００と絶縁体との界面で生じたノイズ電荷が光電変換素子３０に取り込まれることを抑制するポテンシャル障壁として機能し得る。また、不純物領域６０は接地電位などの固定電位を供給する導電部材が接続された、濃いｐ型のウェルコンタクトを含む。ウェルコンタクトから、不純物領域６０を介して、光電変換素子３０の不純物領域４０に電位が供給される。

画素分離部２０は光電変換素子３０の周囲に配置される。画素分離部２０は隣接する画素間での混色を抑制することが可能な構成を有する。光電変換素子３０の周囲に配置された画素分離部２０で囲まれた半導体領域上には、不純物領域４０以外に、素子分離部１０にて分離して配置される画素トランジスタが含まれるようにする。すなわち、中間面３内において隣接して向かい合う画素分離部２０の間には光電変換素子３０だけでなく、素子分離部１０の下の半導体領域が含まれている。また、中間面３内において隣接して向かい合う画素分離部２０の間には素子分離部１０によって光電変換素子３０から分離された画素トランジスタ９０の下の半導体領域も含まれている。図１の例では、これら素子分離部１０や画素トランジスタ９０の下の半導体領域にまで光電変換素子３０が配されている。

表面１側には複数の配線層３１０、３２０、３３０とそれらの周囲の複数の層間絶縁層からなる絶縁膜３００が設けられている。なお、配線層で構成された出力線は光電変換素子３０で生成された信号電荷を画素トランジスタ９０を介して電気信号として後段に出力するように設けられている。

図１（ａ）に示した裏面照射型の撮像装置では、裏面２側に誘電体膜４１０、遮光部材４２０、カラーフィルタアレイ４３０、マイクロレンズアレイ４４０が設けられている。誘電体膜４１０は保護膜（パッシベーション膜）、平坦化膜および／または反射防止膜として機能する。表面１側であって絶縁膜３００の上には支持基板４００が設けられている。支持基板４００には信号処理回路等の集積回路を設けることもできる。半導体層１００の厚さは１〜１０μｍ程度である。支持基板の厚さは５０〜８００μｍ程度である。

図１（ｂ）に示した表面照射型の撮像装置では、表面１側であって絶縁膜２００の上に、誘電体膜４１０、カラーフィルタアレイ４３０、マイクロレンズアレイ４４０が設けられている。誘電体膜４１０は保護膜（パッシベーション膜）、平坦化膜および／または反射防止膜として機能する。半導体層１００の厚さは５０〜８００μｍ程度である。

カラーフィルタアレイ４３０は特定の波長の光のみを選択的に透過させるように設けられる。たとえば赤、緑、青の波長を透過するカラーフィルターを配列させても良い。また、白色光を透過させる画素を混在させても良い。なお各画素に対応して配置されたマイクロレンズアレイ４４０の各マイクロレンズは、入射光を光電変換素子３０に集光させるように設けられている。

次に、図２を用いて、半導体層１００およびその近傍の構造について詳細に説明する。

半導体層１００は、素子分離部１０によって画定された素子領域を有する。素子領域は素子分離部１０に対する位置によって区分される。素子領域の深さ方向の下端は素子分離部１０の底面の深さに一致する。図２には半導体層１００に含まれる素子領域として素子領域１１１、１１２、１１３、１１４を示している。素子領域１１１には光電変換素子４１が設けられており、素子領域１１２には光電変換素子４２が設けられている。素子領域１１３は、素子領域１１１と素子領域１１２との間に配されており、素子領域１１３にはトランジスタや容量素子、抵抗素子などの半導体素子が設けられている。素子領域１１３の形状は素子領域１１１や素子領域１１２の形状とは異なっている。素子領域１１３には光電変換素子３０以外のトランジスタなどの半導体素子が設けられるからである。典型的には、素子領域１１３の面積は素子領域１１１や素子領域１１２の面積よりも小さくなっている。

本例では上述した素子領域１１３の半導体素子として画素トランジスタが設けられている。図２には画素トランジスタの不純物領域としてチャネル領域７１を記載しているが、素子領域１１３にはソース領域やドレイン領域（不図示）も設けられている。チャネル領域７１の上には画素トランジスタのゲート電極８１が設けられている。素子領域１１４には光電変換素子４３が設けられている。なお、図２において光電変換素子４１、４２、４３として示した範囲は、図１において光電変換素子３０の蓄積領域であるｎ型の不純物領域４０に対応する。図２において光電変換素子４１、４２、４３として示した範囲の外には光電変換素子４１、４２、４３を成すｐ型の不純物領域５０に対応する不純物領域が存在している。

素子分離部１０は、分離領域１０１、１０２、１０３を含む。分離領域１０１は素子領域１１１と素子領域１１３との間に位置する。分離領域１０２は素子領域１１２と素子領域１１３との間に位置する。分離領域１０３は素子領域１１１と素子領域１１４との間に位置する。

半導体層１００は表面１側における素子領域と分離領域の分布に対応した半導体領域を素子分離部１０よりも裏面２側に有する。裏面２側の半導体領域は、素子分離部１０の分離領域あるいは素子領域に対する位置によって区分される。各半導体領域は、法線方向Ｎにおいて素子分離部１０のいずれかの分離領域あるいは半導体層１００のいずれかの素子領域と、裏面２との間に位置することになる。このような半導体領域として、半導体層１００は、半導体領域１２１、１２２、１２３、１２４、１２５、１２６、１２７を含む。半導体領域１２１は素子領域１１１と裏面２との間に位置し、半導体領域１２２は素子領域１１２と裏面２との間に位置し、半導体領域１２３は素子領域１１３と裏面２との間に位置する。半導体領域１２７は素子領域１１４と裏面２との間に位置する。半導体領域１２４は分離領域１０１と裏面２との間に位置し、半導体領域１２５は分離領域１０２と裏面２との間に位置し、半導体領域１２６は分離領域１０３と裏面２との間に位置する。

画素分離部２０は法線方向Ｎにおいて分離領域１０２に重なる第１部分２０１を有する。第１部分２０１は溝２１１により構成されている。面内方向Ｐにおいて、第１部分２０１は半導体領域１２２と半導体領域１２３との間に位置する。第１部分２０１によって半導体領域１２５は複数の部分に分割されている。その結果、半導体領域１２５は、第１部分２０１と半導体領域１２３との間に位置する部分１２５１と、第１部分２０１と半導体領域１２２との間に位置する部分１２５２と、を含んでいる。本例では、第１部分２０１が分離領域１０２に接続している。また、本例では、第１部分２０１が裏面２に達している。つまり、第１部分２０１を構成する溝２１が裏面２に連続している。第１部分２０１と分離領域１０２とを離間させる場合には、第１部分２０１と分離領域１０２との間に半導体領域１２５の一部が位置することになる。第１部分２０１と裏面２とを離間させる場合には、第１部分２０１と裏面２との間に半導体領域１２５の一部が位置することになる。

画素分離部２０は法線方向Ｎにおいて分離領域１０３に重なる第２部分２０２を有する。第２部分２０２は溝２１２により構成されている。面内方向Ｐにおいて、第２部分２０２は半導体領域１２１と半導体領域１２７との間に位置する。第２部分２０２によって半導体領域１２６は複数の部分に分割されている。その結果、第２部分２０２と半導体領域１２１との間に位置する部分１２６１と、第２部分２０２と半導体領域１２７との間に位置する部分１２６２と、を含んでいる。本例では、第２部分２０２が分離領域１０３に接続している。また、本例では、第２部分２０２が裏面２に達している。つまり、第２部分２０２を構成する溝２１２が裏面２に連続している。第２部分２０２と分離領域１０３とを離間させる場合には、第２部分２０２と分離領域１０３との間に半導体領域１２６の一部が位置することになる。第２部分２０２と裏面２とを離間させる場合には、第２部分２０２と裏面２との間に半導体領域１２６の一部が位置することになる。

このように、半導体領域１２２と半導体領域１２３は第１部分２０１によって不連続になっている。また、半導体領域１２１と半導体領域１２７は第２部分２０２によって不連続になっている。これにより、画素間の光の混合が低減され、光電変換装置の光学的特性が向上する。また、画素間の電荷の混合が低減され、光電変換装置の電気的特性が向上する。

一方、分離領域１０１と裏面２との間には画素分離部２０が設けられていない。そのため、中間面３内において半導体領域１２１と半導体領域１２３が半導体領域１２４を介して連続している。つまり、中間面３において、素子領域１１１と素子領域１１３と分離領域１０１の下では半導体層１００が連続している。このように、分離領域１０１の下で画素分離部２０が設けられずに半導体層１００が連続しているため、画素分離部２０の溝２１による光の散乱が抑制さる。このため、光電変換素子３０に入射する光の量を増加させることができ、感度が向上する。また、ノイズ源となる画素分離部２０を、光電変換素子３０の蓄積領域としての不純物領域４０から遠ざけることにより、画素分離部２０の近傍で発生したノイズが光電変換素子３０に取り込まれることを抑制できる。さらに、素子領域１１１や半導体領域１２１だけでなく、半導体領域１２４を光電変換素子３０として利用することも可能となる。仮に半導体領域１２４に画素分離部２０が配されていると、画素分離部２０の分だけ光電変換素子３０の体積が小さくなり、感度が低下する。

さらに、半導体領域１２４に隣接する半導体領域１２３をも光電変換素子として利用することが可能となる。仮に半導体領域１２４に画素分離部２０が配されていると画素分離部２０が半導体領域１２３と半導体領域１２１との間の電荷の移動を妨げてしまう。そのため、半導体領域１２３を光電変換素子として有効に利用することが困難になる。このように画素分離部２０を設けないことで、光電変換素子を半導体領域１２１から半導体領域１２４、さらに半導体領域１２３まで延在させることで、感度を向上することができる。

図１に示した例では、光電変換素子３０を図２における半導体領域１２３、１２４に相当する領域まで配置している。これにより、光電変換素子３０の中心とマイクロレンズの集光位置（典型的にはマイクロレンズの光軸）を一致させるあるいは近づけることが容易になる。マイクロレンズの集光位置とフォトダイオードの中心を近づけるには、マイクロレンズの光軸と分離領域１０１との距離を、マイクロレンズの光軸と分離領域１０３との距離よりも小さくすればよい。そうすれば、第１部分１２５と第２部分１２６から概ね等しい距離の位置にマイクロレンズで集光することができる。

以上説明したように、画素分離部２０を、半導体領域１２４から離して配置することで、光学的や電気的な面から光電変換性能を向上することができる。

図３（ａ）〜（ｄ）は、素子分離部１０と画素分離部２０の形状および／または位置関係に関する変形例である。図３（ａ）に示すように、素子分離部１０は裏面２側に向かって幅が狭くなるテーパー形状を有していてもよい。また、図３（ａ）に示すように、画素分離部２０は表面１側に向かって幅が狭くなるテーパー形状を有していてもよい。なお素子分離部１０の周囲にはチャネルストップとして機能する、光電変換素子３０のｐ型の不純物領域５０よりも濃いｐ型の不純物領域を配置することができる。画素分離部２０の底部（表面１側）はチャネルストップ用の不純物領域に接するように設けるのが望ましい。これにより画素分離部２０の底部と同様に暗電流を抑制することができる。

図３（ｂ）に示す例では、画素分離部２０は素子分離部１０の離間した複数の分離領域に跨って配されている。複数の分離領域の間は素子領域である。このように、画素分離部２０は素子領域に対向する部分を有していてもよい。

図３（ｃ）に示すように、画素分離部２０の一部は素子分離部１０の最下面（裏面２側）よりも表面１側に位置していてもよい。図３（ｃ）では、画素分離部２０の側面が素子分離部１０の側面よりも内側に位置していて、画素分離部２０の表面１側の端部は素子分離部１０に挟まれるようになっている。換言すると、画素分離部２０が素子分離部１０に食い込むように設けられているとも云える。このようにすることで画素分離部２０の底部の周囲で発生するノイズを低減することが可能となる。素子分離部１０の側面が画素分離部２０に重なるように配置されていてもよい。

図３（ｄ）に示すように、画素分離部２０は裏面２側に向かって幅が狭くなるテーパー形状を有していてもよい。また、画素分離部２０は表面１側に露出していてもよい。また、図３（ｄ）に示すように、素子分離部１０の側面が画素分離部２０の側面よりも内側に位置していて、素子分離部１０が画素分離部２０の表面１側の端部に挟まれるようになっていてもよい。

図３（ｅ）〜（ｇ）は不純物領域４０、５０、６０の構成に関する変形例である。

図３（ｅ）の例では、不純物領域６０は画素トランジスタ９０のウェル６１を含む。ウェル６１を画素トランジスタの中心に対して非対称にしている。具体的には、ウェル６１のうち、素子分離部１０の分離領域１０１に重なる領域を、素子分離部１０の分離領域１０２に重なる領域よりも小さくしている。これにより、分離領域１０１の下に配置する光電変換素子３０の体積を増大して、感度を向上できる。

図３（ｆ）の例では、ポテンシャル障壁として機能する濃いｐ型領域である不純物領域６２、６３の表面１に対する深さを異ならせている。不純物領域６２は図２にて説明した、画素分離部２０の周囲の半導体領域１２４に相当する半導体領域に配されている。不純物領域６３は図２にて説明した、半導体領域１２５に相当する半導体領域に配されている。不純物領域６３は不純物領域６２よりも表面１に対して深くまで配されている。不純物領域６３を深く配することで、画素分離部２０と半導体層１００との界面で発生するノイズが光電変換素子３０に取り込まれ難くなっている。図２で説明した半導体領域１２５に配された不純物領域６３を表面１に対して深く形成することで、画素分離部２０からのノイズの発生を抑制することができる。

図３（ｇ）の例では、光電変換素子３０のｎ型の不純物領域４０を図２で説明した半導体領域１２４、さらには半導体領域１２３にまで延在して設けている。このように、半導体領域１２４、１２３を有効に活用して不純物領域４０の体積を大きくすることで、光電変換素子３０の感度や飽和を向上することができる。

以下、図４〜７を用いて、画素のレイアウトの例を示す。なお、以下の例では上述した面内方向Ｐを互いに交差する（直交する）Ｘ方向とＹ方向に分けて記載する。また、法線方向Ｐについては、Ｘ方向およびＹ方向に交差する（直交する）Ｚ方向として記載する。

図４を用いて、画素のレイアウトの第１例を示す。図４の例では、中間面３において、画素分離部２０によって複数の半導体領域群に分離されている。画素分離部２０で囲まれた半導体領域群の各々は、画素分離部２０で分離されることなく連続した複数の半導体領域を含む。互いに分離された複数の半導体領域群は第１種類の半導体領域群Ｇｓと第２種類の半導体領域群Ｇｔに分類される。

第１種類の１つの半導体領域群Ｇｓの上には３つの素子領域が配されている。

半導体領域群Ｇｓの上の３つの素子領域のうち、１つ目の素子領域には光電変換素子であるフォトダイオードＰＤｍおよびフローティングディフュージョンＦＤｍが配されている。

半導体領域群Ｇｓの上の３つの素子領域のうち、２つ目の素子領域にはリセットトランジスタＲＳｍが配されている。

半導体領域群Ｇｓの上の３つの素子領域のうち、３つ目の素子領域にはウェルコンタクトＷＣｍが配されている。ここで、ｍは半導体領域群毎に定められる１または３の数字であり、図４では半導体領域群ごとにＰＤ１、ＰＤ３、ＲＳ１、ＲＳ３のように付して示している。なお、フォトダイオードＰＤ３が配された素子領域が図２で説明した素子領域１１４に対応する。

第２種類の１つの半導体領域群Ｇｔの上には３つの素子領域が配されている。半導体領域群Ｇｔの上の３つの素子領域のうち、１つ目の素子領域には光電変換素子であるフォトダイオードＰＤｎおよびフローティングディフュージョンＦＤｎが配されている。半導体領域群Ｇｔの上の３つの素子領域のうち、２つ目の素子領域には増幅トランジスタＳＦｍおよび選択トランジスタＳＬｍが配されている。半導体領域群Ｇｓの上の３つの素子領域のうち、３つ目の素子領域にはウェルコンタクトＷＣｎが配されている。ここで、ｎは半導体領域群毎に定められる２または４の数字であり、図４では、半導体領域群ごとにＰＤ２、ＰＤ４、ＳＦ２、ＲＳ４のように付して示している。なお、フォトダイオードＰＤ２が配された素子領域が図２で説明した素子領域１１２に対応し、フォトダイオードＰＤ４が配された素子領域が図２で説明した素子領域１１１に対応する。また、増幅トランジスタＳＦ２が配された素子領域が図２で説明した素子領域１１３に対応する。ウェルコンタクトＷＣｎ、ＷＣｍが配された素子領域の下の半導体領域も、図２で説明した素子領域１１３と同様に、フォトダイオードＰＤ１が配された素子領域の下の半導体領域と連続している。

ウェルコンタクトＷＣｍ、ＷＣｎは光電変換素子３０の不純物領域４０に不純物領域６０を介して電位を供給するための導電部材が接続されている。本例のように、半導体領域群Ｇｓ、Ｇｔ毎にウェルコンタクトＷＣｎ、ＷＣｍを配置することにより半導体領域群Ｇｓ、Ｇｔに含まれる半導体領域やその上の素子領域の電位の制御性を高めることができ、安定した画像を得ることができる。

次に、図５を用いて、画素のレイアウトの第２例を示す。図５の例では、中間面３において、画素分離部２０によって複数の半導体領域群に分離されている。画素分離部２０で囲まれた半導体領域群の各々は、画素分離部２０で分離されることなく連続した複数の半導体領域を含む。半導体領域群Ｇｒの上には４つの素子領域が配されている。

半導体領域群Ｇｒの上の４つの素子領域のうち、１つ目の素子領域には光電変換素子であるフォトダイオードＰＤＡｐ、ＰＤＢｐ、転送ゲートＴＸＡｐ、ＴＸＢｐおよびフローティングディフュージョンＦＤＡｐ、ＦＤＢｐが配されている。フォトダイオードＰＤＡｐの信号電荷は転送ゲートＴＸＡｐを介してフローティングディフュージョンＦＤＡｐに転送される。フォトダイオードＰＤＢｐの信号電荷は転送ゲートＴＸＢｐを介してフローティングディフュージョンＦＤＢｐに転送される。フォトダイオードＰＤＡｐ、ＰＤＢｐにはそれぞれ共通のマイクロレンズが設けられる。つまり、１つのマイクロレンズに対してフォトダイオードＰＤＡｐ、ＰＤＢｐを別々に設けている。フォトダイオードＰＤＡｐ、ＰＤＢｐによって瞳分割された光線を別々に検出し、位相差検出方式による測距あるいは焦点検出が可能となる。また、フォトダイオードＰＤＡｐとフォトダイオードＰＤＢｐの感度を異ならせて信号を合成することで、ダイナミックレンジの拡大を図ることもできる。本例ではフォトダイオードＰＤＢｐを画素トランジスタの下にまで延在させることで、フォトダイオードＰＤＢｐの感度をフォトダイオードＰＤＡｐの感度よりも高めることもできる。

半導体領域群Ｇｒの上の４つの素子領域のうち、２つ目の素子領域には光電変換素子であるフォトダイオードＰＤＡｑ、ＰＤＢｑ、転送ゲートＴＸＡｑ、ＴＸＢｑおよびフローティングディフュージョンＦＤＡｑ、ＦＤＢｑが配されている。フォトダイオードＰＤＡｑの信号電荷は転送ゲートＴＸＡｑを介してフローティングディフュージョンＦＤＡｑに転送される。フォトダイオードＰＤＢｑの信号電荷は転送ゲートＴＸＢｑを介してフローティングディフュージョンＦＤＢｑに転送される。フォトダイオードＰＤＡｐ、ＰＤＢｐにはそれぞれ共通のマイクロレンズが設けられる。１つのマイクロレンズに対してフォトダイオードＰＤＡｑ、ＰＤＢｑを別々に設けている。フォトダイオードＰＤＡｐ、ＰＤＢｐによって瞳分割された光線を別々に検出し、位相差検出方式による測距あるいは焦点検出が可能となる。また、フォトダイオードＰＤＡｑとフォトダイオードＰＤＢｑの感度を異ならせて信号を合成することで、ダイナミックレンジの拡大を図ることもできる。本例ではフォトダイオードＰＤＢｑを画素トランジスタの下にまで延在させることで、フォトダイオードＰＤＢｑの感度をフォトダイオードＰＤＡｑの感度よりも高めることもできる。

ここで、ｐは半導体領域群Ｇｒ毎に定められる１、３、５および７から選ばれた数字である。図４では半導体領域Ｇｒ群ごとにＰＤＡ１、ＰＤＢ３、ＦＤＡ１、ＦＤＢ３のように付して示している。なお、フォトダイオードＰＤＡ３、ＰＤＢ３が配された素子領域が図２で説明した素子領域１１４に対応する。

ここで、ｑは半導体領域群Ｇｒ毎に定められる２、４、６および８から選ばれた数字である。図４では半導体領域群ＧｒごとにＰＤＡ２、ＰＤＢ４、ＦＤＡ２、ＦＤＢ４のように付して示している。なお、フォトダイオードＰＤＡ２、ＰＤＢ２が配された素子領域が図２で説明した素子領域１１１に対応する。また、フォトダイオードＰＤＡ６、ＰＤＢ６が配された素子領域が図２で説明した素子領域１１２に対応する。

半導体領域群Ｇｒの上の４つの素子領域のうち、３つ目の素子領域にはリセットトランジスタＲＳｍ、増幅トランジスタＳＦｍ、選択トランジスタＳＬｍが配されている。半導体領域群Ｇｒの上の４つの素子領域のうち、４つ目の素子領域にはウェルコンタクトＷＣｍが配されている。

ここで、ｍは半導体領域群Ｇｒ毎に定められる１、２、３、４から選ばれた数字である。図４では半導体領域Ｇｒ群ごとにＲＳ１、ＲＳ３、ＷＣ２、ＷＣ４のように付して示している。ここで、ｐ＝２×ｍ−１およびｑ＝２×ｍの関係になっている。なお、選択トランジスタＳＬ１が配された素子領域が図２で説明した素子領域１１３に対応する。

本例でも第１例と同様に、半導体領域群Ｇｒ毎にウェルコンタクトＷＣｎ、ＷＣｍを配置することにより半導体領域群Ｇｒに含まれる半導体領域その上の素子領域の電位の制御性を高めることができ、安定した画像を得ることができる。

また、本例では、１つ目の素子領域に配されたフォトダイオードＰＤＡｐ、ＰＤＢｐと、２つ目の素子領域に配されたフォトダイオードＰＤＡｑ、ＰＤＢｑとが３つ目の素子領域に配されたトランジスタＲＳｍ、ＳＦｍ、ＳＬｍを共有している。このようにトランジスタを共有するフォトダイードが配された素子領域の下の半導体領域を、画素分離部２０で分離せずに１つの半導体領域群に含めている。このようにすることで、１つ目の素子領域に配されたフォトダイオードＰＤＡｐ、ＰＤＢｐと、２つ目の素子領域に配されたフォトダイオードＰＤＡｑ、ＰＤＢｑと、の信号の差を低減できる。

また、隣接する複数のフォトダイオードを画素分離部２０が囲むように配置されている。また、各画素を区画する領域の交差部には画素トランジスタが設けられている。そのような交差部に画素分離部２０を設けていない。そして、リセットトランジスタＲＳ、増幅トランジスタＳＦ、選択トランジスタＳＬ、あるいはウェルコンタクトＷＣを互いに共有するフォトダイオードを画素分離部２０が囲んでいる。本例によれば、混色を抑制するとともに、画素分離部２０によるトランジスタへの影響を低減することが可能となる。

次に、図６を用いて、画素のレイアウトの第３例を示す。図６の例では、中間面３のＸ方向において画素分離部２０の第１部分２０１と第２部分２０２によって複数の半導体領域群に分離されている。Ｘ方向において画素分離部２０に挟まれた半導体領域群の各々は、Ｘ方向において画素分離部２０で分離されることなく連続した複数の半導体領域を含む。この点については第２例と同様である。なお、画素分離部２０の同一の部分であっても、注目する光電変換素子に対する位置関係により図２で説明した第１部分２０１となるか第２部分２０２となるかは変わるので、図２では画素分離部２０のある部分を部分２０１／２０２として示している。

一方、本例では、Ｘ方向において画素分離部２０で挟まれた半導体領域群の各々は、Ｙ方向において画素分離部２０の第３部分２０３で分離されている。このようにすることでＹ方向における画素間での分離性能を高めることができる。ただし、第３部分２０３は第１部分２０１や第２部分２０２からは不連続である。そのため、Ｘ方向において画素分離部２０に挟まれた半導体領域群の各々は、Ｙ方向において半導体領域群間で連続した半導体領域を含む。

半導体領域群の１つ目の半導体領域の上の素子領域にはフォトダイオードＰＤＡｐ、ＰＤＢｐが配されている。別の半導体領域群の１つ目の半導体領域の上の素子領域にはフォトダイオードＰＤＡｑ、ＰＤＢｑが配されている。トランジスタＲＳｍ、ＳＦｍ、ＳＬｍはフォトダイオードＰＤＡｐ、ＰＤＢｐとフォトダイオードＰＤＡｑ、ＰＤＢｑとで共有されている。

そして、トランジスタＲＳｍ、ＳＦｍ、ＳＬｍの下の半導体領域は画素分離部２０で分離されずに、半導体領域群間で半導体領域が連続している。他にも半導体領域群の交差部など、画素分離部２０で分離されずに、半導体領域群間で半導体領域が連続している部分を設けている。これは、画素分離部２０のうち、隣接するフォトダイオードの間に配置された第３部分２０３が、第１部分２０１および第２部分２０２とは不連続になっているためである。

半導体領域群の間において、画素分離部２０が設けられていない部分を設けることで、１つのウェルコタクトによる電位供給の範囲が広くなる。つまり、画素分離部２０を不連続にすることにより隣接する画素のウェルを連通することでウェルの電位を揃えることができる。また、第１例や第２例に比べてウェルコンタクトの数を減らすことができる。その結果、ウェルコンタクトに起因するノイズの発生を抑制できる。

図７を用いて、画素のレイアウトの第４例を示す。図６の例では、素子分離部１０はフォトダイオードのその周囲に設けられているトランジスタとの間に配されている。一方、隣接するフォトダイオード間には設けられていない。図示はしないが隣接するフォトダイオード間にはｐｎ接合分離による拡散分離部が成されている。このために拡散分離部を挟んで配列されたフォトダイオードに沿って延在する素子分離部１０に対応して画素分離部２０が形成されている。

本例によれば、画素領域において列、あるいは行方向の混色を抑制するとともに、画素分離部２０によるフォトダイオードへの影響を低減することが可能となる。

次に図８を用いて、本実施例に係る固体撮像装置の製造方法を説明する。

まず図８（ａ）に示す工程ａでは、半導体基板ＳＵＢの表面Ｆ側に素子分離部１０用の溝１１が形成される。溝１１の周囲にはイオン注入によりチャネルストップ層（不図示）が形成される。

次に、図８（ｂ）に示す工程ｂでは、溝１１に素子分離部１０のための絶縁体１２を埋める。絶縁体１２は酸化シリコンが好適である。溝１１の外の余分な絶縁体はＣＭＰ法等により除去される。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する、素子分離部１０が形成される。

次に、図８（ｃ）に示す工程ｃでは、半導体基板ＳＵＢの表面Ｆ上にゲート絶縁膜（不図示）及びゲート電極８０が積層されて画素トランジスタが形成（不図示）される。さらに、半導体基板ＳＵＢの表面Ｆ側から行われるイオン注入によって光電変換素子３０や画素トランジスタのソース・ドレイン領域を形成する。

次に、図８（ｄ）に示す工程ｄでは、ゲート電極８０を覆う絶縁層が積層された後に、絶縁層にコンタクトホールが形成される。さらにコンタクトホールが形成された絶縁層上に配線層および層間絶縁層を積層することで多層配線構造が形成される。本例では３層の配線層３１０、３２０、３３０を形成している。配線構造には、例えば銅配線やアルミニウム配線を用いることが可能である。

次に、図８（ｅ）に示す工程ｅでは、絶縁膜３００の上方から支持基板４００が貼り合わされる。貼り合わせは接着剤による接合でも良いし、その他公知の方法を適宜用いることができる。ただし配線構造などに影響を与えないように４００℃以下のプロセスで処理するのが好ましい。

次に、図８（ｆ）に示す工程ｆでは、半導体基板ＳＵＢが所望の厚さになるまで、半導体基板ＳＵＢの裏面Ｂ１側から薄化処理が施される。この半導体基板ＳＵＢの薄化は裏面Ｂ１に代わって新たな裏面Ｂ２が現れる。裏面Ｂ２には光電変換素子３０が臨むように行われてもよい。例えば、化学機械研磨法（ＣＭＰ）や、ドライエッチング、ウェットエッチングなどを用いることができる。またこれら手法を組合せることも可能である。例えば薄化された半導体基板ＳＵＢの膜厚は１〜１０μｍの範囲とし、またフォトダイオードの受光感度の向上、あるいは半導体基板の機械的な強度の観点から、２〜５μｍの範囲とすることが好ましい。

次に図８（ｇ）に示す工程ｇでは、半導体基板の表面Ｆ側に形成された素子分離部１０に対向する位置において、半導体基板の裏面Ｂ２側から画素分離部２０の溝２１が形成される。このとき画素分離部２０の溝２１の裏面Ｂ２に対する深さは、画素分離部２０の底部が素子分離部１０に達する深さとするのがよい。例えば薄化処理された半導体基板ＳＵＢの厚さが約２μｍの場合に素子分離部１０の深さが約０．３μｍとすると、対向して配置される溝２１の深さが約１．７μｍとなるように形成される。このような画素分離部２０は以下の手順で形成される。なお画素分離部２０の底部の幅は、素子分離部１０の底部の幅に対して相対的に狭くすると良い。これによりアライメントズレが生じた場合においても、画素分離部２０の底部を素子分離部１０の底部に接することが容易になる。

画素分離部２０の溝２１は光電変換素子３０に隣接する素子分離部１０の一部の分離領域１０１の下には設けない。これにより、上述した光電変換性能の向上が可能となる。

画素分離部２０の形成方法について、より詳細に説明する。まず画素分離部２０の溝２１を半導体基板ＳＵＢに形成するため、例えば異方性のドライエッチング法を用いることで、所望の幅を有する溝２１を形成する。なお画素分離部２０の溝２１をドライエッチングにより加工する際には、半導体基板ＳＵＢのエッチングの終端検出として素子分離部１０を利用しても良い。あるいは半導体基板ＳＵＢの膜厚に応じてエッチング時間を指定してエッチングしても良い。また素子分離膜１０の底部の一部をエッチングするようにしても良い。

次に、次に図８（ｇ）に示す工程ｇでは、溝２１の中に固体２２を形成する。まず、半導体層１００の裏面２で発生する暗電流を抑制するための固定電荷膜（不図示）を形成する。このために半導体基板ＳＵＢの裏面Ｂ２の形状に沿って固定電荷膜（不図示）が形成される。この固定電荷膜は、少なくとも半導体基板ＳＵＢの裏面Ｂ２上に形成され、さらに画素分離部２０の溝２１の側壁や底面を被覆するように形成しても良い。このように画素分離部２０の側壁や底面を固定電荷膜で被覆することで、例えば溝２１の表面で発生しうる暗電流も抑制することが可能となる。なお固定電荷膜としては、たとえば原子層堆積法（ＡＬＤ）により酸化ハフニウム膜を用いることができる。

次に、半導体基板ＳＵＢの画素分離部２０の内部に誘電体、金属材料、その他の遮光性を備えた材料、あるいはそれらを組み合わせた材料からなる固体２２を形成する。例えば、酸化シリコン膜や酸化チタン膜などの半導体基板ＳＵＢを成すシリコンよりも低い屈折率を有する材料を固定電荷膜上に形成する。続いて化学気相成長法（ＣＶＤ）や原子層堆積法（ＡＬＤ）を用いて導電材料を埋設させて画素分離部２０を形成することができる。あるいは原子層堆積法（ＡＬＤ）を用いて酸化シリコン膜を固定電荷膜上に形成した後に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法を用いて酸化シリコン膜を堆積する。このように２層構造の絶縁膜で埋設させて画素分離部２０を形成しても良い。特に４００℃以下の低温で形成できる材料が好ましく、例えばＰ型不純物をドープしたアモルファスシリコン、銅、タングステンなどを化学気相成長法（ＣＶＤ）や原子層堆積法（ＡＬＤ）などで形成するのが望ましい。なお、上述した固定電荷膜を固体２２として用いてもよい。

なお上記で画素分離部２０の内部に固体２２を埋設する事例について説明しているが、溝２１内の構成はこれらに限定されるものではなく、混色を抑制可能な構造であれば良く、公知の構成及び製法を適用することが可能である。また例えば画素分離部２０は溝２１の一部または全部が空洞であっても構わない。

なお本例では、画素分離部２０を半導体基板の裏面Ｂ２側から形成する場合について説明したが、画素分離部２０の形成方法はここで説明する方法に限定されるものではない。例えば、工程ａ、ｂで説明した素子分離部１０を形成する前に、半導体基板ＳＵＢの表面Ｆ側から溝２１を形成しても良い。

この後は図１（ａ）に示す構造を形成する。半導体基板ＳＵＢの裏面Ｂ２側に誘電体膜４１０が形成され、誘電体膜４１０上の画素間に遮光部材４２０がパターニングされる。遮光部材４２０はスパッタ法や化学気相成長法（ＣＶＤ）により成膜された後、画素間を含む遮光構造を必要とする部分以外を除去するように加工が行われることにより形成される。遮光部材４２０の材料としては、例えば、チタンとタングステンの積層膜、あるいは窒化チタンとタングステンの積層膜などを用いることができる。

次に平坦化膜（不図示）を形成し、平坦化膜上に各画素に対応して例えば赤、緑、青のカラーフィルタアレイ４１０を形成し、その上にマイクロレンズアレイ４４０を形成する。各カラーフィルター及びマイクロレンズは、画素アレイの各単位画素に対応して形成される。以上により、光電変換装置を完成させる。半導体基板ＳＵＢは上述した半導体層１００として用いられる。

上述した例によれば、また画素分離部２０を素子分離部１０にまで深さ方向に伸ばすことで、隣接する画素間での混色を効果的に抑制することが可能である。画素分離部２０を光電変換素子だけでなく、トランジスタ等が設けられた素子領域の下の半導体領域をも囲むように配置することができる。これにより、光電変換素子によって光電変換を行う範囲を広くすることが可能となる。

以上説明した光電変換装置はカメラの撮像装置（イメージセンサ）に適用できる。カメラは撮像装置以外に、撮像装置から得られた信号を処理する信号処理装置、撮像装置から得られた信号を記憶する記憶装置、および、撮像装置で得られた情報を表示する表示装置の少なくとも１つを備えることができる。ここでいうカメラとはスチルカメラやビデオカメラ、監視カメラ等のカメラ専用機器以外に、撮影機能を有する情報端末や撮影機能を有する移動体（車両や飛行体）も包含する。

また、本明細書に明確な記載がなくとも、添付の図面や技術常識から把握できる事項も本開示の一部を構成する。本発明は、本開示の技術思想の範囲を逸脱しない限り、適宜な変更が可能である。

１ 表面
２ 裏面
３ 中間面
１００ 半導体層
１０ 素子分離部
１２ 絶縁体
２０ 画素分離部
２１ 溝
１１１、１１２、１１３ 素子領域
１０１、１０２、１０３ 分離領域
１２１、１２２、１２３、１２４ 半導体領域

Claims (12)

1. 第１面と前記第１面とは反対の第２面とを有する半導体層を有する光電変換装置であって、
   前記半導体層は、
   少なくとも４つの光電変換素子が配された第１領域と、
   前記第２面に沿って設けられ、且つ前記第１面よりも前記第２面の近くに位置する仮想面をとったときに、
   前記半導体層内に設けられ、且つ仮想面を通る溝によって構成された第１分離部と、
   前記半導体層内に設けられ、且つ前記仮想面を通る溝によって構成された第２分離部と、
   前記半導体層内に設けられ、第１絶縁体を含み、前記第１面側に配された第３分離部と、
   前記第１面の上に配されたゲート電極を有し、前記少なくとも４つの光電変換素子からの信号を読み出すための第１トランジスタと、を有し、
   前記第１面における平面視において、前記第１分離部と、前記第１領域と、前記第３分離部と、前記第１トランジスタと、前記第２分離部とがこの順に設けられ、
   前記仮想面の前記第１分離部の前記溝と前記第２分離部の溝との間の部分において、前記第１分離部と、前記第１領域と、前記第３分離部と、前記第１トランジスタと、前記第２分離部がこの順に配された方向に沿って、前記半導体層は連続した半導体領域を有することを特徴とする光電変換装置。
2. 前記少なくとも４つの光電変換素子は第１素子領域に配され、前記第１トランジスタは第２素子領域に配され、
   前記第１素子領域と前記第２素子領域は、前記第３分離部によって画定されていることを特徴とする請求項１に記載の光電変換装置。
3. 前記半導体層は、更に別の光電変換素子と、第２絶縁体を含み前記第１面側に配された第４分離部と、を有し、
   前記第１分離部と、前記第１領域と、前記第３分離部と、前記第１トランジスタと、前記第２分離部と、前記別の光電変換素子とがこの順に配され、
   前記第１面に対する平面視において、前記第２分離部は前記第４分離部に重畳することを特徴とする請求項１または２に記載の光電変換装置。
4. 前記半導体層は、更に第２トランジスタと、絶縁体を含み前記第１面側に配された第５分離部と、を有し、
   前記第２トランジスタと、前記第１分離部と、前記第１領域と、前記第３分離部と、前記第１トランジスタと、前記第２分離部と、前記別の光電変換素子とがこの順に配され、前記第１面に対する平面視において、前記第２分離部は前記第４分離部に重畳し、前記第１分離部は前記第５分離部に重畳することを特徴とする請求項３に記載の光電変換装置。
5. 前記少なくとも４つの光電変換素子のそれぞれは、信号電荷が多数キャリアである第１導電型の不純物領域を有し、
   前記半導体層は、信号電荷が少数キャリアである第２導電型の第２不純物領域を有し、前記第２不純物領域は、２つの前記第１導電型の半導体領域の間に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記少なくとも４つの光電変換素子は、第１光電変換素子と、第２光電変換素子と、第３光電変換素子と、第４光電変換素子と、を含み、
   前記第１面に対する平面視において、前記第１光電変換素子と前記第４光電変換素子は第１方向に沿って配され、前記第２光電変換素子と前記第３光電変換素子は、前記第１方向と交わる第２方向に沿って配されていることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記半導体層は、前記少なくとも４つの光電変換素子にて生じた電荷が転送されるフローティングディフュージョン領域と、前記第１光電変換素子と前記フローティングディフュージョン領域との間の導通を制御する第１転送トランジスタと、前記第２光電変換素子と前記フローティングディフュージョン領域との間の導通を制御する第２転送トランジスタと、前記第３光電変換素子と前記フローティングディフュージョン領域との間の導通を制御する第３転送トランジスタと、前記第４光電変換素子と前記フローティングディフュージョン領域との間の導通を制御する第４転送トランジスタと、を有し、
   前記第１面に対する平面視において、前記フローティングディフュージョン領域は、前記第１光電変換素子と前記第４光電変換素子との間に位置し、前記第２光電変換素子と前記第３光電変換素子との間に位置することを特徴津する請求項６に記載の光電変換装置。
8. 前記半導体層は、前記第１面の上に配されたゲート電極を有し、前記少なくとも４つの光電変換素子からの信号を読み出すための第１トランジスタを有し、
   前記第１面に対する平面視において、前記第１トランジスタのソースとドレインを結ぶ第１仮想線は、前記第２光電変換素子と前記第４光電変換素子とを結ぶ第２仮想線と平行になることを特徴とする請求項７に記載の光電変換装置。
9. 前記第１分離部は、前記第１仮想線と平行な方向に延在することを特徴とする請求項８に記載の光電変換装置。
10. 前記第１分離部の前記溝には、固定電荷膜が配されていることを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記第１分離部の前記溝は少なくとも一部が空洞であることを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
12. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から得られた信号を処理する信号処理装置、前記光電変換装置から得られた信号を記憶する記憶装置、および、前記光電変換装置で得られた情報を表示する表示装置の少なくともいずれかを備えるカメラ。

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