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JP5564874B2 - 固体撮像装置、及び電子機器 - Google Patents

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JP5564874B2 JP2009221387A JP2009221387A JP5564874B2 JP 5564874 B2 JP5564874 B2 JP 5564874B2 JP 2009221387 A JP2009221387 A JP 2009221387A JP 2009221387 A JP2009221387 A JP 2009221387A JP 5564874 B2 JP5564874 B2 JP 5564874B2
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Description

本発明は、固体撮像装置、及びこの固体撮像装置を備えたカメラ等に適用される電子機器に関する。
固体撮像装置として、ＣＭＯＳ固体撮像装置が知られている。ＣＭＯＳ固体撮像装置は、電源電圧が低く、低消費電力のため、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器、等に使用されている。
ＣＭＯＳ固体撮像装置は、光電変換部であるフォトダイオードと複数の画素トランジスタからなる画素が複数、規則性をもって２次元配列された画素領域と、画素領域の周辺に配置された周辺回路部とを有して構成される。周辺回路部としては、列方向に信号を伝播する列回路（垂直駆動部）、列回路によって伝播された各列の信号を順次出力回路に伝送する水平回路（水平転送部）等を有している。複数の画素トランジスタとしては、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３トランジスタによる構成、あるいは選択トランジスタを追加した４トランジスタによる構成等が知られている。
一般的なＣＭＯＳ固体撮像装置は、１つのフォトダイオードと複数の画素トランジスタとを組とした単位画素を複数配列して構成される。近年では画素サイズの微細化が進み、単位画素当りの画素トランジスタ数を減らしてフォトダイオード面積を広げるために、画素トランジスタを複数の画素で共有させた、いわゆる画素共有のＣＭＯＳ固体撮像装置が開発されている（特許文献１、２参照）。
一方、ＣＭＯＳ固体撮像装置では、例えばｎ型半導体基板にｐ型半導体ウェル領域が形成され、画素領域に対応するｐ型半導体ウェル領域に複数の画素が形成される。そして、このｐ型半導体ウェル領域には、一定のウェル電位に固定するために、ウェルコンタクト部を介して、ウェル電位が与えられる（特許文献３〜５参照）。
特開２００６−５４２７６号公報 特開２００９−１３５３１９号公報 特開２００６−２６９５４６号公報 特開２００６−７３５６７号公報 特開２００６−８６２３２号公報
ところで、ＣＭＯＳ固体撮像装置においては、画素数が多くなり、画素領域の面積が大きくなるにしたがって、半導体ウェル領域のウェル電位の揺れが問題となっていた。ウェル電位の揺れは、電源線の電圧変動などによって画素領域のウェル電位が影響を受けることに起因し、これが為に画素特性が変動することが検証されている。
このウェル電位の揺れを防止するためには、画素領域内にウェルコンタクト部を配置することが有効となる。しかしこの際、ウェルコンタクト部の配置する位置や、コンタクト抵抗を低減するためのイオン注入を行う工程の増加が問題となっていた。ウェルコンタクト部を配置する位置によっては、画素の対称性が崩れ、画素ごとの感度差により、画素特性にも悪影響を与える。また、ウェルコンタクト部を配置する位置によっては、白点の発生などの画素特性の悪化も懸念される。例えば、ウェルコンタクト部の不純物濃度によってはフォトダイオードに悪影響を与える。また、フォトダイオードに近い領域にウェルコンタクト部を配置したときに、フォトダイオードに悪影響を与え、画素特性を悪化させる可能性が高い。
参考例として、図１９〜図２２に、４画素共有として、光電変換部となるフォトダイオードの形成領域にウェルコンタクト部を配置した固体撮像装置を示す。図１９Ａは画素領域の要部の概略平面図、図２０は図１９ＡのＡ−Ａ線上の断面図、図２１は図１９ＡのＢ−Ｂ線上の断面図、図２２は図１９ＡのＣ−Ｃ線上の断面図を示す。本参考例の固体撮像装置１は、縦２画素、縦２画素の計４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を１共有単位（いわゆる４画素共有）として、この１共有単位が２次元アレイ状に配列して画素領域２が構成される。１共有単位は、４つのフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］に対して１つのフローティングディフージョン部ＦＤを共有する。また、画素トランジスタとしては、４つの転送トランジスタＴｒ１［Ｔｒ１１〜Ｔｒ１４］と、共有する１つずつのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４で構成される。
フローティングディフージョン部ＦＤは、４つのフォトダイオードＰＤ１〜ＰＤ４に囲まれた中央に配置される。転送トランジスタＴｒ１１〜Ｔｒ１４は、それぞれ共通のフローティングディフージョン部ＦＤと各対応するフォトダイオードＰＤとの間に配置された転送ゲート電極２［２１〜２４］を有する。
リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４は、フォトダイオードＰＤ、フローティングディフージョン部ＦＤ及び転送トランジスタＴｒ１が形成されたフォトダイオード形成領域から離れたトランジスタ形成領域に形成される。リセットトランジスタＴｒ２は、一対のソース／ドレイン領域３及び４とリセット電極５を有して形成される。増幅トランジスタＴｒ３は、一対のソース／ドレイン領域６及び７と増幅ゲート電極８を有して形成される。選択トランジスタＴｒ４は、一対のソース／ドレイン領域７及び９と選択ゲート電極１０を有して形成される。
これらフォトダイオードＰＤと画素トランジスタ（Ｔｒ１〜Ｔｒ４）は、図１８〜図２０の断面図で示すように、例えばｎ型半導体基板１２のｐ型半導体ウェル領域１３に形成される。すなわち、ｎ型半導体基板１２にｐ型半導体ウェル領域１３が形成され、画素領域に対応するｐ型半導体ウェル領域１３にフォトダイオードＰＤと画素トランジスタＴｒ１〜Ｔｒ４が形成される。フォトダイオードＰＤは、ｎ型半導体領域３５と表面の高不純物濃度のｐ型半導体領域３６を有して構成される。各転送トランジスタＴｒ１１〜Ｔｒ１４は、ｎ型半導体領域による共通のフローティングディフージョン部ＦＤと各フォトダイオードＰＤ１〜ＰＤ４との間にゲート絶縁膜１１を介して形成した転送ゲート電極２［２１〜２４］を有して構成される。
リセットトランジスタＴｒ２は、一対のｎ型のソース／ドレイン領域３及び４と、ゲート絶縁膜１６を介して形成されたリセットゲート電極５を有して構成される。増幅トランジスタＴｒ３は、一対のｎ型のソース／ドレイン領域６及び７と、ゲート絶縁膜１１を介して形成された増幅ゲート電極８を有して構成される。選択トランジスタＴｒ４は、一対のｎ型のソース／ドレイン領域７及び９と、ゲート絶縁膜１１を介して形成された選択ゲート電極１０を有して構成される（図１９参照）。
フローティングディフージョン部ＦＤは、接続配線１２を介してリセットトランジスタＴｒ２の一方のソース／ドレイン領域４及び増幅ゲート電極８に接続される（図１７参照）。
一方、フォトダイオード形成領域内の素子分離領域１４は、不純物拡散領域、この例では高不純物濃度のｐ型半導体領域１５とその表面上の絶縁膜１６とを有して構成される。トランジスタ形成領域の素子分離領域１７も、同様に高不純物濃度のｐ型半導体領域１５とその表面上の絶縁膜１６とを有して構成される。そして、フォトダイオード形成領域の素子分離領域１４にウェルコンタクト部となるウェルコンタクト用領域１９が形成される。ウェルコンタクト用領域１９は、隣り合う１共有単位間の所要位置に形成される。ウェルコンタクト用領域１９下の素子分離領域１４は、ｐ型半導体領域１５のみにて形成される。この素子分離領域１４のｐ型半導体領域１５の表面にｐ型半導体領域１５より高不純物濃度のｐ型半導体領域によるウェルコンタクト用領域１９が形成される。
図２３〜図２８に、参考例に係る固体撮像装置１の製造方法の概略を説明する。図２３〜図２８では、フローティングディフージョン部ＦＤを含むフォトダイオードＰＤの領域２１、画素トランジスタＴｒ２〜Ｔｒ４の領域２２及び周辺回路部のｐチャネルトランジスタの領域２３を模式的に示す。
図２３に示すように、ｎ型半導体基板１２の表面側に素子分離領域を形成する。すなわち、周辺回路部側（領域２３）では絶縁膜１８Ａが埋め込まれたＳＴＩ構造の素子分離領域１８を形成する。画素領域側（領域２１，２２）では、ｐ型半導体領域１５と絶縁膜１６とからなる素子分離領域１４及び１７のうちの絶縁膜１６を形成する。 次に、ｎ型半導体基板の画素領域（領域２１，２２）及び周辺回路部（領域２３）に対応する全域にｐ型半導体ウェル領域１３を形成する。周辺回路部側の領域２３にｎ型半導体ウェル領域２０を形成する。
フォトダイオードＰＤの領域２１に対応するｐ型半導体ウェル領域１３上に、ゲート絶縁膜１１を介して転送ゲート電極２［２１〜２４］を形成する。画素トランジスタの領域２２に対応するｐ型半導体領域１３上に、ゲート絶縁膜１１を介して各リセットゲート電極５、増幅ゲート電極８、選択ゲート電極１０を形成する。周辺回路部のｐチャネルＭＯＳトランジスタの領域２３に対応するｎ型半導体ウェル領域２０上に、ゲート絶縁膜１１を介してｐチャネルＭＯＳトランジスタのゲート電極２４を形成する。図示しないが、周辺回路部のｎチャネルＭＯＳトランジスタのゲート電極も同時に形成する。
この各ゲート電極２［２１〜２４］、５、８，１０、２４を形成する工程の前後に、フォトダイオードＰＤを形成するための不純物のイオン注入を行う。この前後のイオン注入により、ｎ型半導体領域３５とその表面のｐ型半導体領域３６を形成してフォトダイオードＰＤを形成する。また、各ゲート電極［２１〜２４］、５、８，１０、２４を形成する工程の前、あるいは後の工程で、画素領域側（領域２１、２２）の素子分離領域１４を構成する絶縁膜１６を通してｐ型不純物をイオン注入してｐ型半導体領域１５を形成する。このｐ型半導体領域１５とその上の絶縁膜１６により素子分離領域１４を形成する。一方、ウェルコンタク部下の素子分離領域１４は、表面に絶縁膜１６が形成されず、ｐ型半導体領域１５のみで形成する。
次に、図２４に示すように、フォトダイオードＰＤの領域２１に、フォトダイオードＰＤ等を保護するための例えばシリコン窒化膜による保護膜２６を選択的に形成する。
次に、図２５に示すように、画素領域の領域２１、２２にｎ型不純物２５をイオン注入してｎ型のフローティングディフージョン部ＦＤを含む夫々のｎ型のソース／ドレイン領域３、４、６、７を形成する。また、周辺回路部の領域２３にｐ型不純物２７をイオン注入して一対のｐ型のソース／ドレイン領域２８及び２９を形成する。
次に、図２６に示すように、フォトダイオードの領域２１の所要位置において、素子分離領域１４のｐ型半導体領域１５の表面に、レジストマスク３０を介してｐ型不純物３１をイオン注入して、ｐ型のウェルコンタクト用領域１９を形成する。このｐ型のウェルコンタク用領域１９は、ｐ型半導体領域１５のみの素子分離領域１４の表面に形成される。
次に、図２７に示すように、基板上に層間絶縁膜３２を形成する。この層間絶縁膜３２は複数層の配線を形成する際の層間膜である。
次に、図２８に示すように、層間絶縁膜３２にコンタクト孔を形成し、コンタク孔内にウェルコンタクト用領域１９に接続するする導電性ビア３３を埋め込む。その後、配線３４及び層間絶縁膜３２を、複数層を形成して多層配線層を形成する。さらに、図示しないが、多層配線層上に平坦化膜、オンチップカラーフィルタ、オンチップマイクロレンズを形成して固体撮像装置１を製造する。
上述の参考例に係る固体撮像装置１では、フォトダイオード領域内にｐ型のウェルコンタクト用領域１９が配置されることにより、画素の対称性が得られない。例えば、図１７Ｂに示すように、一つのフォトダイオードＰＤ１を例にとると、転送ゲート電極２１が一方向のみに形成されている。フォトダイオードＰＤ２１への光Ｌは全方位から入射される。このとき、右下方向からの光Ｌａは転送ゲート電極２１に邪魔されるが、他の光Ｌは転送ゲート電極２１に邪魔され難くなり、光入射の非対称が生じる。その結果、画素ごとの感度差など、画素特性に悪影響を与える。また、ｐ型のウェルコンタクト用領域１９の配置する位置により、前述したように、白点などの画素特性を悪化させる懼れもある。さらに製造方法で明らかなように、ｐ型のウェルコンタクト用領域１９は別途イオン注入で形成することになるので、製造工程数が増えることになる。
一方、画素領域の素子分離領域によっても画素特性の悪化が見られる。例えば、フォトダイオードの横にＳＴＩ（shallow trench isolation）構造の素子分離領域が形成されていた場合、暗電流や白点が悪化する可能性がある。酸化膜による素子分離領域は、素子分離できる範囲内で、出来るだけ少なくする方が良いことが知られている。
本発明は、上述の点に鑑み、有効画素領域内のウェル電位の安定化を図りながら、少なくとも画素特性の改善を図り、さらに製造工数の削減を可能にした固体撮像装置を提供するものである。
本発明は、かかる固体撮像装置を備えた、カメラなどに適用される電子機器を提供するものである。
本発明に係る固体撮像装置は、第１導電型の半導体ウェル領域と、半導体ウェル領域に形成された、光電変換部と画素トランジスタから成る複数の画素と、画素間及び画素内の素子分離領域とを備える。
画素トランジスタとして、少なくとも転送トランジスタ、増幅トランジスタ、及び、選択トランジスタを有し、少なくとも２個以上の光電変換部が、増幅トランジスタ及び選択トランジスタを共有する。
画素は、光電変換部とフローティングディフュージョンとを含む転送トランジスタが並ぶ第１行、及び、増幅トランジスタと選択トランジスタとが並ぶ第２行からなる平面配置を有する。
第２行に絶縁膜を有しない素子分離領域が設けられ、絶縁膜を有していない素子分離領域に、半導体ウェル領域に固定電圧を印加するためのウェルコンタクト部が設けられている。
本発明の固体撮像装置では、半導体ウェル領域に光電変換部と画素トランジスタから成る複数の画素が形成され、所要の画素トランジスタ間に絶縁膜を有しない素子分離領域を有するので、この絶縁膜を有しない素子分離領域をウェルコンタクト部に兼用できる。これによって、ウェルコンタクト部が光電変換部に悪影響を与えることがない。
固体撮像装置の製造方法は、半導体基板の画素領域に素子分離領域を構成する絶縁膜を形成する工程と、半導体基板の画素領域に第１導電型の半導体ウェル領域を形成する工程を有する。次いで、半導体ウェル領域上にゲート絶縁膜を介して画素トランジスタのゲート電極を形成する工程と、ゲート電極の形成工程の前後における不純物のイオン注入により光電変換部を形成する工程を有する。ゲート電極の形成工程の前あるいは後に、少なくともと隣り合う光電変換部の間及び所要の隣り合う画素トランジスタの間に、素子分離領域を構成する第１導電型の不純物拡領域を形成する工程を有する。次いで、画素トランジスタの第２導電型のソース／ドレイン領域を形成し、上記所要の隣り合う画素トランジスタの間の素子分離領域を構成する第１導電型の不純物拡散領域の表面に、素子分離領域を兼ねる第１導電型のウェルコンタクト部を形成する工程を有する。ウェルコンタクト部は、半導体ウェル領域に固定電圧を印加するためのものである。
ウェルコンタクト部は、周辺回路部のＣＭＯＳトランジスタの第１導電型のソース／ドレイン領域と同時に形成することが好ましい。
固体撮像装置の製造方法では、隣り合う画素トランジスタ間に素子分離領域を兼ねた第１導電型のウェルコンタクト部を形成する工程を有するので、ウェルコンタクト部が光電変換部に悪影響を与えることがない。
第１導電型のウェルコンタクト部を、周辺回路部のＣＭＯＳトランジスタの第１導電型のソース／ドレイン領域と同時に形成することにより、イオン注入工程が削減される。
本発明に係る電子機器は、光学系と、上記固体撮像装置と、固体撮像装置の出力信号を処理する信号処理回路を備える。
本発明に係る電子機器では、固体撮像装置において、ウェルコンタクト部が隣り合う画素トランジスタ間に素子分離領域を兼ねて形成されるので、ウェルコンタクト部が光電変換部に悪影響を与えることがない。
本発明に係る固体撮像装置によれば、有効画素領域内のウェル電位の安定化を図りながら、少なくとも画素特性の改善を図ることができる。
固体撮像装置の製造方法によれば、有効画素領域内のウェル電位の安定化を図りながら、少なくとも画素特性の改善を図った固体撮像装置を製造することができる。第１導電型のウェルコンタクト用領域を、周辺回路部のＣＭＯＳトランジスタの第１導電型のソース／ドレイン領域と同時に形成するときは、イオン注入工程が削減され、トータルの製造工数を削減することができる。
本発明に係る電子機器によれば、上記本発明の固体撮像装置を備えることにより、固体撮像装置での画素特性が向上し、高画質、高品質の電子機器を提供することができる。
本発明に係る固体撮像装置の第１実施の形態を示す画素領域の要部の概略構成図である。 図１のＡ−Ａ線上の断面図である。 図１のＢ−Ｂ線上の断面図である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その１）である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その２）である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その３）である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その４）である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その５）である。 第１実施の形態に係る固体撮像装置の製造方法を示す製造工程図（その６）である。 本発明に係る固体撮像装置の第２実施の形態を示す画素領域の要部の概略構成図である。 図１０のＡ−Ａ線上の断面図である。 図１０のＢ−Ｂ線上の断面図である。 図１０のＣ−Ｃ線上の断面図である。 本発明に係る固体撮像装置の第３実施の形態を示す画素領域の要部の概略構成図である。 本発明に係る固体撮像装置の第４実施の形態を示す画素領域の要部の概略構成図である。 本発明に適用されるＣＭＯＳ固体撮像装置の一例を示す概略構成図である。 ４画素共有の等価回路図である。 本発明の第５実施の形態に係る電子機器の概略構成図である。 Ａ，Ｂ 参考例に係る固体撮像装置の画素領域の要部を示す概略構成図、及びフォトダイオードへの光の入射状況を示す模式図である。 図１９のＡ−Ａ線上の断面図である。 図１９のＢ−Ｂ線上の断面図である。 図１９のＣ−Ｃ線上の断面図である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その１）である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その２）である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その３）である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その４）である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その５）である。 参考例に係る固体撮像装置の製造方法を示す製造工程図（その６）である。
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例と製造方法例）
３．第２実施の形態（固体撮像装置の構成例と製造方法例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（固体撮像装置の構成例）
６．第５実施の形態（電子機器の構成例）
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１６に、本発明の各実施の形態に適用されるＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置４１は、図１６に示すように、半導体基板５１例えばシリコン基板に光電変換部を含む複数の画素４２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）４３と、周辺回路部とを有して構成される。画素４２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素４２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有し、且つフローティングディフージョンを共有する、いわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、前述したように、３トランジスタ、４トランジスタで構成することができる。
周辺回路部は、垂直駆動回路４４と、カラム信号処理回路４５と、水平駆動回路４６と、出力回路４７と、制御回路４８などを有して構成される。
制御回路４８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路４８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６等に入力する。
垂直駆動回路４４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４４は、画素領域４３の各画素４２を行単位で順次垂直方向に選択走する。そして、垂直信号線４９を通して各画素４２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路４５に供給する。
カラム信号処理回路４５は、画素４２の例えば列ごとに配置されており、１行分の画素４２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路４５は、画素４２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路４５の出力段には水平選択スイッチ（図示せず）が水平信号線５０との間に接続されて設けられる。
水平駆動回路４６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路４５の各々を順番に選択し、カラム信号処理回路４５の各々から画素信号を水平信号線５０に出力させる。
出力回路４７は、カラム信号処理回路４５の各々から水平信号線５０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子５２は、外部と信号のやりとりをする。
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図１〜図３に、本発明に係る固体撮像装置の第１実施の形態の概略構成を示す。本実施の形態は、ＣＭＯＳ固体撮像装置であって、４画素共有の固体撮像装置に適用した場合である。図１は画素領域の要部の概略平面図、図２は図１のＡ−Ａ線上の断面図、図３は図１のＢ−Ｂ線上の断面図を示す。
第１実施の形態に係る固体撮像装置６１は、縦２画素、縦２画素の計４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を１共有単位（いわゆる４画素共有）として、この１共有単位が２次元アレイ状に配列して画素領域６２が構成される。１共有単位は、４つのフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］に対して１つのフローティングディフージョン部ＦＤを共有する。また、画素トランジスタとしては、４つの転送トランジスタＴｒ１［Ｔｒ１１〜Ｔｒ１４］と、共有する各１つずつのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４で構成される。この４画素共有の等価回路は、後述する（図１５参照）。
フローティングディフージョン部ＦＤは、４つのフォトダイオードＰＤ１〜ＰＤ４に囲まれた中央に配置される。転送トランジスタＴｒ１１〜Ｔｒ１４は、それぞれ共通のフローティングディフージョン部ＦＤと、このフローティングディフージョン部ＦＤと各対応するフォトダイオードＰＤとの間に配置された転送ゲート電極６５［６５１〜６５４］とを有して形成される。
ここで、各行毎の共有単位のフォトダイオードＰＤ１〜ＰＤ４、フローティングディフージョン部ＦＤ及び転送トランジスタＴｒ１１〜Ｔｒ１４を含む領域を、フォトダイオード形成領域６３とする。また、各行毎の共有単位の画素トランジスタのうち、４画素が共有するリセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４を含む領域を、トランジスタ形成領域６４とする。この水平方向に連続する夫々のトランジスタ形成領域６４とフォトダイオード形成領域６３は、画素領域６２の垂直方向に交互に配置された形となる。
リセットトランジスタＴｒ２は、一対のソース／ドレイン領域６６及び６７とリセット電極６８を有して形成される。増幅トランジスタＴｒ３は、一対のソース／ドレイン領域６９及び７０と増幅ゲート電極７２を有して形成される。選択トランジスタＴｒ４は、一対のソース／ドレイン領域７０及び７１と選択ゲート電極７３を有して形成される。
これらフォトダイオードＰＤと画素トランジスタ（Ｔｒ１〜Ｔｒ４）は、図２〜図３の断面図で示すように、半導体基板７５に形成された半導体ウェル領域７６に形成される。すなわち、半導体基板７５として、第２導電型、例えばｎ型の半導体基板が用意される。この半導体基板７５に第１導電型、例えばｐ型の半導体ウェル領域７６が形成され、このｐ型半導体ウェル領域７６に上述のフォトダイオードＰＤと画素トランジスタＴｒ１〜Ｔｒ４が形成される。フォトダイオードＰＤは、ｎ型半導体領域７７と表面の高不純物濃度のｐ型半導体領域７８を有して構成される。各転送トランジスタＴｒ１１〜Ｔｒ１４は、ｎ型半導体領域による共通のフローティングディフージョン部ＦＤと各フォトダイオードＰＤ１〜ＰＤ４との間にゲート絶縁膜７９を介して形成した転送ゲート電極６５［６５１〜６５４］を有して構成される（図２参照）。
リセットトランジスタＴｒ２は、一対のｎ型のソース／ドレイン領域６６及び６７と、ゲート絶縁膜７９を介して形成されたリセットゲート電極６８を有して構成される。増幅トランジスタＴｒ３は、一対のｎ型のソース／ドレイン領域６９及び７０と、ゲート絶縁膜７９を介して形成された増幅ゲート電極７２を有して構成される。選択トランジスタＴｒ４は、一対のｎ型のソース／ドレイン領域７０及び７１と、ゲート絶縁膜７９を介して形成された選択ゲート電極７３を有して構成される（図３参照）。
フローティングディフージョン部ＦＤは、接続配線８１を介してリセットトランジスタＴｒ２の一方のソース／ドレイン領域６７及び増幅ゲート電極７２に接続される。
図１７に、４画素共有の等価回路を示す。４画素共有の等価回路では、４つのフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］が、それぞれ対応する４つの転送トランジスタＴｒ１１〜ＴＲ１４のソースに接続される。各転送トランジスタＴｒ１１〜Ｔｒ１４のドレインは、１つのリセットトランジスタＴｒ２のソースに接続される。各転送トランジスタＴｒ１１〜Ｔｒ１４のドレインが共通のフローティングディフージョン部ＦＤに相当する。フローティングディフージョン部ＦＤは、増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のソースは１つの選択トランジスタ「Ｔｒ４のドレインに接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは、電源Ｖｄｄに接続される。選択トランジスタＴｒ４のソースは垂直信号線９に接続される。
一方、画素領域６２のフォトダイオード形成領域６３内には素子分離領域８２が形成され、画素領域６２のそれ以外のトランジスタ形成領域６４を含む領域内には素子分離領域８５が形成される。フォトダイオード形成領域６３内の素子分離領域８２は、本例では不純物拡散領域であるｐ型半導体領域８３とその表面上の絶縁膜（例えばシリコン酸化膜）８４を有して構成される。トランジスタ形成領域６４を含む領域の素子分離領域８５も、本例では同様にｐ型半導体領域８３とその表面上の絶縁膜８４を有して構成される。つまり、隣り合う画素トランジスタ間、及び画素トランジスタの周囲を含むトランジスタ形成領域６４内の素子分離領域８５は、ｐ型半導体領域８３と絶縁膜８４で構成される。画素領域と周辺回路部間、及び周辺回路部内の素子分離領域８７は、例えば溝内に絶縁膜（例えばシリコン酸化膜）８６を埋め込んでなるＳＴＩ構造で構成される（図４参照）。
そして、本実施の形態では、トランジスタ形成領域６４内にｐ型半導体ウェル領域７６に固定電圧を印加するための、ウェルコンタクト部となるウェルコンタクト用領域８８が形成される。ウェルコンタクト用領域８８の下の素子分離領域８５は、ｐ型半導体領域のみにて形成される。ウェルコンタクト用領域８８は、不純物拡散領域であるｐ型半導体領域で形成される。ウェルコンタクト用領域８８は、ｐ型半導体領域８３のみにて形成された素子分離領域８５の表面に、ｐ型半導体領域８３より高不純物濃度のｐ型半導体領域で形成される。ウェルコンタクト用領域８８は、素子分離領域を兼ねており、隣り合う共有単位の画素トランジスタ間に形成される。換言すれば、絶縁膜を有しない素子分離領域はウェルコンタクト部を兼ねる。ウェルコンタクト用領域８８は、導電性ビア８９を介して多層配線層９１の所要の配線９２に接続される。この配線９２から導電性ビア８９、ウェルコンタクト用領域８８を通じてｐ型半導体ウェル領域７６に所要の固定電圧が印加される。多層配線層９１は、層間絶縁膜９３を介して複数層の配線９２を配置して形成される（図３参照）。多層配線層９１上には、図示しないが、平坦化膜を介してオンチップカラーフルタ、オンチップマイクロレンズが形成される。
［固体撮像装置の製造方法］
図４〜図８を用いて、第１実施の形態に係る固体撮像装置６１の製造方法の概略を説明する。図４〜図８では、フローティングディフージョン部ＦＤを含むフォトダイオードＰＤの領域９５、画素トランジスタＴｒ２〜Ｔｒ４の領域９６及び周辺回路のｐチャネルトランジスタの領域９７を模式的に示す。
先ず、図４に示すように、ｎ型の半導体基板７５の表面に素子分離領域を形成する。すなわち、周辺回路部側（領域９７）では、溝内に絶縁膜（例えばシリコン酸化膜）８６が埋め込まれたＳＴＩ構造の素子分離領域８７を形成する。画素領域側のフォトダイオード形成領域６３及びトランジスタ形成領域６４では、ｐ型半導体領域８３と絶縁膜８４とからなる素子分離領域８２及び８５のうちの絶縁膜８４を形成する。次に、ｎ型半導体基板７５の画素領域（領域６３，６４）及び周辺回路部（図では領域９７）に対応する全域にｐ型半導体ウェル領域７６を形成する。周辺回路側の領域９７にｎ型半導体ウェル領域９０を形成する。
フォトダイオード形成領域６３に対応するｐ型半導体ウェル領域７６上に、ゲート絶縁膜７９を介して転送ゲート電極６５［６５１〜６５４］を形成する。トランジスタ形成領域６４に対応するｐ型半導体ウェル領域７６上に、ゲート絶縁膜７９を介して各リセットゲート電極６８、増幅ゲート電極７２、選択ゲート電極７３を形成する。なお、図４では隣り合う共有単位における、隣り合った選択ゲート電極７３とリセットゲート電極６８のみを示す。
周辺回路部のｐチャネルＭＯＳトランジスタの形成領域９７に対応するｎ型半導体ウェル領域９０上に、ゲート絶縁膜７９を介してｐチャネルＭＯＳトランジスタのゲート電極９８を形成する。図示しないが、同時に、周辺回路部のｎチャネルＭＯＳトランジスタの形成領域に対応するｐ型半導体ウェル領域上に、ゲート絶縁膜を介してｎチャネルＭＯＳトランジスタのゲート電極を形成する。
この各ゲート電極６５［６５１〜６５４］、６８、７２、７３、９８を形成する工程の前後に、フォトダイオードＰＤを形成するための不純物のイオン注入を行う。この前後のイオン注入により、ｎ型半導体領域７７とその表面のｐ型半導体領域７８を形成してフォトダイオードＰＤを形成する。また、各ゲート電極６５［６５１〜６５４］、６８、７２、７３、９８を形成する工程の前、あるいは後の工程で、画素領域側（領域６３，６４）の素子分離領域８２を構成する絶縁膜８４を通してｐ型不純物をイオン注入してｐ型半導体領域８３を形成する。このｐ型半導体領域８３とその上の絶縁膜８４により素子分離領域８２及び８５を形成する。一方、このｐ型不純物のイオン注入で、同時にウェルコンタクト部を形成する領域に、素子分離領域８５となるｐ型半導体領域８３を形成する。ウェルコンタクト部を形成する領域の素子分離領域８５は、表面に絶縁膜８４が形成されず、ｐ型半導体領域８３のみで形成される。
次に、図５に示すように、フォトダイオードＰＤの領域９５上に、例えばシリコン窒化膜による保護膜９９を選択的に形成する。
次に、図６に示すように、レジストマスク９４を介して、周辺回路部の領域９７にｐ型不純物２７をイオン注入して一対のｐ型のソース／ドレイン領域１０１及び１０２を形成して、ｐチャネルＭＯＳトランジスタＴｒ５を形成する。このｐ型不純物２７のイオン注入工程で、同時にウェルコンタクト部となるウェルコンタクト用領域８８を形成する。即ち、この周辺回路部のｐ型のソース／ドレイン領域１０１及び１０２のイオン注入と同じイオン注入条件で、トランジスタの領域６４の絶縁膜のないｐ型半導体領域８３の表面に、ｐ型不純物をイオン注入してｐ型のウェルコンタクト用領域８８を形成する。本例では、隣り合う共有単位における、隣り合った選択トランジスタＴｒ４とリセットトランジスタＴｒ２間のｐ型半導体ウェル領域７６に、高不純物濃度のｐ型ウェルコンタクト用領域８８を形成する。このウェルコンタクト用領域８８は、素子分離領域を兼ね、且つコンタクト部におけるコンタクト抵抗を低減するための高不純物濃度領域である。
次に、図７に示すように、レジストマスク８５及びゲート電極６５［６５１〜６５４］、６８，７２，７３をマスクにｎ型不純物をイオン注入してｎ型フローティングディフージョン部ＦＤを含む夫々のｎ型のソース／ドレイン領域６６，６８，６９、７０及び７１を形成する。
次に、図８に示すように、基板上に層間絶縁膜９３を形成する。この層間絶縁膜９３は複数層の配線を形成する際の層間膜である。
次に、図９に示すように、層間絶縁膜９３にコンタクト孔を形成し、コンタク孔内にウェルコンタクト用領域８８に接続するする導電性ビア８９を埋め込む。その後、配線９２及び層間絶縁膜９３を複数層形成して多層配線層９１を形成する。ウェルコンタクト用領域８８は、導電性ビア８９を介して所要の配線９２に接続される。さらに、図示しないが、多層配線層上に平坦化膜、オンチップカラーフィルタ、オンチップマイクロレンズを形成して固体撮像装置６１を製造する。
第１実施の形態に係る固体撮像装置６１によれば、ウェルコンタクト用領域８８が、フォトダイオードＰＤ間の領域ではなく、画素トランジスタ形成領域６４内、本例では隣り合う共有単位における、隣り合った画素トランジスタ間に形成される。つまり、所要の画素トランジスタ間の絶縁膜を有しない素子分離領域８５がｐ型半導体領域８３のみで形成され、このｐ型半導体領域８３の表面に、素子分離領域８５を兼ねる高濃度のｐ型のウェルコンタクト用領域８８が形成される。換言すれば、この所要の画素トランジスタ間の絶縁膜を有しない素子分離領域８５は、ウェルコンタクト部を兼ねることになる。
この構成により、ウェルコンタクト用領域８８がフォトダイオードＰＤに悪影響を与えることがなく、画素特性を向上することができる。トランジスタ形成領域６４にウェルコンタクト用領域８８が形成されて、絶縁膜を有しない素子分離領域が形成されるので、素子分離領域の絶縁膜の占有面積が減り、その分、暗電流や白点の発生を抑制でき、画素特性を向上することができる。ウェルコンタクト用領域８８を通じて半導体ウェル領域７６にウェル電位が与えられるので、有効画素領域内のウェル電位の安定化を図ることができる。
また、製造においては、ウェルコンタクト用領域８８を形成するためのイオン注入が、周辺回路部におけるｐチャネルトランジスタのソース／ドレイン領域１０１及び１０２を形成する際の、ｐ型不純物のイオン注入を兼ねている。従って、参考例に比べてイオン注入工程が減り、製造工程数を削減することができる。
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図１０〜図１３に、本発明に係る固体撮像装置の第２実施の形態を示す。本実施の形態は、ＣＭＯＳ固体撮像装置であって、４画素共有の固体撮像装置に適用した場合である。図１０は画素領域の要部の概略平面図、図１１は図１０のＡ−Ａ線上の断面図、図１２は図１０のＢ−Ｂ線上の断面図、図１３は図１０のＣ−Ｃ線上の断面図を示す。
第２実施の形態に係る固体撮像装置１０５は、各共有単位内の各画素において、転送ゲート電極に対向するダミー電極を追加した以外は第１実施の形態の固体撮像素子と同様である。第２実施の形態において、第１実施の形態と対応する部分には同一符号を付して示す。
第２実施の形態に係る固体撮像装置１０５は、第１実施の形態と同様に、縦２画素、縦２画素の計４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を１共有単位（４画素共有）として、この１共有単位を２次元アレイ状に配列して画素領域６２が構成される。１共有単位は、４つのフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］に対して１つのフローティングディフージョン部ＦＤを共有する。また、画素トランジスタとしては、４つの転送トランジスタＴｒ１［Ｔｒ１１〜Ｔｒ１４］と、共有する各１つのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４で構成される。
フローティングディフージョン部ＦＤは、４つのフォトダイオードＰＤ１〜ＰＤ４に囲まれた中央に配置される。転送トランジスタＴｒ１１〜Ｔｒ１４は、それぞれ共通のフローティングディフージョン部ＦＤと、このフローティングディフージョン部ＦＤと各対応するフォトダイオードＰＤとの間に配置された転送ゲート電極６５［６５１〜６５４］とを有して形成される。
前述と同様に、各行毎の共有単位のフォトダイオードＰＤ１〜ＰＤ４、フローティングディフージョン部ＦＤ及び転送トランジスタＴｒ１１〜Ｔｒ１４を含む領域を、フォトダイオード形成領域６３とする。また、各行毎の共有単位の画素トランジスタのうち、４画素が共有するリセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４を含む領域を、トランジスタ形成領域６４とする。この水平方向に連続する夫々のトランジスタ形成領域６３とフォトダイオード形成領域６４は、画素領域６２の垂直方向に交互に配置された形となる。
リセットトランジスタＴｒ２は、一対のソース／ドレイン領域６６及び６７とリセット電極６８を有して形成される。増幅トランジスタＴｒ３は、一対のソース／ドレイン領域６９及び７０と増幅ゲート電極７２を有して形成される。選択トランジスタＴｒ４は、一対のソース／ドレイン領域７０及び７１と増幅ゲート電極７３を有して形成される。
これらフォトダイオードＰＤと画素トランジスタ（Ｔｒ１〜Ｔｒ４）は、図１１〜図１２の断面図で示すように、半導体基板７５に形成された第１導電型の半導体ウェル領域７６に形成される。すなわち、半導体基板７５として、第２導電型、例えばｎ型の半導体基板が用意される。この半導体基板７５に第１導電型、例えばｐ型の半導体ウェル領域７６が形成され、このｐ型半導体ウェル領域７６に上述のフォトダイオードＰＤと画素トランジスタＴｒ１〜Ｔｒ４が形成される。フォトダイオードＰＤは、ｎ型半導体領域７７と表面の高不純物濃度のｐ型半導体領域７８を有して構成される。各転送トランジスタＴｒ１１〜Ｔｒ１４は、ｎ型半導体領域による共通のフローティングディフージョン部ＦＤと各フォトダイオードＰＤ１〜ＰＤ４との間にゲート絶縁膜７９を介して形成した転送ゲート電極６５［６５１〜６５４］を有して構成される（図１１参照）。
リセットトランジスタＴｒ２は、一対のｎ型のソース／ドレイン領域６６及び６７と、ゲート絶縁膜７９を介して形成されたリセットゲート電極６８を有して構成される。増幅トランジスタＴｒ３は、一対のｎ型のソース／ドレイン領域６９及び７０と、ゲート絶縁膜７９を介して形成された増幅ゲート電極７２を有して構成される。選択トランジスタＴｒ４は、一対のｎ型のソース／ドレイン領域７０及び７１と、ゲート絶縁膜７９を介して形成された選択ゲート電極７３を有して構成される（図１２参照）。
フローティングディフージョン部ＦＤは、接続配線８１を介してリセットトランジスタＴｒ２の一方のソース／ドレイン領域６７及び増幅ゲート電極７２に接続される。
一方、フォトダイオード形成領域６３内及びトランジスタ形成領域６４内のそれぞれの素子分離領域８２及び８５は、例えば不純物拡散領域であるｐ型半導体領域８３とその表面上の絶縁膜８４を有して構成される。図示しないが、それ以外の画素領域と周辺回路部間、周辺回路内の素子分離領域は、第１実施の形態と同様にＳＴＩ構造で構成される。
そして、本実施の形態では、トランジスタ形成領域６４内にｐ型半導体ウェル領域７６に固定電圧を印加するための、ウェルコンタクト部となるウェルコンタクト用領域８８が形成される。ウェルコンタクト用領域８８の下の素子分離領域８５は、ｐ型半導体領域のみにて形成される。ウェルコンタクト用領域８８は、不純物拡散領域であるｐ型半導体領域で形成される。ウェルコンタクト用領域８８は、ｐ型半導体領域８３のみにて形成された素子分離領域８５の表面に、ｐ型半導体領域８３より高不純物濃度のｐ型半導体領域で形成される。ウェルコンタクト用領域８８は、素子分離領域を兼ねており、隣り合う共有単位の画素トランジスタ間に形成される。換言すれば、絶縁膜を有しない素子分離領域はウェルコンタクト部を兼ねる。ウェルコンタクト用領域８８は、導電性ビア８９を介して多層配線層９１の所要の配線９２に接続される。この配線９２から導電性ビア８９、ウェルコンタクト用領域８８を通じてｐ型半導体ウェル領域７６に所要の固定電圧が印加される。多層配線層９１は、層間絶縁膜９３を介して複数層の配線９２を配置して形成される（図１２参照）。
さらに、本実施の形態では、画素の対称性を改善するために、各共有単位内の各フォトダイオードＰＤの開口面積を制限するように、ダミー電極１０６を配置して構成される。このダミー電極１０６は、夫々のフォトダイオードＰＤにおいて、転送ゲート電極６５と同じもしくは、これに近い大きさ、形状に形成され、転送ゲート電極６５に対向する位置に配置される。図１０では、ダミー電極１０６が、水平方向に隣り合う転送ゲート電極６５［６５１〜６５４］との間に、垂直方向の線に対して４つの転送ゲート電極６５［６５１〜６５４］と線対称の位置に４つずつ配置される（図１０、図１３参照）。多層配線層９１上には、図示しないが、平坦化膜を介してオンチップカラーフルタ、オンチップマイクロレンズが形成される。
［固体撮像装置の製造方法例］
第２実施の形態に係る固体撮像装置１０５の製造方法は、第１実施の形態の図４の転送ゲート電極６５を形成するときに、同時にダミー電極１０６を形成する。その他の工程は第１実施の形態の固体撮像装置の製造方法で説明したと同様であるので、重複説明を省略する。
第２実施の形態に係る固体撮像装置１０５によれば、第１実施の形態と同様に、ウェルコンタクト用領域８８が、画素トランジスタ形成領域６４内、本例では隣り合う共有単位における、隣り合った画素トランジスタ間に形成される。これにより、ウェルコンタクト用領域８８がフォトダイオードＰＤに悪影響を与えることがなく、画素特性を向上することができる。トランジスタ形成領域６４にウェルコンタクト用領域８８が形成されて、絶縁膜を有しない素子分離領域が形成されるので、素子分離領域の絶縁膜の占有面積が減り、その分、暗電流や白点の発生を抑制でき、画素特性を向上することができる。ウェルコンタクト用領域８８を通じて半導体ウェル領域７６にウェル電位が与えられるので、有効画素領域内のウェル電位の安定化を図ることができる。
さらに、各フォトダイオードＰＤに隣接してダミー電極１０６が形成されるので、各画素における対称性が改善される。すなわち、フォトダイオードＰＤにおいて、本実施の形態では２方向からの光が転送ゲート電極６５とダミー電極１０６に邪魔されるので、図１７Ｂで示す１方向の光Ｌａが転送ゲート電極２に邪魔される参考例と比較して、光入射に対する対称性が改善される。従って、光入射に対する対称性が改善されるので、画素毎の感度差が低減しもしくは感度差を無くし、画素特性の更なる向上を図ることができる。
また、製造においては、ウェルコンタクト用領域８８を形成するためのイオン注入が、周辺回路部におけるｐチャネルトランジスタのソース／ドレイン領域を形成する際の、ｐ型不純物のイオン注入を兼ねている。従って、参考例に比べてイオン注入工程が減り、製造工程数を削減することができる。
＜４．第３実施の形態＞
［固体撮像装置の構成例］
図１４に、本発明に係る固体撮像装置の第３実施の形態を示す。本実施の形態は、ＣＭＯＳ固体撮像装置であって、４画素共有の固体撮像装置に適用した場合である。第３実施の形態に係る固体撮像装置１０８は、各フォトダイオードＰＤ［ＰＤ１〜ＰＤ４］の転送ゲート電極６５［６５１〜６５４］が配置される１つのコーナ部を除く他の３つのコーナ部にダミー電極１０６を配置して構成される。すなわち、ダミー電極１０６３つ配置される。その他の構成は、第２実施の形態で説明したと同様であるので、図１０と対応する部分には同一符号を付して重複説明を省略する。
第３実施の形態に係る固体撮像装置１０８によれば、ダミー電極１０６がフォトダイオードＰＤの転送ゲート電極６５を除く３つのコーナ部に配置されるので、第２実施の形態と比較して、更に各画素における対称性が改善される。すなわち、フォトダイオードＰＤに対して４つのーナー部方向からの光入射が同じ条件になり、フォトダイオードＰＤへの光入射に対する対称性が更に改善される。従って、画素毎の感度差が低減し、もしくは感度差をなくし、画素特性の更なる向上を図ることができる。
その他、第２実施の形態で説明したと同様の効果を奏する。
上述した第１、第２、第３実施の形態では、画素領域内の素子分離領域８２及び８５をｐ型半導体領域８３とその表面絶縁膜８４とにより構成したが、その他の素子分離領域の構成も採り得る。例えば、フォトダイオード形成領域６３の素子分離領域８２は不純物拡散領域であるｐ型半導体領域８３のみで構成し、トランジスタ形成領域６４を含む領域の素子分離領域８５はｐ型半導体領域８３とその表面絶縁膜８４とにより構成する。この場合、フォトダイオード形成領域６３内のｐ型半導体領域８３のみの素子分離領域８２上には、ゲート絶縁膜と同等の厚みの絶縁膜が延長して形成される。また、フォトダイオード形成領域６３の素子分離領域８２は不純物拡散領域であるｐ型半導体領域８３のみで構成し、トランジスタ形成領域６４を含む領域の素子分離領域８５はＳＴＩ構造で構成する。また、フォトダイオード形成領域６３及びトランジスタ形成領域６４の双方の素子分離領域８２及び８５共に、不純物拡散領域であるｐ型半導体領域８３のみで構成する。また、フォトダイオード形成領域６３内の素子分離領域８２はｐ型半導体領域８３とその表面上の絶縁膜８４を有して構成し、トランジスタ形成領域６４を含む領域の素子分離領域８５はＳＴＩ構造で構成することも可能である。さらには、フォトダイオード形成領域６３及びトランジスタ形成領域６４の素子分離領域８２及び８５共に、ＳＴＩ構造で構成することも可能である。
＜５．第４実施の形態＞
［固体撮像装置の構成例］
図１５に、本発明に係る固体撮像装置の第４実施の形態の概略構成を示す。本実施の形態は、ＣＭＯＳ固体撮像装置であって、単位画素を２次元アレイ状に配列した固体撮像装置に適用した場合である。第４実施の形態に係る固体撮像装置１１１は、光電変換部となる１つのフォトダイオードＰＤと複数の画素トランジスタとからなる単位画素が２次元アレイ状に配列された画素領域１１３と、周辺回路部（図示せず）とを有して構成される。画素トランジスタは、本例では転送トランジスタＴｒ１と、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３とからなる３トランジスタで構成される。
転送トランジスタＴｒ１は、例えばｎ型半導体領域によるフローティングディフージョン部ＦＤとフォトダイオードＰＤとの間にゲート絶縁膜を介して形成した転送ゲート電極１１４を有して構成される。リセットトランジスタＴｒ２は、一方がフローティングディフージョン部ＦＤとする一対のｎ型のソース／ドレイン領域１１５と、ゲート絶縁膜を介して形成したリセットゲート電極１１７を有して構成される。増幅トランジスタＴｒ３は、一対のｎ型のソース／ドレイン領域１１５及び１１６と、ゲート絶縁膜を介して形成された増幅ゲート電極１１８を有して構成される。
各画素間には素子分離領域１２１が形成される。素子分離領域１２１は、前述と同様に、ｐ型半導体領域とその上の絶縁膜とからなる素子分離領域で構成することができる。あるいは、素子分離領域１２１は、フォトダイオード間と、隣り合う画素トランジスタ間とに分けて、上述した他の構成例を採用することができる。
そして、本実施の形態では、隣り合う画素トランジスタの間、すなわち隣り合う画素の画素トランジスタＴｒ３及びＴｒ１との間に素子分離領域を兼ねるｐ型半導体領域によるウェルコンタクト用領域１２３が形成される。つまり、例えば素子分離領域１２１がｐ型半導体領域と絶縁膜で構成されたときには、素子分離領域１２１の一部が、絶縁膜の無いｐ型半導体領域とその上のｐ型ウェルコンタクト用領域とに置き換えられる。あるいは、
例えば素子分離領域１２１がＳＴＩ構造で構成されたときには、ＳＴＩ構造の素子分離領域１２２の一部が、素子分離領域を兼ねるｐ型のウェルコンタクト用領域に置き換えられる。
このｐ型のウェルコンタクト用領域１２３は、周辺回路部のＣＭＯＳトランジスタのうちのｐチャネルトランジスタにおけるｐ型のソース／ドレイン領域と同時に形成される。ｐ型ウェルコンタクト用領域１２３のイオン注入は、周辺回路部のｐ型不純物のイオン注入を兼ねて行われる。ウェルコンタクト用領域１２３は、図示しないが、導電性ビアを介して多層配線層の所要の配線に接続される。多層配線層上には平坦化膜を介してオンチップカラーフィルタ、オンチップマイクロレンズが積層形成される。
第４実施の形態に係る固体撮像装置の製造方法は、基本的に第１実施の形態で説明したと同様の工程で製造することができる。
第４実施の形態に係る固体撮像装置１１１によれば、ウェルコンタクト用領域１２３を隣り合う画素トランジスタの間に形成されるので、ウェルコンタクト用領域８８がフォトダイオードＰＤに悪影響を与えることがなく、画素特性を向上することができる。ウェルコンタクト部を兼ねる絶縁膜を有しない素子分離領域が形成されるので、素子分離領域の絶縁膜の占有面積が減り、その分、暗電流や白点の発生を抑制でき、画素特性を向上することができる。ウェルコンタクト用領域８８を通じて半導体ウェル領域７６にウェル電位が与えられるので、有効画素領域内のウェル電位の安定化を図ることができる。
また、製造においては、ウェルコンタクト用領域１２３のイオン注入は、周辺回路のｐ型不純物のイオン注入を兼ねて行われるので、イオン注入工程が減り、製造工程数を削減することができる。
第１、第２及び第３実施の形態では、画素の構成として４画素共有としたが、２画素共有、４画素共有以上の複数画素共有にも本発明は適用できる。
複数の画素トランジスタとしては、３画素トランジスタ、４画素トランジスタのいずれでも構成することができる。
上例では、信号電荷として電子を用い、第１導電型半導体をｐ型半導体とし、第２導電型半導体をｎ型半導体として構成したが、信号電荷として正孔を用いることもできる。その場合は、第１導電型半導体をｎ型半導体に、第２導電型半導体をｐ型半導体に置き換えて構成される。
＜６．第５実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、カメラ付き携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
図１８に、本発明に係る電子機器の一例としてカメラに適用した第５実施の形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ１３１は、固体撮像装置１３２と、固体撮像装置１３２の受光センサ部に入射光を導く光学系１３３と、シャッタ装置１３４を有する。さらに、カメラ１３１は、固体撮像装置１３２を駆動する駆動回路１３５と、固体撮像装置１３２の出力信号を処理する信号処理回路１３６を有する。
固体撮像装置１３２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）１３３は、被写体からの像光（入射光）を固体撮像装置１３２の撮像面上に結像させる。これにより、固体撮像装置１３２内に、一定期間信号電荷が蓄積される。光学系１３３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置１３４は、固体撮像装置１３２への光照射期間及び遮光期間を制御する。駆動回路１３５は、固体撮像装置１３２の転送動作及びシャッタ装置１３４のシャッタ動作を制御する駆動信号を供給する。駆動回路１３５から供給される駆動信号（タイミング信号）により、固体撮像装置１３２の信号転送を行う。信号処理回路１３６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
第５実施の形態に係る電子機器１３１によれば、固体撮像装置１３２において、ウェルコンタクト部がフォトダイオードＰＤに悪影響を与えることがないので、画素特性を向上することができる。また、暗電流、白点を抑制して画素特性を向上することができる。さらに画素の非対称性が改善され、すなわち画素の対称性が得られ、画素毎の感度差を低減もしくは無くし、更なる画素特性の向上を図ることができる。従って、高画質、高品質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
６１、１０５、１１１・・固体撮像装置、６２、１１３・・画素領域、ＰＤ、ＰＤ１〜ＰＤ４・・フォトダイオード、ＦＤ・・フローティングディフージョン部、６３・・フォトダイオード形成領域、６４・・トランジスタ形成領域、６５［６５１〜６５４］・・転送ゲート電極、Ｔｒ１１〜Ｔｒ１４、Ｔｒ２〜Ｔｒ４・・画素トランジスタ、８２・・素子分離領域、８５・・素子分離領域、８８・・ウェルコンタクト用領域、８９・・導電性ビア、１０６・・ダミー電極、１３１・・電子機器、１３２・・固体撮像装置、１３３・・光学系、１３４・・シャッタ装置、１３５・・駆動回路、１３６・・信号処理回路

Claims (5)

  1. 第１導電型の半導体ウェル領域と、
    前記半導体ウェル領域に形成された、光電変換部と画素トランジスタから成る複数の画素と、
    画素間及び画素内の素子分離領域と、を備え、
    前記画素トランジスタとして、少なくとも転送トランジスタ、増幅トランジスタ、及び、選択トランジスタを有し、
    少なくとも２個以上の前記光電変換部が、前記増幅トランジスタ及び前記選択トランジスタを共有し、
    前記画素は、前記光電変換部とフローティングディフュージョンとを含む前記転送トランジスタが並ぶ第１行、及び、前記増幅トランジスタと前記選択トランジスタとが並ぶ第２行からなる平面配置を有し、
    前記第２行に絶縁膜を有しない前記素子分離領域が設けられ、
    前記絶縁膜を有していない前記素子分離領域に、前記半導体ウェル領域に固定電圧を印加するためのウェルコンタクト部が設けられている
    固体撮像装置。
  2. 前記ウェルコンタクト部が、少なくとも、前記画素間及び前記画素内の前記素子分離領域を形成する不純物拡散領域に接続されている請求項１記載の固体撮像装置。
  3. 前記ウェルコンタクト部は、前記素子分離領域を形成する前記不純物拡散領域よりも高不純物濃度に形成されている請求項２記載の固体撮像装置。
  4. 周辺回路部のＣＭＯＳトランジスタの第１導電型のソース／ドレイン領域と同時工程で形成された第１導電型の前記ウェルコンタクト部を有する請求項１記載の固体撮像装置。
  5. 光学系と、
    固体撮像装置と、
    前記固体撮像装置の出力信号を処理する信号処理回路を備え、
    前記固体撮像装置は、
    第１導電型の半導体ウェル領域と、
    前記半導体ウェル領域に形成された、光電変換部と画素トランジスタから成る複数の画素と、
    画素間及び画素内の素子分離領域と、を含み、
    前記画素トランジスタとして、少なくとも転送トランジスタ、増幅トランジスタ、及び、選択トランジスタを有し、
    少なくとも２個以上の前記光電変換部が、前記増幅トランジスタ及び前記選択トランジスタを共有し、
    前記画素は、前記光電変換部とフローティングディフュージョンとを含む前記転送トランジスタが並ぶ第１行、及び、前記増幅トランジスタと前記選択トランジスタとが並ぶ第２行からなる平面配置を有し、
    前記第２行に絶縁膜を有しない前記素子分離領域が設けられ、
    前記絶縁膜を有していない前記素子分離領域に、前記半導体ウェル領域に固定電圧を印加するためのウェルコンタクト部が設けられている
    電子機器。
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