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JP6003291B2 - 固体撮像装置及び電子機器 - Google Patents

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Description

本開示は、固体撮像装置、及び、それを備える電子機器に関する。
従来、固体撮像装置として、フォトダイオード（光電変換素子）に蓄積した信号電荷を、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを介して読み出すＣＭＯＳ（Complementary MOS）イメージセンサが、近年、様々な用途で用いられている。ＣＭＯＳイメージセンサは、一般に、入射光を光電変換するフォトダイオードが形成された基板と、該基板上に形成された配線層とを有する。現在、ＣＭＯＳイメージセンサとして、基板の配線層側の表面から光が照射される表面照射型ＣＭＯＳイメージセンサが広く利用されている。また、最近では、フォトダイオードの感度を向上させるために、基板の配線層側とは反対側の表面（裏面）から光が照射される裏面照射型ＣＭＯＳイメージセンサも提案されている。
裏面照射型ＣＭＯＳイメージセンサでは、その構造上の特徴から、表面照射型ＣＭＯＳイメージセンサに比べて、画素部に設けられる例えば配線やトランジスタなどのレイアウト自由度が飛躍的に向上する。具体的に説明すると、表面照射型ＣＭＯＳイメージセンサでは、基板の配線層側から光が照射されるので、画素部の例えば配線やトランジスタなどにおいて入射光の反射、吸収、屈折、遮光等の現象が生じる。そのため、表面照射型ＣＭＯＳイメージセンサでは、例えば、フォトダイオードの感度が低下する、画素間に感度差が生じるなどの問題が生じる。それゆえ、表面照射型ＣＭＯＳイメージセンサでは、このような問題を解消するために、画素部において、フォトダイオード上に配線をできる限り配置しないようにレイアウトを工夫する必要がある。
一方、裏面照射型ＣＭＯＳイメージセンサでは、光が基板の裏面から照射されるので、画素部の例えば配線やトランジスタなどにおける入射光の反射、吸収、屈折等の影響を受け難い。さらに、裏面照射型ＣＭＯＳイメージセンサでは、光が基板の裏面から照射されるので、画素部の配線をフォトダイオード上に配置することも可能である。それゆえ、裏面照射型ＣＭＯＳイメージセンサでは、表面照射型ＣＭＯＳイメージセンサに比べて、レイアウト自由度が高くなる。
また、従来、ＣＭＯＳイメージセンサでは、画素サイズの微細化が進むにつれ、フォトダイオード開口率を最大化するために、画素を共有する技術が採用されることが多い。この画素共有技術では、複数の画素間でトランジスタを共有して、画素部におけるフォトダイオード以外の素子の占有面積を最小化することにより、フォトダイオードの面積を確保する。この画素共有技術を用いることにより、フォトダイオードの例えば飽和信号量や感度などの特性を改善することが可能になる。
そこで、従来、画素共有技術を適用したＣＭＯＳイメージセンサでは、様々な画素部のレイアウトが提案されている（例えば特許文献１〜４参照）。
特許文献１には、４つの画素を共有する表面照射型ＣＭＯＳイメージセンサが記載されている。特許文献１では、画素の縦の配列方向及び横の配列方向（以下、それぞれ縦方向及び横方向という）に２×２で配置された４つのフォトダイオードで構成された受光領域を２次元状に繰り返し配置する。そして、所定の第１の受光領域内の一方の対角方向に配置された２つの画素と、縦方向において第１の受光領域の一方の側に隣接する第２の受光領域内の一方の対角方向に配置された２つの画素とで一つの共有単位が構成される。
また、特許文献１のＣＭＯＳイメージセンサでは、縦方向において、第１の受光領域と第２の受光領域との間には、４つの画素で共有されるリセットトランジスタ及びコンタクトホールが配置される。そして、４つの画素で共有される増幅トランジスタ及び選択トランジスタは、第１受光領域と、第１の受光領域の第２の受光領域側とは反対側に隣接する受光領域との間に配置される。
特許文献２には、列方向に隣り合う複数の画素を共有する表面照射型ＣＭＯＳイメージセンサが記載されている。そして、特許文献２のＣＭＯＳイメージセンサでは、共有される複数の画素のうちの所定の画素のフォトダイオードの対角方向の一方の側に、リセットトランジスタが配置され、他方の側に、増幅トランジスタ及び選択トランジスタが配置される。
特許文献３には、縦方向及び横方向に２×２で配置された４つのフォトダイオードで構成された受光領域を２次元状に繰り返し配置した裏面照射型ＣＭＯＳイメージセンサが記載されている。そして、所定の第１の受光領域内の一方の対角方向に配置された２つの画素と、縦方向において第１の受光領域の一方の側に隣接する第２の受光領域内の一方の対角方向に配置された２つの画素とで一つの共有単位が構成される。また、特許文献３のＣＭＯＳイメージセンサでは、４つの画素で共有されるリセットトランジスタ、増幅トランジスタ及び選択トランジスタは、第１の受光領域と第２の受光領域との間に配置される。
特許文献４には、８つの画素を共有する裏面照射型ＣＭＯＳイメージセンサが記載されている。特許文献４のＣＭＯＳイメージセンサでは、４つのフォトダイオードが縦方向及び横方向に２×２で配置された第１受光部と、該第１受光部と同様の構成を有する第２受光部とで一つの共有単位が構成される。そして、第２受光部は、縦方向において第１受光部の一方の側に隣接して配置される。また、特許文献４のＣＭＯＳイメージセンサでは、８つの画素で共有される増幅トランジスタは、第１受光部と第２受光部との間に配置され、リセットトランジスタは、第１受光部と、第１受光部の第２受光部側とは反対側の受光部との間に配置される。
特開２０１０−１４７９６５号公報 特開２０１０−２１２２８８号公報 特開２００７−１１５９９４号公報 特開２０１１−０４９４４６号公報
上述のように、従来、ＣＭＯＳイメージセンサでは、様々な画素のレイアウト技術が提案されている。しかしながら、画素サイズを例えば１μｍ以下程度まで微細化すると、上述のような画素共有技術を用いても、例えばトランジスタ等のレイアウトに制限を受ける。
具体的には、画素サイズの微細化に伴い、フォトダイオードの開口率が最大となるように設計するために、その分、トランジスタの占有面積をさらに縮小（最小化）する必要がある。この場合、例えば、画素サイズやトランジスタのレイアウト手法によっては、共有画素内の複数のフォトダイオード間で例えば感度（出力）等の特性に、ばらつきが生じる可能性がある。
本開示は、上記問題を解消するためになされたものである。本開示の目的は、例えば画素サイズの微細化がさらに進行しても、複数のフォトダイオード間の例えば感度等の特性のばらつきを抑制することができる固体撮像装置、及び、それを備える電子機器を提供することである。
上記課題を解決するため、本開示の固体撮像装置は、複数の光電変換部と、フローティングディフュージョン部と、複数の転送部と、第１トランジスタ群と、第２トランジスタ群とを備える構成とし、各部の機能及び構成を次のようにする。フローティングディフュージョン部は、複数の光電変換部で共有され、複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換する。複数の転送部は、複数の光電変換部に対してそれぞれ設けられ、複数の光電変換部で生成された電荷をフローティングディフュージョン部にそれぞれ転送する。第１トランジスタ群は、フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する。そして、第２トランジスタ群は、フローティングディフュージョン部に電気的に接続され、第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、第１トランジスタ群とは別の領域に設けられる。
さらに、本開示の固体撮像装置は、以下の（１）〜（３）のいずれかの構成を採る。
（１）第１トランジスタ群及び前記第２トランジスタ群のそれぞれに増幅トランジスタが設けられ、第１トランジスタ群の増幅トランジスタと前記第２トランジスタ群の増幅トランジスタが並列接続され、第１トランジスタ群及び第２トランジスタ群のうちの一方のトランジスタ群のみに、リセットトランジスタが設けられている。
（２）第１トランジスタ群に１つの増幅トランジスタと１つの選択トランジスタが設けられ、第２トランジスタ群に２つのリセットトランジスタが設けられている。
（３）第１トランジスタ群に１つの増幅トランジスタが設けられ、第２トランジスタ群に１つのリセットトランジスタと１つの選択トランジスタが設けられている。
なお、本明細書でいう「第１のレイアウト構成と対称的な第２のレイアウト構成」の意味は、次の通りである。第１トランジスタ群及び第２トランジスタ群の形成面内で、両トランジスタ群間の中心を通りかつ両トランジスタ群間の配置方向と直交する方向に延在する直線に対して両者のレイアウト構成が互いに対称であるという意味である。
また、「レイアウト構成」とは、トランジスタのゲート及び／又はソース／ドレインのレイアウトパターンだけでなく、ゲート及び／又はソース／ドレインのサイズ（面積）も含む意味である。すなわち、本明細書では、第１トランジスタ群及び第２トランジスタ群間のゲート及びソース／ドレインの少なくとも一方のレイアウトパターン及び／又はサイズ（面積）が同じである場合には、両者のレイアウト構成が対称であるという。
また、本明細書でいうレイアウト構成が「対称」とは、第１トランジスタ群及び第２トランジスタ群間で、レイアウト構成が同一である場合だけでなく、略同一（「略対称」）の場合も含む意味である。より具体的には、本明細書でいう「対称」には、複数の光電変換部間における例えば感度等の特性のばらつきを抑制できる範囲内であれば、第１トランジスタ群及び第２トランジスタ群間で、レイアウト構成が互いに多少異なる場合も含まれる。特性のばらつきを抑制できる範囲内としては、例えば、感度のばらつき約０．１％以下等が挙げられる。
さらに、本明細書でいう「ゲート」は、トランジスタのゲートだけでなく、ダミーゲート（ダミー電極）も含む意味である。また、本明細書でいう「ソース／ドレイン」は、各トランジスタのソース領域又はドレイン領域だけでなく、互いに隣接する２つのトランジスタ間で共有されるソース領域又はドレイン領域も含まれる。さらに、「ソース／ドレイン」には、互いに隣接する２つのトランジスタ間で共有される領域であり、該領域が一方のトランジスタに対してはソースとして作用し、かつ、他方のトランジスタに対してはドレインとして作用するような領域も含まれる。
また、本開示の電子機器は、上記本開示の固体撮像装置と、固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える構成とする。
上述のように、本開示の固体撮像装置では、複数の光電変換部で共有する各種トランジスタを少なくとも２つのトランジスタ群に分けて配置する。そして、第１トランジスタ群内のゲート及びソース／ドレインの第１のレイアウト構成を、第２トランジスタ群内のゲート及びソース／ドレインの第２のレイアウト構成と対称的な構成にする。
本開示では、第１トランジスタ群のゲート及びソース／ドレインのレイアウト構成を、第２トランジスタ群のそれと対称的な構成にする。これにより、本開示によれば、複数の光電変換部間における例えば感度等の特性のばらつきを抑制することができる。
第１の実施形態に係る固体撮像装置の概略ブロック構成図である。 ４トランジスタ型の固体撮像装置における単位画素の等価回路図である。 ４トランジスタ型の固体撮像装置において、画素を共有した場合の共有画素単位部の等価回路図である。 第１の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 変形例１の共有画素単位部の概略レイアウト平面図である。 変形例２の共有画素単位部の概略レイアウト平面図である。 変形例３の共有画素単位部の概略レイアウト平面図である。 変形例４の共有画素単位部の概略レイアウト平面図である。 第２の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第３の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 ３トランジスタ型の固体撮像装置における単位画素の等価回路図である。 ３トランジスタ型の固体撮像装置において、画素を共有した場合の共有画素単位部の等価回路図である。 第４の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第５の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第６の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第７の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第７の実施形態に係る固体撮像装置における共有画素単位部の等価回路図である。 第７の実施形態に係る固体撮像装置における画素アレイ部の概略レイアウト平面図である。 第８の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第８の実施形態に係る固体撮像装置における共有画素単位部の等価回路図である。 第９の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第９の実施形態に係る固体撮像装置における共有画素単位部の等価回路図である。 第１０の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第１０の実施形態に係る固体撮像装置における共有画素単位部の等価回路図である。 第１１の実施形態に係る固体撮像装置における共有画素単位部の概略レイアウト平面図である。 第１２の実施形態に係る電子機器の概略ブロック構成図である。 第２トランジスタ群をリセットトランジスタのみとした場合の画素アレイ部の概略レイアウト平面図である。
以下、本開示の実施形態に係る固体撮像装置及び電子機器の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．第１の実施形態：４トランジスタ型の固体撮像装置（８画素共有）
２．第１の実施形態の各種変形例
３．第２の実施形態：４トランジスタ型の固体撮像装置（４画素共有）
４．第３の実施形態：４トランジスタ型の固体撮像装置（２画素共有）
５．第４の実施形態：３トランジスタ型の固体撮像装置（８画素共有）
６．第５の実施形態：３トランジスタ型の固体撮像装置（４画素共有）
７．第６の実施形態：３トランジスタ型の固体撮像装置（２画素共有）
８．第７の実施形態：４トランジスタ型の固体撮像装置（８画素共有）
９．第８の実施形態：４トランジスタ型の固体撮像装置（８画素共有）
１０．第９の実施形態：３トランジスタ型の固体撮像装置（８画素共有）
１１．第１０の実施形態：３トランジスタ型の固体撮像装置（８画素共有）
１２．第１１の実施形態：４トランジスタ型の固体撮像装置（４画素共有）
１３．第１２の実施形態：電子機器
＜１．第１の実施形態＞
まず、本開示の第１の実施形態に係る固体撮像装置の構成例を説明する前に、画素サイズを例えば１μｍ以下程度まで微細化した際に発生し得る問題をより具体的に説明する。上述した画素サイズの微細化に伴う問題は、レイアウト自由度の高い裏面照射型ＣＭＯＳイメージセンサに画素共有技術を適用した場合においても発生し得る。
裏面照射型ＣＭＯＳイメージセンサに画素共有技術を適用した場合、例えば、上記特許文献４で提案されているように、共有される各種ＭＯＳトランジスタを２つのトランジスタ群に分け、各トランジスタ群を別の領域に形成する場合がある。この場合、例えば、画素サイズ、ＭＯＳトランジスタのサイズ及び個数、レイアウト手法などの条件によっては、２つのトランジスタ群におけるゲート及び／又はソース／ドレインの占有面積が互いに異なる場合がある。すなわち、共有画素単位内の２つのトランジスタ群のレイアウト構成が互いに非対称になることがある。この場合、共有画素単位内の複数のフォトダイオード間において、出力差（感度差）が発生する可能性がある。この原因としては、例えば、次のような理由（１）及び／又は（２）が考えられる。
（１）裏面から照射される光のうち、ＭＯＳトランジスタの例えばポリシリコンで形成されたゲート付近を通過する光は、例えばゲート及びＳｉ間の界面やゲートの側壁などで反射及び／又は吸収される。それゆえ、周辺にＭＯＳトランジスタのゲートが配置されているフォトダイオードと、配置されていないフォトダイオードとの間で出力が異なり、両者の間に出力差が生じる。
（２）ＭＯＳトランジスタのソース及び／又はドレインに近いフォトダイオードの領域で光電変換されて発生した電子は、フォトダイオードのポテンシャルより比較的ポテンシャルの深いソース及び／又はドレインに移動しやすい。この場合、周辺にＭＯＳトランジスタのソース及び／又はドレインが配置されているフォトダイオードでは、電子が検出され難くなり、出力が小さくなる。それゆえ、周辺にＭＯＳトランジスタのソース及び／又はドレインが配置されているフォトダイオードと、配置されていないフォトダイオードとの間で出力が異なり、両者の間に出力差が生じる。
なお、表面照射型ＣＭＯＳイメージセンサでは、フォトダイオードの光入射側に配線層が設けられているので、入射光の反射及び／又は吸収は、主に、配線層で発生する。また、表面照射型ＣＭＯＳイメージセンサでは、一般に、ソース及び／又はドレインの領域は、配線層により遮光されるので、上記（２）の要因による複数のフォトダイオード間の出力差（感度差）の問題は発生し難い。すなわち、表面照射型ＣＭＯＳイメージセンサでは、２つのトランジスタ群間におけるレイアウト構成の非対称性に起因する上記問題は発生し難い。しかしながら、表面照射型ＣＭＯＳイメージセンサにおいても、フォトダイオードの光入射側に設けられた配線層のレイアウト形態によっては、２つのトランジスタ群間におけるレイアウト構成の非対称性に起因する上記問題が発生し得る。
そこで、以下に示す各種実施形態では、２つのトランジスタ群間におけるレイアウト構成の非対称性に起因する上記問題（複数のフォトダイオード間における感度のばらつき）の発生を抑制することが可能な固体撮像装置の構成例を説明する。
［固体撮像装置の全体構成］
次に、第１の実施形態に係る固体撮像装置の全体構成について、図面を参照しながら具体的に説明する。なお、本実施形態では、固体撮像装置として、４トランジスタ型の裏面照射型ＣＭＯＳイメージセンサを例に挙げ説明する。
図１に、第１の実施形態に係るＣＭＯＳイメージセンサの概略ブロック構成を示す。ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１と、垂直駆動部１０２と、カラム処理部１０３と、水平駆動部１０４と、システム制御部１０５とを備える。なお、画素アレイ部１０１、垂直駆動部１０２、カラム処理部１０３、水平駆動部１０４及びシステム制御部１０５は、図１には示さない一枚の半導体基板（チップ）上に形成される。
さらに、ＣＭＯＳイメージセンサ１００は、信号処理部１０８及びデータ格納部１０９を備える。なお、信号処理部１０８及びデータ格納部１０９は、ＣＭＯＳイメージセンサ１００とは別の基板に設けられた、例えばＤＳＰ(Digital Signal Processor)やソフトウェアにより処理を行う外部信号処理部で構成してもよい。また、信号処理部１０８及びデータ格納部１０９を、例えば画素アレイ部１０１等が形成される半導体基板と同じ半導体基板上に搭載してもよい。
画素アレイ部１０１は、行列状に２次元配置された複数の単位画素（以下、単に画素という）を備える。また、各画素には、入射光量に対応した電荷量の光電荷（以下、単に電荷という）を発生して内部に蓄積する光電変換素子（本実施形態ではフォトダイオード）が設けられる。なお、本実施形態では、複数の画素を共有する構成とするので、共有される複数の画素からなる共有単位部（以下、共有画素単位部という）を行列状に２次元配置して、画素アレイ部１０１が構成される。
画素アレイ部１０１は、さらに、行列状に２次元配置された共有画素単位部の行毎に、行方向（図１では左右方向）に沿って形成された画素駆動線１０６と、列毎に、列方向（図１では上下方向）に沿って形成された垂直信号線１０７とを備える。なお、各画素駆動線１０６は対応する行の共有画素単位部に接続され、各垂直信号線１０７は対応する列の共有画素単位部に接続される。
また、画素駆動線１０６の一端は、該画素駆動線１０６に対応する垂直駆動部１０２の行の出力端に接続され、垂直信号線１０７の一端は、該垂直信号線１０７に対応するカラム処理部１０３の列の入力端に接続される。なお、図１では、説明を簡略化するため、行毎の画素駆動線１０６を１本の信号線で示すが、後述のように、通常、画素を構成する複数のトランジスタをそれぞれ駆動する複数の信号線が行毎に設けられる。
垂直駆動部１０２は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、画素アレイ部１０１の各画素（共有画素単位部）に各種駆動信号を出力して、各画素を駆動し、各画素から信号を読み出す。
カラム処理部１０３は、画素アレイ部１０１の共有画素単位部の列毎に、選択行の共有画素単位部内の所定の画素から垂直信号線１０７を介して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１０３は、信号処理として少なくとも、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理等のノイズ除去処理を行う。カラム処理部１０３におけるＣＤＳ処理により、例えば、リセットノイズ、増幅トランジスタの閾値ばらつき等に起因する画素固有の固定パターンノイズを除去することができる。なお、上述したノイズ除去機能以外に、例えば、ＡＤ（Analog to Digital）変換機能をカラム処理部１０３に設けて、デジタル信号を出力する構成にしてもよい。
水平駆動部１０４は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、カラム処理部１０３の列毎に設けられた単位回路（不図示）を順次、選択走査する。この水平駆動部１０４の選択走査により、カラム処理部１０３の各単位回路で信号処理された画素信号は順次、信号処理部１０８に出力される。
システム制御部１０５は、ＣＭＯＳイメージセンサ１００の各種動作のタイミング信号を生成する例えばタイミングジェネレータ等により構成される。そして、システム制御部１０５で生成された各種タイミング信号は、垂直駆動部１０２、カラム処理部１０３及び水平駆動部１０４に供給され、これらのタイミング信号に基づいて各部が駆動制御される。
信号処理部１０８は、カラム処理部１０３から出力される画素信号に対して例えば加算処理等の各種信号処理を行う。また、データ格納部１０９は、信号処理部１０８で所定の信号処理を行う際に必要なデータを一時的に格納する。
［共有画素単位部の構成］
次に、本実施形態の画素アレイ部１０１内の共有画素単位部の構成を説明する。ただし、その前に、比較のため、４トランジスタ型のＣＭＯＳイメージセンサにおいて、画素共有技術を用いない場合の各画素の構成を説明する。図２に、画素共有技術を用いない場合の画素の等価回路を示す。
画素１０は、通常、一つのフォトダイオード１１（光電変換素子）と、該一つのフォトダイオード１１に対して設けられたＭＯＳトランジスタからなる各種能動素子と、フローティングディフュージョン領域１６（ＦＤ領域１６と記す）とを備える。図２に示す例では、画素１０は、各種能動素子として、転送トランジスタ１２、増幅トランジスタ１３、リセットトランジスタ１４及び選択トランジスタ１５を備える。なお、ここでは、各種トランジスタをキャリア極性がＮ型のＭＯＳトランジスタで構成した例を示す。
また、図２に示す例では、一つの画素１０に対して、行方向（図２では左右方向）に転送配線１７、リセット配線１８及び選択配線１９の３本の信号配線（画素駆動線１０６）を設け、列方向（図２では上下方向）に垂直信号線１０７を設ける。なお、図２には示さないが、画素１０には、画素境界部分及び黒レベル検出画素に、遮光膜として利用される２次元配線も設けられる。
フォトダイオード１１は、入射光を、入射光の光量に対応する量の電荷（ここでは電子）に変換する（光電変換する）。なお、フォトダイオード１１のアノードは接地される。
転送トランジスタ１２は、フォトダイオード１１のカソードと、ＦＤ領域１６との間に設けられる。転送トランジスタ１２は、そのゲートに垂直駆動部１０２から転送配線１７を介してハイレベルの信号が入力された際にオン状態となり、フォトダイオード１１で光電変換された電荷（電子）をＦＤ領域１６に転送する。なお、ＦＤ領域１６に転送された電荷は、ＦＤ領域１６において、電圧（電位）に変換される。
増幅トランジスタ１３のゲートは、ＦＤ領域１６に接続される。また、増幅トランジスタ１３のドレインは、電源電圧Ｖｄｄの供給端子に接続され、増幅トランジスタ１３のソースは、選択トランジスタ１５を介して垂直信号線１０７に接続される。増幅トランジスタ１３は、ＦＤ領域１６の電位（電圧信号）を増幅し、その増幅信号を光蓄積信号（画素信号）として選択トランジスタ１５に出力する。
リセットトランジスタ１４は、電源電圧Ｖｄｄの供給端子とＦＤ領域１６との間に設けられる。リセットトランジスタ１４は、そのゲートに垂直駆動部１０２からリセット配線１８を介してハイレベルの信号が入力された際にオン状態となり、ＦＤ領域１６の電位を電源電圧Ｖｄｄにリセットする。
選択トランジスタ１５は、増幅トランジスタ１３と垂直信号線１０７との間に設けられる。選択トランジスタ１５は、そのゲートに垂直駆動部１０２から選択配線１９を介してハイレベルの信号が入力された際にオン状態となり、増幅トランジスタ１３で増幅された電圧信号を垂直信号線１０７に出力する。すなわち、４トランジスタ型のＣＭＯＳイメージセンサ１００では、画素の選択及び非選択の切り替えは、選択トランジスタ１５により制御される。なお、垂直信号線１０７に出力された各画素の電圧信号は、カラム処理部１０３に転送される。
次に、４トランジスタ型のＣＭＯＳイメージセンサにおいて、画素共有技術を用いた場合の共有画素単位部の構成を説明する。図３に、画素アレイ部１０１内の共有画素単位部の等価回路を示す。なお、図３には、一つの共有画素単位部１１０で８つの画素を共有する例を示す。また、図３に示す共有画素単位部１１０において、図２に示す画素１０と同様の構成には、同じ符号を付して示す。
共有画素単位部１１０は、８つのフォトダイオード（第１フォトダイオード１１１〜第８フォトダイオード１１８）を備える。また、共有画素単位部１１０は、第１フォトダイオード１１１〜第８フォトダイオード１１８にそれぞれ対応して設けられた８つの転送トランジスタ（第１転送トランジスタ１２１〜第８転送トランジスタ１２８）を備える。さらに、共有画素単位部１１０は、８つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５及びＦＤ領域１６を備える。
増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５及びＦＤ領域１６は、図２で説明した画素１０の対応するそれらと同様に構成され、同様の機能を有する。また、第１フォトダイオード１１１〜第８フォトダイオード１１８のそれぞれは、図２で説明したフォトダイオード１１と同様に構成することができる。なお、各フォトダイオードのアノードは接地され、各フォトダイオードのカソードは対応する転送トランジスタのソースに接続される。
第１転送トランジスタ１２１〜第８転送トランジスタ１２８のそれぞれは、図２で説明した転送トランジスタ１２と同様に構成することができる。また、第１転送トランジスタ１２１〜第８転送トランジスタ１２８のゲートはそれぞれ、対応する８つの転送配線１７ａ〜１７ｈに接続される。さらに、各転送トランジスタは、対応するフォトダイオードとＦＤ領域１６との間に設けられ、各転送トランジスタのドレインは、ＦＤ領域１６に接続される。すなわち、本実施形態のように８つの画素を共有する場合、共有画素単位部１１０では、転送トランジスタ及びそれに対応するフォトダイオードからなる回路を８つ設け、該８つの回路をＦＤ領域１６及びグランド間に並列接続した構成となる。
［共有画素単位部のレイアウト］
（１）共有画素単位部全体のレイアウト
図４に、本実施形態のＣＭＯＳイメージセンサ１００（固体撮像装置）における共有画素単位部１１０のレイアウト構成の概略平面図を示す。なお、図４に示す共有画素単位部１１０のレイアウト構成において、図３に示す共有画素単位部１１０の等価回路内の構成と対応する構成には同じ符号を付して示す。
共有画素単位部１１０は、第１受光部２１と、第２受光部２２とを有する。第１受光部２１及び第２受光部２２は、共有画素単位部１１０内において、縦方向（図４中のＹ方向）に配列する。なお、後述するように、本実施形態では、８つの画素で共有されるＦＤ領域１６（フローティングディフュージョン部）は、各受光部にそれぞれ分けて設けられる（第１ＦＤ領域１６ａ及び第２ＦＤ領域１６ｂ）。
また、共有画素単位部１１０は、第１トランジスタ群３１と、第２トランジスタ群３２とを有する。すなわち、本実施形態では、８つの画素で共有する各種トランジスタを２つのトランジスタ群に分けて配置する。ただし、本実施形態では、第１トランジスタ群３１に増幅トランジスタ１３及び選択トランジスタ１５を配置し、第２トランジスタ群３２にリセットトランジスタ１４を配置する。
また、第１トランジスタ群３１は、図４に示すように、第１受光部２１と第２受光部２２との間に配置される。さらに、第２トランジスタ群３２は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３１の配置側とは反対側の領域に配置される。
なお、本実施形態では、各トランジスタ群は、横方向（図４中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。この際、本実施形態では、横方向における第１トランジスタ群３１の両端の位置が、それぞれ、第２トランジスタ群３２の両端の位置と略同じになるように、各トランジスタ群を配置する。
さらに、共有画素単位部１１０は、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂとを有する。図４には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群３１及び第２トランジスタ群３２は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。具体的には、本実施形態では、第１受光部２１及び第２受光部２２に対してそれぞれ、第１ウエルコンタクト２３ａ及び第２ウエルコンタクト２３ｂを設ける。
なお、第１ウエルコンタクト２３ａは、第１受光部２１の周辺領域において、第１受光部２１の横方向（図４中のＸ方向）の一方の側（図４では左側）の領域に配置され、かつ、第１ＦＤ領域１６ａ（第１受光部２１の中央）と対向する位置に配置される。また、第２ウエルコンタクト２３ｂは、第２受光部２２の周辺領域において、第２受光部２２の横方向の一方の側の領域に配置され、かつ、第２ＦＤ領域１６ｂ（第２受光部２２の中央）と対向する位置に配置される。ただし、各ウエルコンタクトの配置位置は、図４に示す例に限定されない。例えば、各ウエルコンタクトを、対応する受光部の周辺領域において、該受光部の横方向（図４中のＸ方向）の他方の側（図４では右側）の位置に配置し、かつ、対応するＦＤ領域（対応する受光部の中央）と対向する位置に配置してもよい。
また、共有画素単位部１１０内の上述した各部は、図３に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて電気的に接続される。そして、本実施形態では、図４に示すレイアウト構成の共有画素単位部１１０を行列状に２次元配置することにより画素アレイ部１０１を構成する。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部１１０内の各部のレイアウト構成について、図４を参照しながら説明する。
第１受光部２１は、縦方向（図４中のＹ方向）及び横方向（図４中のＸ方向）に２×２で配列された第１フォトダイオード１１１〜第４フォトダイオード１１４（光電変換部）と、第１転送トランジスタ１２１〜第４転送トランジスタ１２４（転送部）とを有する。また、第１受光部２１は、４つの画素で共有される、第１ＦＤ領域１６ａを有する。なお、図４では、説明を簡略化するため、第１転送トランジスタ１２１〜第４転送トランジスタ１２４の各ゲート（第１転送ゲート１２１ａ〜第４転送ゲート１２４ａ）のみを図示する。
本実施形態では、第１ＦＤ領域１６ａは、図４に示すように、２×２で配列された第１フォトダイオード１１１〜第４フォトダイオード１１４の形成領域の中央、すなわち、第１受光部２１の中央に配置される。また、第１転送ゲート１２１ａ〜第４転送ゲート１２４ａは、第１ＦＤ領域１６ａと第１フォトダイオード１１１〜第４フォトダイオード１１４との間にそれぞれ配置される。なお、この際、第１転送ゲート１２１ａ〜第４転送ゲート１２４ａは、それぞれ、第１フォトダイオード１１１〜第４フォトダイオード１１４に直結して配置される。
第２受光部２２は、縦方向及び横方向に２×２で配列された第５フォトダイオード１１５〜第８フォトダイオード１１８（光電変換部）と、第５転送トランジスタ１２５〜第８転送トランジスタ１２８（転送部）とを有する。また、第２受光部２２は、４つの画素で共有される、第２ＦＤ領域１６ｂを有する。なお、図４では、説明を簡略化するため、第５転送トランジスタ１２５〜第８転送トランジスタ１２８の各ゲート（第５転送ゲート１２５ａ〜第８転送ゲート１２８ａ）のみを図示する。
本実施形態では、第２ＦＤ領域１６ｂは、図４に示すように、２×２で配列された第５フォトダイオード１１５〜第８フォトダイオード１１８の形成領域の中央、すなわち、第２受光部２２の中央に配置される。なお、第２ＦＤ領域１６ｂは、図示しないコンタクト及び内部配線を介して、第１ＦＤ領域１６ａと電気的に接続される。また、第５転送ゲート１２５ａ〜第８転送ゲート１２８ａは、第２ＦＤ領域１６ｂと第５フォトダイオード１１５〜第８フォトダイオード１１８との間にそれぞれ配置される。なお、この際、第５転送ゲート１２５ａ〜第８転送ゲート１２８ａは、それぞれ、第５フォトダイオード１１５〜第８フォトダイオード１１８に直結して配置される。すなわち、第２受光部２２を構成する各部の配置形態は、第１受光部２１のそれと同様である。
第１トランジスタ群３１は、増幅トランジスタ１３のゲート１３ａ（以下、増幅ゲートという）と、選択トランジスタ１５のゲート１５ａ（以下、選択ゲートという）と、第１ソース／ドレイン３１ａ〜第３ソース／ドレイン３１ｃとを有する。そして、本実施形態では、横方向（図４中のＸ方向）に沿って、第１ソース／ドレイン３１ａ、増幅ゲート１３ａ、第２ソース／ドレイン３１ｂ、選択ゲート１５ａ及び第３ソース／ドレイン３１ｃをこの順で配置する。なお、この際、第３ソース／ドレイン３１ｃが、横方向において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。
第１トランジスタ群３１では、第１ソース／ドレイン３１ａ、増幅ゲート１３ａ及び第２ソース／ドレイン３１ｂで増幅トランジスタ１３が構成される。そして、第１ソース／ドレイン３１ａ及び第２ソース／ドレイン３１ｂは、それぞれ、増幅トランジスタ１３のドレイン及びソースとして作用する。また、第１トランジスタ群３１では、第２ソース／ドレイン３１ｂ、選択ゲート１５ａ及び第３ソース／ドレイン３１ｃで選択トランジスタ１５が構成される。そして、第２ソース／ドレイン３１ｂ及び第３ソース／ドレイン３１ｃは、それぞれ、選択トランジスタ１５のドレイン及びソースとして作用する。すなわち、第１トランジスタ群３１内では、第２ソース／ドレイン３１ｂは、増幅トランジスタ１３のソース及び選択トランジスタ１５のドレインとして共用される。
また、本実施形態のＣＭＯＳイメージセンサ１００では、より良好な特性を得るために、増幅ゲート１３ａの面積をより大きくすることが好ましいので、図４に示すように、増幅ゲート１３ａの面積を選択ゲート１５ａの面積より大きくする。具体的には、増幅ゲート１３ａの横方向（Ｘ方向）の延在長さを、選択ゲート１５ａのそれより長くする。
第２トランジスタ群３２は、２つのリセットトランジスタ１４で構成し、２つのリセットトランジスタ１４を横方向（図４中のＸ方向）に沿って配置する。すなわち、本実施形態のＣＭＯＳイメージセンサ１００では、共有画素単位部１１０内において、リセットトランジスタ１４を一つ追加する。
なお、この場合、第２トランジスタ群３２の形成領域にリセットトランジスタを一つ追加するための領域を確保する必要がある。しかしながら、本実施形態では、図４に示すように、ウエルコンタクトを、受光部の形成領域の周辺において、受光部の横方向（Ｘ方向）の一方の側（左側）の位置に配置し、トランジスタの周辺に配置しない。それゆえ、本実施形態の共有画素単位部１１０のレイアウト構成では、第２トランジスタ群３２の形成領域内にリセットトランジスタを一つ追加するための領域を効率よく確保することができる。
また、第２トランジスタ群３２は、第１のリセットトランジスタのゲート１４ａ（以下、第１リセットゲートという）と、第２のリセットトランジスタのゲート１４ｂ（以下、第２リセットゲートという）とを有する。さらに、第２トランジスタ群３２は、第４ソース／ドレイン３２ａ〜第６ソース／ドレイン３２ｃを有する。
そして、本実施形態では、横方向（図４中のＸ方向）に沿って、第４ソース／ドレイン３２ａ、第１リセットゲート１４ａ、第５ソース／ドレイン３２ｂ、第２リセットゲート１４ｂ及び第６ソース／ドレイン３２ｃをこの順で配置する。なお、この際、第６ソース／ドレイン３２ｃが、横方向において、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、第１リセットゲート１４ａ及び第２リセットゲート１４ｂが、第２受光部２２を間に挟んで、それぞれ増幅ゲート１３ａ及び選択ゲート１５ａと略対向する位置に配置される。
第２トランジスタ群３２では、第４ソース／ドレイン３２ａ、第１リセットゲート１４ａ及び第５ソース／ドレイン３２ｂで第１のリセットトランジスタが構成される。また、第２トランジスタ群３２では、第５ソース／ドレイン３２ｂ、第２リセットゲート１４ｂ及び第６ソース／ドレイン３２ｃで第２のリセットトランジスタが構成される。
なお、本実施形態では、２つのリセットトランジスタを電源電圧Ｖｄｄ及びＦＤ領域１６間において並列接続する。それゆえ、第２トランジスタ群３２では、第５ソース／ドレイン３２ｂが２つのリセットトランジスタのソース又はドレインとして共用される。そして、第５ソース／ドレイン３２ｂを２つのリセットトランジスタのソースとして用いた場合には、第４ソース／ドレイン３２ａ及び第６ソース／ドレイン３２ｃは、ドレインとして作用する。逆に、第５ソース／ドレイン３２ｂを２つのリセットトランジスタのドレインとして用いた場合には、第４ソース／ドレイン３２ａ及び第６ソース／ドレイン３２ｃは、ソースとして作用する。
そして、本実施形態では、第１リセットゲート１４ａの面積を、第２リセットゲート１４ｂの面積と同一とする。また、本実施形態では、各リセットゲートの面積を、増幅ゲート１３ａの面積より小さくする。ただし、この際、増幅ゲート１３ａの面積と選択ゲート１５ａの面積との総和が、第１リセットゲート１４ａの面積と第２リセットゲート１４ｂの面積との総和と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。すなわち、第１トランジスタ群３１におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群３２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、第１トランジスタ群３１のレイアウト構成（第１のレイアウト構成：ゲート及びソース／ドレインのパターン及びサイズ）が、第２トランジスタ群３２のレイアウト構成（第２のレイアウト構成）と略対称となる。より詳細には、図４に示すように、第１トランジスタ群３１及び第２トランジスタ群３２間の中心を通りかつ両トランジスタ群間の配置方向（Ｙ方向）と直交する方向（Ｘ方向）に延在する直線Ｌ１に対して両トランジスタ群のレイアウト構成が互いに略対称になる。
それゆえ、本実施形態のＣＭＯＳイメージセンサ１００では、第１トランジスタ群３１及び第２トランジスタ群３２間のレイアウ構成の非対称性により発生する上記問題を解消することができる。具体的には、各種トランジスタのゲート及び／又は各種ソース／ドレインの各フォトダイオードの出力（感度）への影響を、共有する複数のフォトダイオード間で略均一にすることができる。その結果、本実施形態の第１トランジスタ群３１及び第２トランジスタ群３２のレイアウト構成では、共有画素単位部１１０内の８つのフォトダイオード間における例えば感度（出力）等の特性のばらつきを抑制することができる。
なお、第１トランジスタ群のレイアウト構成と第２トランジスタ群のそれとの対称性を向上させる手法として、例えば、本実施形態の手法以外では、大きいサイズのトランジスタ群を小さいサイズのトランジスタ群に合わせて縮小する手法も考えられる。しかしながら、この手法では、画素を微細化する必要がある場合には、例えば、トランジスタの特性が悪化したり、プロセス加工が困難になったりするという問題が発生する。それに対して、本実施形態では、ゲート及びソース／ドレインの占有面積（サイズ）の小さいトランジスタ群において、トランジスタを追加して該占有面積を増加し、その占有面積を大きなサイズのトランジスタ群の占有面積を合わせる。それゆえ、本実施形態では、上記縮小手法で発生し得る問題も解消することができる。
また、本実施形態のように、２つのトランジスタ群間のレイアウト構成の対称性を向上させても、各トランジスタ群に接続される内部配線のレイアウトを非対称（例えば内部配線の間隔を不均一）にした場合、配線間容量にばらつきが生じる可能性もある。特に、転送ゲートに対して配線間容量にばらつきがあると、共有画素単位部内の複数のフォトダイオード間で飽和信号量にばらつきが発生する可能性もある。それゆえ、本実施形態では、各トランジスタ群に接続される内部配線のレイアウトも対称（例えば内部配線の間隔を均一）にすることが好ましい。
本実施形態では、第２トランジスタ群３２に設けた２つのリセットトランジスタを両方ともトランジスタとして作用させる例を説明したが、本開示はこれに限定されない。例えば、一方のリセットトランジスタの構成をトランジスタとして機能させない（作用しない）構成にしてもよい。この際、一方のリセットトランジスタをトランジスタとして機能させないようにする手法としては、例えば、該リセットトランジスタにコンタクトや配線などを接続しない手法（電気的に接続しない手法）、ゲートに駆動信号を与えない手法等を用いることができる。また、一方のリセットトランジスタをトランジスタとして機能させないようにする手法として、所定の定電圧をゲートに印加し、該リセットトランジスタを常時ＯＦＦ状態にする手法を用いてもよい。
また、上記実施形態では、第１トランジスタ群３１に、増幅トランジスタ１３及び選択トランジスタ１５を設け、第２トランジスタ群３２にリセットトランジスタ１４を設ける例を説明したが、本開示はこれに限定されない。各トランジスタ群に設けるトランジスタの種類（機能）の振り分けは、任意に設定することができる。例えば、第１トランジスタ群３１に、増幅トランジスタ１３及びリセットトランジスタ１４を設け、第２トランジスタ群３２に選択トランジスタ１５を設けてもよい。ただし、一つの種類のトランジスタのみを配置するトランジスタ群では、図４と同様に、該トランジスタを一つ追加して、２つのトランジスタ群のレイアウト構成が互いに略対称となるように構成する。
＜２．第１の実施形態の各種変形例＞
本開示に係る共有画素単位部のレイアウト構成は、上記第１の実施形態（図４）で説明した構成例に限定されず、様々な変形例が考えられる。ここでは、上記第１の実施形態の共有画素単位部１１０のレイアウト構成の各種変形例を説明する。
［変形例１］
上記第１の実施形態では、共有する３つのトランジスタのうち、一種類のトランジスタ（リセットトランジスタ）を追加する例を説明したが、本開示はこれに限定されない。複数種のトランジスタにおいて、二種類以上のトランジスタを追加してもよい。変形例１では、その一構成例をして、共有する増幅トランジスタ１３、リセットトランジスタ１４及び選択トランジスタ１５をそれぞれ一つずつ追加する例（合計３つのトランジスタを追加する例）を説明する。
図５に、変形例１のＣＭＯＳイメージセンサにおける共有画素単位部のレイアウト構成の概略平面図を示す。なお、図５に示す変形例１の共有画素単位部１２０において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には同じ符号を付して示す。
共有画素単位部１２０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群３３と、第２トランジスタ群３４とで構成される。
図５と図４との比較から明らかなように、この例の共有画素単位部１２０は、上記第１の実施形態の共有画素単位部１１０において、第１トランジスタ群及び第２トランジスタ群の構成を変えたものである。この例における第１トランジスタ群３３及び第２トランジスタ群３４以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、第１トランジスタ群３３及び第２トランジスタ群３４の構成についてのみ説明する。
第１トランジスタ群３３は、図５に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３４は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３３の配置側とは反対側の領域に配置される。
なお、この例においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図５中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。また、この際、この例では、横方向における第１トランジスタ群３３の両端の位置が、それぞれ第２トランジスタ群３４の両端の位置と略同じになるように、各トランジスタ群を配置する。
第１トランジスタ群３３は、図５に示すように、第１の増幅トランジスタの第１増幅ゲート１３ｃと、第１のリセットトランジスタの第１リセットゲート１４ｃと、第１の選択トランジスタの第１選択ゲート１５ｃとを有する。また、第１トランジスタ群３３は、第１ソース／ドレイン３３ａ〜第４ソース／ドレイン３３ｄを有する。そして、第１ソース／ドレイン３３ａ、第１リセットゲート１４ｃ、第２ソース／ドレイン３３ｂ、第１増幅ゲート１３ｃ、第３ソース／ドレイン３３ｃ、第１選択ゲート１５ｃ及び第４ソース／ドレイン３３ｄは、横方向（Ｘ方向）に沿って、この順で配置される。なお、この際、第４ソース／ドレイン３３ｄが、横方向（Ｘ方向）において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。
また、この例では、図５に示すように、上記第１の実施形態と同様に、第１増幅ゲート１３ｃの面積を第１リセットゲート１４ｃ及び第１選択ゲート１５ｃの面積より大きくする。具体的には、第１増幅ゲート１３ｃの横方向（Ｘ方向）の延在長さを、第１リセットゲート１４ｃ及び第１選択ゲート１５ｃのそれより長くする。さらに、この例では、横方向（Ｘ方向）において、第１リセットゲート１４ｃ及び第１選択ゲート１５ｃを、第１増幅ゲート１３ｃに対して略対称的な位置に配置する。
この例の第１トランジスタ群３３では、第１ソース／ドレイン３３ａ、第１リセットゲート１４ｃ及び第２ソース／ドレイン３３ｂで第１のリセットトランジスタが構成される。そして、第１ソース／ドレイン３３ａ及び第２ソース／ドレイン３３ｂは、それぞれ、第１のリセットトランジスタのソース及びドレインとして作用する。
また、第１トランジスタ群３３では、第２ソース／ドレイン３３ｂ、第１増幅ゲート１３ｃ及び第３ソース／ドレイン３３ｃで第１の増幅トランジスタが構成される。そして、第２ソース／ドレイン３３ｂ及び第３ソース／ドレイン３３ｃは、それぞれ、第１の増幅トランジスタのドレイン及びソースとして作用する。すなわち、第１トランジスタ群３３内では、第２ソース／ドレイン３３ｂは、第１のリセットトランジスタのドレイン及び第１の増幅トランジスタのドレインとして共用される。なお、この場合、第２ソース／ドレイン３３ｂは、電源電圧Ｖｄｄの供給端子に接続される。
さらに、第１トランジスタ群３３では、第３ソース／ドレイン３３ｃ、第１選択ゲート１５ｃ及び第４ソース／ドレイン３３ｄで第１の選択トランジスタが構成される。そして、第３ソース／ドレイン３３ｃ及び第４ソース／ドレイン３３ｄは、それぞれ、第１の選択トランジスタのドレイン及びソースとして作用する。すなわち、第１トランジスタ群３３内では、第３ソース／ドレイン３３ｃは、第１の増幅トランジスタのソース及び第２の選択トランジスタのドレインとして共用される。
一方、第２トランジスタ群３４は、図５に示すように、第２の増幅トランジスタの第２増幅ゲート１３ｄと、第２のリセットトランジスタの第２リセットゲート１４ｄと、第２の選択トランジスタの第２選択ゲート１５ｄとを有する。また、第２トランジスタ群３４は、第５ソース／ドレイン３４ａ〜第８ソース／ドレイン３４ｄを有する。そして、第５ソース／ドレイン３４ａ、第２リセットゲート１４ｄ、第６ソース／ドレイン３４ｂ、第２増幅ゲート１３ｄ、第７ソース／ドレイン３４ｃ、第２選択ゲート１５ｄ及び第８ソース／ドレイン３４ｄは、横方向（Ｘ方向）に沿って、この順で配置される。なお、この際、第８ソース／ドレイン３４ｄが、横方向（Ｘ方向）において、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。
なお、この例では、第２トランジスタ群３４の第２増幅ゲート１３ｄ、第２リセットゲート１４ｄ及び第２選択ゲート１５ｄを、それぞれ、第１トランジスタ群３３の第１増幅ゲート１３ｃ、第１リセットゲート１４ｃ及び第１選択ゲート１５ｃと同様に構成する。また、この例では、第２トランジスタ群３４の第５ソース／ドレイン３４ａ〜第８ソース／ドレイン３４ｄを、それぞれ、第１トランジスタ群３３の第１ソース／ドレイン３３ａ〜第４ソース／ドレイン３３ｄと同様に構成する。すなわち、この例では、第２トランジスタ群３４の各種ゲート及び各種ソース／ドレインのレイアウトパターン及びサイズ（面積）は、第１トランジスタ群３３のそれと同じになる。
なお、この例の共有画素単位部１２０では、図３に示す等価回路が得られるように、第１トランジスタ群３３内の各種ゲート及び各種ソース／ドレインと、第２トランジスタ群３４内のそれらとを図示しないコンタクト及び内部配線を用いて電気的に接続する。この際、第１トランジスタ群３３内の第１の増幅トランジスタと、第２トランジスタ群３４内の第２の増幅トランジスタとを、コンタクト及び内部配線（不図示）を介して並列接続する。また、第１トランジスタ群３３内の第１のリセットトランジスタと、第２トランジスタ群３４内の第２のリセットトランジスタとを、コンタクト及び内部配線（不図示）を介して並列接続する。さらに、第１トランジスタ群３３内の第１の選択トランジスタと、第２トランジスタ群３４内の第２の選択トランジスタとを、コンタクト及び内部配線（不図示）を介して並列接続する。
上述のようにして各トランジスタ群を構成した場合、この例においても、共有画素単位部１２０内において、第１トランジスタ群３３のレイアウト構成が第２トランジスタ群３４のそれと対称となる。ただし、この例では、第１トランジスタ群３３の各種ゲート及び各種ソース／ドレインのサイズ（占有面積）だけでなく、レイアウトパターンも、第２トランジスタ群３４のそれと同じになる。それゆえ、この例のＣＭＯＳイメージセンサにおいても、第１トランジスタ群３３及び第２トランジスタ群３４間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、この例においても、同じ機能を有する２つのトランジスタのうち、一方のトランジスタをトランジスタとして機能させないように構成してもよい。
また、この例では、第１トランジスタ群３３の第２ソース／ドレイン３３ｂ及び第２トランジスタ群３４の第６ソース／ドレイン３４ｂを電源電圧Ｖｄｄの供給端子に接続して、増幅トランジスタ１３及びリセットトランジスタ１４間で共用する例を説明した。しかしながら、本開示はこれに限定されない。第２ソース／ドレイン３３ｂ及び第６ソース／ドレイン３４ｂを増幅トランジスタ１３及びリセットトランジスタ１４間で共用しない場合には、これらのソース／ドレインを２つに分割してもよい。この場合、分割された２つのソース／ドレインのうち、増幅ゲート側のソース／ドレインを増幅トランジスタ１３のドレインとして用い、リセットゲート側のソース／ドレインをリセットトランジスタ１４のソースとして用いてもよい。
［変形例２］
上述のように、２つのトランジスタ群間のレイアウト構成の非対称性により発生する問題の要因としては２つの要因（ゲートの影響及びソース／ドレインの影響）が考えられる。上記第１の実施形態では、この２つの要因による影響を、複数のフォトダイオード間で均一にすることができる構成であるが、本開示はこれに限定されず、２つの要因のうち、一方の要因による影響を、複数のフォトダイオード間で均一にする構成にしてもよい。変形例２では、フォトダイオードの出力特性（感度特性）に対するゲートの影響を、複数のフォトダイオード間で均一にする構成例を説明する。
図６に、変形例２のＣＭＯＳイメージセンサにおける共有画素単位部のレイアウト構成の概略平面図を示す。なお、図６に示す変形例２の共有画素単位部１３０において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には同じ符号を付して示す。
共有画素単位部１３０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群３１と、第２トランジスタ群３５とで構成される。
図６と図４との比較から明らかなように、この例の共有画素単位部１３０は、上記第１の実施形態の共有画素単位部１１０において、第２トランジスタ群の構成を変えたものである。この例における第２トランジスタ群３５以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、第２トランジスタ群３５の構成についてのみ説明する。
第２トランジスタ群３５は、図６に示すように、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３１の配置側とは反対側の領域に配置される。また、第２トランジスタ群３５は、リセットトランジスタ１４のリセットゲート１４ｅと、ダミーゲート３５ａと、第４ソース／ドレイン３５ｂと、第５ソース／ドレイン３５ｃとを有する。
そして、この例では、図６に示すように、第４ソース／ドレイン３５ｂ、リセットゲート１４ｅ、第５ソース／ドレイン３５ｃ及びダミーゲート３５ａは、横方向（Ｘ方向）に沿って、この順で配置される。この際、ダミーゲート３５ａが、横方向において、第５ソース／ドレイン３５ｃと所定距離だけ離れて配置され、かつ、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、リセットゲート１４ｅ及びダミーゲート３５ａは、第２受光部２２を間に挟んで、それぞれ第１トランジスタ群３１の増幅ゲート１３ａ及び選択ゲート１５ａと略対向する位置に配置される。
なお、第２トランジスタ群３５では、第４ソース／ドレイン３５ｂ、リセットゲート１４ｅ及び第５ソース／ドレイン３５ｃでリセットトランジスタ１４が構成される。そして、第４ソース／ドレイン３５ｂがリセットトランジスタ１４のソース及びドレインの一方として作用し、第５ソース／ドレイン３５ｃがリセットトランジスタ１４のソース及びドレインの他方として作用する。
また、この例の共有画素単位部１３０では、図３に示す等価回路が得られるように、第１トランジスタ群３１内の各種ゲート及び各種ソース／ドレインと、第２トランジスタ群３５内のそれらとを図示しないコンタクト及び内部配線を用いて電気的に接続する。ただし、この例では、ダミーゲート３５ａには内部配線を接続せず、電気的に浮いた状態にする。
そして、この例では、ダミーゲート３５ａの面積をリセットゲート１４ｅの面積と同程度とする。さらに、この例では、第１トランジスタ群３１内の各種ゲートの面積の総和と、第２トランジスタ群３５内の各種ゲートの面積の総和とが略同じになるように、ダミーゲート３５ａ及びリセットゲート１４ｅの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、第１トランジスタ群３１におけるゲートの占有面積と、第２トランジスタ群３５におけるゲートの占有面積とが略対称となる。すなわち、この例においても、共有画素単位部１３０内において、第１トランジスタ群３１のレイアウト構成が第２トランジスタ群３５のそれと略対称となる。
この場合、ゲート付近に光が照射された際にゲートで発生する光の吸収及び／又は反射によるフォトダイオードの出力特性への影響を、共有する複数のフォトダイオード間で均一にすることができる。それゆえ、この例のＣＭＯＳイメージセンサにおいても、第１トランジスタ群３１及び第２トランジスタ群３５間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
［変形例３］
変形例３では、フォトダイオードの出力特性（感度特性）に対するソース／ドレインの影響を、複数のフォトダイオード間で均一にする構成例を説明する。
図７に、変形例３のＣＭＯＳイメージセンサにおける共有画素単位部のレイアウト構成の概略平面図を示す。なお、図７に示す変形例３の共有画素単位部１４０において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には同じ符号を付して示す。
共有画素単位部１４０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群３１と、第２トランジスタ群３６とで構成される。
図７と図４との比較から明らかなように、この例の共有画素単位部１４０は、上記第１の実施形態の共有画素単位部１１０において、第２トランジスタ群の構成を変えたものである。この例における第２トランジスタ群３６以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、第２トランジスタ群３６の構成についてのみ説明する。
第２トランジスタ群３６は、図７に示すように、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３１の配置側とは反対側の領域に配置される。また、各トランジスタ群は、横方向（Ｘ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。そして、横方向における第２トランジスタ群３６の両端の位置が、それぞれ第１トランジスタ群３１の両端の位置と略同じになるように、各トランジスタ群を配置する。
また、第２トランジスタ群３６は、リセットトランジスタ１４のリセットゲート１４ｆと、第４ソース／ドレイン３６ａと、第５ソース／ドレイン３６ｂとを有する。そして、第４ソース／ドレイン３６ａ、リセットゲート１４ｆ及び第５ソース／ドレイン３６ｂは、横方向（図７中のＸ方向）に沿って、この順で配置される。この際、第５ソース／ドレイン３６ｂは、図７に示すように、横方向において、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、リセットゲート１４ｆは、縦方向（Ｙ方向）において、第８フォトダイオード１１８と略対向する領域に配置される。
なお、第２トランジスタ群３６では、第４ソース／ドレイン３６ａ、リセットゲート１４ｆ及び第５ソース／ドレイン３６ｂでリセットトランジスタ１４が構成される。そして、第４ソース／ドレイン３６ａがリセットトランジスタ１４のソース及びドレインの一方として作用し、第５ソース／ドレイン３６ｂがリセットトランジスタ１４のソース及びドレインの他方として作用する。
また、この例の共有画素単位部１４０では、図３に示す等価回路が得られるように、第１トランジスタ群３１内の各種ゲート及び各種ソース／ドレインと、第２トランジスタ群３６内のそれらとを図示しないコンタクト及び内部配線を用いて電気的に接続する。
そして、この例では、第５ソース／ドレイン３６ｂを、リセットゲート１４ｆの第４ソース／ドレイン３６ａ側とは反対側の端部から第２受光部２２の第２ウエルコンタクト２３ｂ側の端部位置付近まで、横方向（図７中のＸ方向）に沿って延在して形成する。すなわち、この例では、縦方向（Ｙ方向）において、第７フォトダイオード１１７と対向する第２トランジスタ群３５内のトランジスタが形成されない領域には、ソース／ドレインのみを形成する。
上述のようにして各トランジスタ群を構成した場合、第１トランジスタ群３１のソース／ドレインのレイアウトパターンと、第２トランジスタ群３６のソース／ドレインのレイアウトパターンとが略対称となる。すなわち、この例においても、共有画素単位部１４０内において、第１トランジスタ群３１のレイアウト構成が第２トランジスタ群３６のそれと略対称となる。
この場合、ソース／ドレインによるフォトダイオードの出力特性（感度特性）への影響を、共有する複数のフォトダイオード間で均一にすることができる。それゆえ、この例のＣＭＯＳイメージセンサにおいても、第１トランジスタ群３１及び第２トランジスタ群３６間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
［変形例４］
上記第１の実施形態では、リセットトランジスタを一つ追加することにより、第１トランジスタ群のレイアウト構成と第２トランジスタ群のそれとの対称性を向上させる例を説明したが、本開示はこれに限定されない。トランジスタを追加せずに、第１トランジスタ群のレイアウト構成と第２トランジスタ群のそれとの対称性を向上させる構成にしてもよい。変形例４では、その一例を説明する。
図８に、変形例４のＣＭＯＳイメージセンサにおける共有画素単位部のレイアウト構成の概略平面図を示す。なお、図８に示す変形例４の共有画素単位部１５０において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には同じ符号を付して示す。
共有画素単位部１５０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群３７と、第２トランジスタ群３８とで構成される。
図８と図４との比較から明らかなように、この例の共有画素単位部１５０は、上記第１の実施形態の共有画素単位部１１０において、第１トランジスタ群及び第２トランジスタ群の構成を変えたものである。この例における第１トランジスタ群３７及び第２トランジスタ群３８以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、第１トランジスタ群３７及び第２トランジスタ群３８の構成についてのみ説明する。
第１トランジスタ群３７は、図８に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３８は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３７の配置側とは反対側の領域に配置される。また、各トランジスタ群は、横方向（Ｘ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。そして、横方向における第１トランジスタ群３７の両端の位置が、それぞれ第２トランジスタ群３８の両端の位置と略同じになるように、各トランジスタ群を配置する。
また、第１トランジスタ群３７は、増幅トランジスタ１３の増幅ゲート１３ｇと、第１ソース／ドレイン３７ａと、第２ソース／ドレイン３７ｂとを有する。そして、第１ソース／ドレイン３７ａ、増幅ゲート１３ｇ及び第２ソース／ドレイン３７ｂは、横方向（図８中のＸ方向）に沿って、この順で配置される。なお、この際、第２ソース／ドレイン３７ｂが、横方向（図８中のＸ方向）において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この例では、図８に示すように、増幅ゲート１３ｇを第１トランジスタ群３７の形成領域の略中央に配置する。
この例では、第１ソース／ドレイン３７ａ、増幅ゲート１３ｇ及び第２ソース／ドレイン３７ｂで増幅トランジスタ１３が構成される。そして、第１ソース／ドレイン３７ａ及び第２ソース／ドレイン３７ｂの一方が、増幅トランジスタ１３のソースとして作用し、他方がドレインとして作用する。
第２トランジスタ群３８は、リセットトランジスタ１４のリセットゲート１４ｇと、選択トランジスタ１５の選択ゲート１５ｇと、第３ソース／ドレイン３８ａ〜第６ソース／ドレイン３８ｄとを有する。そして、第３ソース／ドレイン３８ａ、リセットゲート１４ｇ、第４ソース／ドレイン３８ｂ、第５ソース／ドレイン３８ｃ、選択ゲート１５ｇ及び第６ソース／ドレイン３８ｄは、横方向（図８中のＸ方向）に沿って、この順で配置される。
なお、この際、第４ソース／ドレイン３８ｂは、図８に示すように、第５ソース／ドレイン３８ｃと所定間隔離して配置される。また、この例では、第６ソース／ドレイン３８ｄが、横方向（Ｘ方向）において、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。さらに、この例では、リセットゲート１４ｇ及び選択ゲート１５ｇは、縦方向（Ｙ方向）において、それぞれ第８フォトダイオード１１８及び第７フォトダイオード１１７と略対向する位置に配置される。
第２トランジスタ群３８では、第３ソース／ドレイン３８ａ、リセットゲート１４ｇ及び第４ソース／ドレイン３８ｂでリセットトランジスタ１４が構成される。そして、第３ソース／ドレイン３８ａ及び第４ソース／ドレイン３８ｂの一方が、リセットトランジスタ１４のソースとして作用し、他方がドレインとして作用する。また、第２トランジスタ群３８では、第５ソース／ドレイン３８ｃ、選択ゲート１５ｇ及び第６ソース／ドレイン３８ｄで選択トランジスタ１５が構成される。そして、第５ソース／ドレイン３８ｃ及び第６ソース／ドレイン３８ｄの一方が、選択トランジスタ１５のソースとして作用し、他方がドレインとして作用する。また、この例では、リセットゲート１４ｇの面積を選択ゲート１５ｇの面積と同程度とする。
そして、この例では、増幅ゲート１３ｇの面積を、第２トランジスタ群３８内の各ゲート（リセットゲート１４ｇ，選択ゲート１５ｇ）の面積より大きくする。具体的には、増幅ゲート１３ｇの横方向（図８中のＸ方向）の延在長さを、第２トランジスタ群３８内の各ゲートのそれより長くする。ただし、この際、増幅ゲート１３ｇの面積が第２トランジスタ群３８内のリセットゲート１４ｇの面積と選択ゲート１５ｇの面積との総和と略同じになるように、増幅ゲート１３ｇの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、共有画素単位部１５０内において、第１トランジスタ群３７におけるゲート（ソース／ドレイン）の占有面積と、第２トランジスタ群３８におけるゲート（ソース／ドレイン）のそれとが略対称となる。すなわち、この例においても、第１トランジスタ群３７のレイアウト構成が第２トランジスタ群３８のそれと略対称となる。それゆえ、この例のＣＭＯＳイメージセンサにおいても、第１トランジスタ群３７及び第２トランジスタ群３８間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、この例では、第１トランジスタ群３７に増幅トランジスタ１３を設け、第２トランジスタ群３８にリセットトランジスタ１４及び選択トランジスタ１５を設ける例を説明したが、本開示はこれに限定されない。各トランジスタ群に設けるトランジスタの種類（機能）の振り分けは、任意に設定することができる。例えば、第１トランジスタ群３７に選択トランジスタ１５を設け、第２トランジスタ群３８に増幅トランジスタ１３及びリセットトランジスタ１４を設けてもよい。また、この例では第１トランジスタ群３７に増幅トランジスタ１３を一つ設ける例を説明したが、本開示はこれに限定されず、第１トランジスタ群３７に複数の増幅トランジスタ１３を設けてもよい。
＜３．第２の実施形態＞
第２の実施形態では、４トランジスタ型のＣＭＯＳイメージセンサにおいて、一つの共有画素単位部で４つの画素を共有する構成例について説明する。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
４トランジスタ型のＣＭＯＳイメージセンサにおいて４つの画素を共有する場合の共有画素単位部の構成を、図３を参照しながら説明する。４つの画素を共有する場合、図３中の一点鎖線で囲まれた領域の等価回路が共有画素単位部１６０の等価回路となる。
共有画素単位部１６０は、４つのフォトダイオード（第１フォトダイオード１１１〜第４フォトダイオード１１４）を備える。また、共有画素単位部１６０は、第１フォトダイオード１１１〜第４フォトダイオード１１４にそれぞれ対応して設けられた４つの転送トランジスタ（第１転送トランジスタ１２１〜第４転送トランジスタ１２４）を備える。さらに、共有画素単位部１６０は、４つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５及びＦＤ領域１６を備える。
そして、共有画素単位部１６０では、図３に示すように、転送トランジスタ及びそれに対応するフォトダイオードからなる回路を４つ設け、該４つの回路がＦＤ領域１６及びグランド間に並列接続された構成となる。本実施形態において、ＦＤ領域１６に接続される転送トランジスタ及びフォトダイオードからなる回路の数が上記第１の実施形態のそれと異なること以外の構成は、上記第１の実施形態の構成と同様である。それゆえ、ここでは、共有画素単位部１６０の等価回路における、各種フォトダイオード、各種トランジスタ及びＦＤ領域１６間の接続関係についての詳細な説明は省略する。
［共有画素単位部のレイアウト］
（１）共有画素単位部全体のレイアウト
図９に、本実施形態の共有画素単位部１６０のレイアウト構成の概略平面図を示す。なお、図９に示す共有画素単位部１６０のレイアウト構成において、図３に示す共有画素単位部１６０の等価回路内の構成に対応する構成には同じ符号を付して示す。
共有画素単位部１６０は、第１受光部４１と、第２受光部４２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群５１と、第２トランジスタ群５２とで構成される。
本実施形態では、図９に示すように、共有画素単位部１６０内において、第１受光部４１及び第２受光部４２を縦方向（Ｙ方向）に配列する。また、第１トランジスタ群５１は、第１受光部４１と第２受光部４２との間に配置され、第２トランジスタ群５２は、第２受光部４２の周辺領域において、第２受光部４２の第１トランジスタ群５１の配置側とは反対側の領域に配置される。
また、本実施形態では、各トランジスタ群は、横方向（図９中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。この際、本実施形態では、横方向における第１トランジスタ群５１の両端の位置が、それぞれ第２トランジスタ群５２の両端の位置と略同じになるように、各トランジスタ群を配置する。
なお、本実施形態では、第１トランジスタ群５１に増幅トランジスタ１３及び選択トランジスタ１５を配置し、第２トランジスタ群５２にリセットトランジスタ１４を配置する。また、本実施形態においても、４つの画素で共有されるＦＤ領域１６（フローティングディフュージョン部）を、各受光部にそれぞれ分けて設ける（第１ＦＤ領域１６ａ及び第２ＦＤ領域１６ｂ）。
また、第１ウエルコンタクト２３ａ及び第２ウエルコンタクト２３ｂは、第１受光部４１及び第２受光部４２に対してそれぞれ設けられる。なお、第１ウエルコンタクト２３ａは、第１受光部４１の周辺領域において、第１受光部４１の横方向（図９中のＸ方向）の一方の側（図９では左側）の領域に配置され、かつ、第１ＦＤ領域１６ａと対向する位置に配置される。また、第２ウエルコンタクト２３ｂは、第２受光部４２の周辺領域において、第２受光部４２の横方向（図９中のＸ方向）の一方の側（図９では左側）の領域に配置され、かつ、第２ＦＤ領域１６ｂと対向する位置に配置される。ただし、各ウエルコンタクトの配置位置は、図９に示す例に限定されない。例えば、各ウエルコンタクトを、対応する受光部の周辺領域において、該受光部の横方向（図９中のＸ方向）の他方の側（図９では右側）の位置に配置し、かつ、対応する受光部内のＦＤ領域と対向する位置に配置してもよい。
本実施形態のＣＭＯＳイメージセンサでは、上述のようにして、共有画素単位部１６０内の各部を配置し、かつ、図３に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて各部を電気的に接続する。
なお、本実施形態では、後述のように、第２トランジスタ群５２にリセットトランジスタを一つ追加する。しかしながら、本実施形態では、図９に示すように、第２ウエルコンタクト２３ｂを第２トランジスタ群５２の周辺に配置しないので、第２トランジスタ群５２の形成領域内にリセットトランジスタを一つ追加するための領域を効率よく確保することができる。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部１６０内の各部のレイアウト構成について、図９を参照しながら説明する。
第１受光部４１は、縦方向（図９中のＹ方向）に配列された第１フォトダイオード１１１及び第２フォトダイオード１１２（光電変換部）と、それらにそれぞれ対応して設けられた第１転送トランジスタ１２１及び第２転送トランジスタ１２２（転送部）とを有する。また、第１受光部４１は、２つの画素で共有される、第１ＦＤ領域１６ａを有する。なお、図９では、説明を簡略化するため、第１転送トランジスタ１２１及び第２転送トランジスタ１２２の各ゲート（第１転送ゲート１２１ａ及び第２転送ゲート１２２ａ）のみを図示する。
本実施形態では、第１ＦＤ領域１６ａは、図９に示すように、第１フォトダイオード１１１及び第２フォトダイオード１１２間の対向領域において、第１ウエルコンタクト２３ａ側とは反対側の端部付近に配置される。また、第１転送ゲート１２１ａ及び第２転送ゲート１２２ａは、第１フォトダイオード１１１及び第２フォトダイオード１１２と第１ＦＤ領域１６ａとの間にそれぞれ配置される。なお、この際、第１転送ゲート１２１ａ及び第２転送ゲート１２２ａは、それぞれ、第１フォトダイオード１１１及び第２フォトダイオード１１２に直結して配置される。
第２受光部４２は、縦方向（図９中のＹ方向）に配列された第３フォトダイオード１１３及び第４フォトダイオード１１４（光電変換部）と、それらにそれぞれ対応して設けられた第３転送トランジスタ１２３及び第４転送トランジスタ１２４（転送部）とを有する。また、第２受光部４２は、２つの画素で共有される、第２ＦＤ領域１６ｂを有する。なお、図９では、説明を簡略化するため、第３転送トランジスタ１２３及び第４転送トランジスタ１２４の各ゲート（第３転送ゲート１２３ａ及び第４転送ゲート１２４ａ）のみを図示する。
本実施形態では、第２ＦＤ領域１６ｂは、図９に示すように、第３フォトダイオード１１３及び第４フォトダイオード１１４間の対向領域において、第２ウエルコンタクト２３ｂ側とは反対側の端部付近に配置される。また、第３転送ゲート１２３ａ及び第４転送ゲート１２４ａは、第３フォトダイオード１１３及び第４フォトダイオード１１４と第２ＦＤ領域１６ｂとの間にそれぞれ配置される。なお、この際、第３転送ゲート１２３ａ及び第４転送ゲート１２４ａは、それぞれ、第３フォトダイオード１１３及び第４フォトダイオード１１４に直結して配置される。すなわち、第２受光部４２を構成する各部の配置形態は、第１受光部４１のそれと同様である。
第１トランジスタ群５１は、増幅トランジスタ１３の増幅ゲート１３ｈと、選択トランジスタ１５の選択ゲート１５ｈと、第１ソース／ドレイン５１ａ〜第３ソース／ドレイン５１ｃとを有する。そして、本実施形態では、横方向（図９中のＸ方向）に沿って、第１ソース／ドレイン５１ａ、増幅ゲート１３ｈ、第２ソース／ドレイン５１ｂ、選択ゲート１５ｈ及び第３ソース／ドレイン５１ｃがこの順で配置される。なお、この際、第３ソース／ドレイン５１ｃが、横方向において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。
第１トランジスタ群５１では、第１ソース／ドレイン５１ａ、増幅ゲート１３ｈ及び第２ソース／ドレイン５１ｂで増幅トランジスタ１３が構成される。そして、第１ソース／ドレイン５１ａ及び第２ソース／ドレイン５１ｂは、それぞれ、増幅トランジスタ１３のドレイン及びソースとして作用する。また、第１トランジスタ群５１では、第２ソース／ドレイン５１ｂ、選択ゲート１５ｈ及び第３ソース／ドレイン５１ｃで選択トランジスタ１５が構成される。そして、第２ソース／ドレイン５１ｂ及び第３ソース／ドレイン５１ｃは、それぞれ、選択トランジスタ１５のドレイン及びソースとして作用する。すなわち、第１トランジスタ群５１内では、第２ソース／ドレイン５１ｂは、増幅トランジスタ１３のソース及び選択トランジスタ１５のドレインとして共用される。
なお、本実施形態では、図９に示すように、増幅ゲート１３ｈの面積を選択ゲート１５ｈの面積より大きくする。具体的には、増幅ゲート１３ｈの横方向（Ｘ方向）の延在長さを、選択ゲート１５ｈのそれより長くする。
第２トランジスタ群５２は、２つのリセットトランジスタで構成し、２つのリセットトランジスタを横方向（図９中のＸ方向）に沿って配置する。すなわち、本実施形態では、上記第１の実施形態と同様に、リセットトランジスタを一つ追加する。
第２トランジスタ群５２は、第１のリセットトランジスタの第１リセットゲート１４ｈと、第２のリセットトランジスタの第２リセットゲート１４ｉと、第４ソース／ドレイン５２ａ〜第６ソース／ドレイン５２ｃとを有する。そして、本実施形態では、横方向（図９中のＸ方向）に沿って、第４ソース／ドレイン５２ａ、第１リセットゲート１４ｈ、第５ソース／ドレイン５２ｂ、第２リセットゲート１４ｉ及び第６ソース／ドレイン５２ｃがこの順で配置される。なお、この際、第６ソース／ドレイン５２ｃが、横方向において、第２ウエルコンタクト２３ｂ側に位置するように、各ゲート及び各ソース／ドレインを配置する。
第２トランジスタ群５２では、第４ソース／ドレイン５２ａ、第１リセットゲート１４ｈ及び第５ソース／ドレイン５２ｂで第１のリセットトランジスタが構成される。また、第２トランジスタ群５２では、第５ソース／ドレイン５２ｂ、第２リセットゲート１４ｉ及び第６ソース／ドレイン５２ｃで第２のリセットトランジスタが構成される。
なお、本実施形態では、２つのリセットトランジスタを電源電圧Ｖｄｄ及びＦＤ領域１６間において並列接続する。それゆえ、第２トランジスタ群５２では、第５ソース／ドレイン５２ｂが２つのリセットトランジスタのソース又はドレインとして共用される。そして、第５ソース／ドレイン５２ｂを２つのリセットトランジスタのソースとして用いた場合には、第４ソース／ドレイン５２ａ及び第６ソース／ドレイン５２ｃは、ドレインとして作用する。逆に、第５ソース／ドレイン５２ｂを２つのリセットトランジスタのドレインとして用いた場合には、第４ソース／ドレイン５２ａ及び第６ソース／ドレイン５２ｃは、ソースとして作用する。
そして、本実施形態では、第１リセットゲート１４ｈの面積を、第２リセットゲート１４ｉの面積と同一とする。また、本実施形態では、各リセットゲートの面積を、増幅ゲート１３ｈの面積より小さくする。ただし、この際、増幅ゲート１３ｈの面積と選択ゲート１５ｈの面積との総和が、第１リセットゲート１４ｈの面積と第２リセットゲート１４ｉの面積との総和と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。すなわち、第１トランジスタ群３１におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群３２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、第１トランジスタ群５１のレイアウト構成（第１のレイアウト構成：ゲート及びソース／ドレインのパターン及びサイズ）が、第２トランジスタ群５２のレイアウト構成（第２のレイアウト構成）と略対称となる。より詳細には、図９に示すように、第１トランジスタ群５１及び第２トランジスタ群５２間の中心を通りかつ両トランジスタ群間の配置方向（Ｙ方向）と直交する方向（Ｘ方向）に延在する直線Ｌ２に対して両トランジスタ群のレイアウト構成が互いに略対称になる。
それゆえ、本実施形態では、第１トランジスタ群５１及び第２トランジスタ群５２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、本実施形態においても、第２トランジスタ群５２に設けた２つのリセットトランジスタのうち、一方のリセットトランジスタの構成をトランジスタとして機能させないような構成にしてもよい。また、本実施形態においても、各トランジスタ群に設けるトランジスタの種類（機能）の振り分けは、任意に設定することができる。ただし、一つの種類のトランジスタのみが配置されるトランジスタ群では、図９と同様に、該トランジスタを一つ追加して、２つのトランジスタ群のレイアウト構成が互いに略対称となるように構成する。
さらに、本実施形態の共有画素単位部１６０のレイアウト構成は、図９に示す例に限定されない。例えば、本実施形態の共有画素単位部１６０の各トランジスタ群のレイアウト構成に、上記変形例１〜４（図５〜８）で説明した各トランジスタ群のレイアウト構成を適用してもよい。
＜４．第３の実施形態＞
第３の実施形態では、４トランジスタ型のＣＭＯＳイメージセンサにおいて、一つの共有画素単位部で２つの画素を共有する構成例について説明する。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
４トランジスタ型のＣＭＯＳイメージセンサにおいて２つの画素を共有する場合の共有画素単位部の構成を、図３を参照しながら説明する。２つの画素を共有する場合、図３中の点線で囲まれた領域の等価回路が共有画素単位部１７０の等価回路となる。
共有画素単位部１７０は、２つのフォトダイオード（第１フォトダイオード１１１及び第２フォトダイオード１１２）を備える。また、共有画素単位部１７０は、第１フォトダイオード１１１及び第２フォトダイオード１１２にそれぞれ対応して設けられた２つの転送トランジスタ（第１転送トランジスタ１２１及び第２転送トランジスタ１２２）を備える。さらに、共有画素単位部１７０は、２つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５及びＦＤ領域１６を備える。
そして、共有画素単位部１７０では、図３に示すように、転送トランジスタ及びそれに対応するフォトダイオードからなる回路を２つ設け、該２つの回路がＦＤ領域１６及びグランド間に並列接続された構成となる。本実施形態において、ＦＤ領域１６に接続される転送トランジスタ及びフォトダイオードからなる回路の数が上記第１の実施形態のそれと異なること以外の構成は、上記第１の実施形態の構成と同様である。それゆえ、ここでは、共有画素単位部１７０の等価回路における、各種フォトダイオード、各種トランジスタ及びＦＤ領域１６間の接続関係についての詳細な説明は省略する。
［共有画素単位部のレイアウト］
（１）共有画素単位部全体のレイアウト
図１０に、本実施形態の共有画素単位部１７０のレイアウト構成の概略平面図を示す。なお、図１０に示す共有画素単位部１７０のレイアウト構成において、図３に示す共有画素単位部１７０の等価回路内の構成に対応する構成には同じ符号を付して示す。
共有画素単位部１７０は、受光部６０と、ウエルコンタクト２３と、第１トランジスタ群６１と、第２トランジスタ群６２とで構成される。すなわち、本実施形態の共有画素単位部１７０内には、ウエルコンタクト２３及び受光部６０をそれぞれ一つずつ設ける。
また、本実施形態では、受光部６０の横方向（図１０中のＸ方向）において、ウエルコンタクト２３は、受光部６０の一方の側（図１０では左側）の周辺領域に配置され、各トランジスタ群は、受光部６０の他方の側（図１０では右側）の周辺領域に配置される。この際、ウエルコンタクト２３は、受光部６０内のＦＤ領域１６と対向する位置に配置される。ただし、ウエルコンタクト２３及び各トランジスタ群の配置位置は、図１０に示す例に限定されず、受光部６０に対するウエルコンタクト２３と各トランジスタ群との配置関係が、図１０に示す配置関係と逆になっていてもよい。
第１トランジスタ群６１及び第２トランジスタ群６２は、受光部６０の縦方向（図１０中のＹ方向）に沿って、互いに所定間隔、離して配置される。そして、この際、第１トランジスタ群６１及び第２トランジスタ群６２はそれぞれ、受光部６０の第１フォトダイオード１１１及び第２フォトダイオード１１２と対向する位置に配置される。
なお、各トランジスタ群は、縦方向（図１０中のＹ方向）に沿って、対応するフォトダイオードの一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。また、本実施形態では、第１トランジスタ群６１に増幅トランジスタ１３及び選択トランジスタ１５を配置し、第２トランジスタ群６２にリセットトランジスタ１４を配置する。
本実施形態のＣＭＯＳイメージセンサでは、上述のようにして、共有画素単位部１７０内の各部を配置し、かつ、図３に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて各部を電気的に接続する。
なお、本実施形態では、後述のように、第２トランジスタ群６２にリセットトランジスタを一つ追加する。しかしながら、本実施形態では、図１０に示すように、ウエルコンタクト２３をトランジスタ群の周辺に配置しないので、第２トランジスタ群６２の形成領域内にリセットトランジスタを一つ追加するための領域を効率よく確保することができる。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部１７０内の各部のレイアウト構成について、図１０を参照しながら説明する。
受光部６０は、縦方向（図１０中のＹ方向）に配列された第１フォトダイオード１１１及び第２フォトダイオード１１２（光電変換部）と、それらにそれぞれ対応して設けられた第１転送トランジスタ１２１及び第２転送トランジスタ１２２（転送部）とを有する。また、受光部６０は、２つの画素で共有されるＦＤ領域１６（フローティングディフュージョン部）を有する。なお、図１０では、説明を簡略化するため、第１転送トランジスタ１２１及び第２転送トランジスタ１２２の各ゲート（第１転送ゲート１２１ａ及び第２転送ゲート１２２ａ）のみを図示する。
本実施形態では、ＦＤ領域１６は、第１フォトダイオード１１１及び第２フォトダイオード１１２間の対向領域において、ウエルコンタクト２３側とは反対側の端部付近に配置される。また、第１転送ゲート１２１ａ及び第２転送ゲート１２２ａは、第１フォトダイオード１１１及び第２フォトダイオード１１２とＦＤ領域１６との間にそれぞれ配置される。なお、この際、第１転送ゲート１２１ａ及び第２転送ゲート１２２ａは、それぞれ、第１フォトダイオード１１１及び第２フォトダイオード１１２に直結して配置される。
第１トランジスタ群６１は、増幅トランジスタ１３の増幅ゲート１３ｊと、選択トランジスタ１５の選択ゲート１５ｊと、第１ソース／ドレイン６１ａ〜第３ソース／ドレイン６１ｃとを有する。そして、本実施形態では、縦方向（図１０中のＹ方向）に沿って、第１ソース／ドレイン６１ａ、増幅ゲート１３ｊ、第２ソース／ドレイン６１ｂ、選択ゲート１５ｊ及び第３ソース／ドレイン６１ｃがこの順で配置される。なお、この際、第１ソース／ドレイン６１ａが、縦方向において、ＦＤ領域１６側に位置するように、各ゲート及び各ソース／ドレインを配置する。
第１トランジスタ群６１では、第１ソース／ドレイン６１ａ、増幅ゲート１３ｊ及び第２ソース／ドレイン６１ｂで増幅トランジスタ１３が構成される。そして、第１ソース／ドレイン６１ａ及び第２ソース／ドレイン６１ｂは、それぞれ、増幅トランジスタ１３のドレイン及びソースとして作用する。また、第１トランジスタ群６１では、第２ソース／ドレイン６１ｂ、選択ゲート１５ｊ及び第３ソース／ドレイン６１ｃで選択トランジスタ１５が構成される。そして、第２ソース／ドレイン６１ｂ及び第３ソース／ドレイン６１ｃは、それぞれ、選択トランジスタ１５のドレイン及びソースとして作用する。すなわち、第１トランジスタ群６１内では、第２ソース／ドレイン６１ｂは、増幅トランジスタ１３のソース及び選択トランジスタ１５のドレインとして共用される。
なお、本実施形態では、図１０に示すように、増幅ゲート１３ｊの面積を選択ゲート１５ｊの面積より大きくする。具体的には、増幅ゲート１３ｊの縦方向（Ｙ方向）の延在長さを、選択ゲート１５ｊのそれより長くする。
第２トランジスタ群６２は、２つのリセットトランジスタで構成し、２つのリセットトランジスタを縦方向（図１０中のＹ方向）に沿って配置する。すなわち、本実施形態では、上記第１の実施形態と同様に、リセットトランジスタを一つ追加する。
第２トランジスタ群６２は、第１のリセットトランジスタの第１リセットゲート１４ｊと、第２のリセットトランジスタの第２リセットゲート１４ｋと、第４ソース／ドレイン６２ａ〜第６ソース／ドレイン６２ｃとを有する。そして、本実施形態では、縦方向（図１０中のＹ方向）に沿って、第４ソース／ドレイン６２ａ、第１リセットゲート１４ｊ、第５ソース／ドレイン６２ｂ、第２リセットゲート１４ｋ及び第６ソース／ドレイン６２ｃがこの順で配置される。なお、この際、第６ソース／ドレイン６２ｃが、縦方向において、ＦＤ領域１６側に位置するように、各ゲート及び各ソース／ドレインを配置する。
第２トランジスタ群６２では、第４ソース／ドレイン６２ａ、第１リセットゲート１４ｊ及び第５ソース／ドレイン６２ｂで第１のリセットトランジスタが構成される。また、第２トランジスタ群６２では、第５ソース／ドレイン６２ｂ、第２リセットゲート１４ｋ及び第６ソース／ドレイン６２ｃで第２のリセットトランジスタが構成される。
なお、本実施形態では、２つのリセットトランジスタを電源電圧Ｖｄｄ及びＦＤ領域１６間において並列接続する。それゆえ、第２トランジスタ群６２では、第５ソース／ドレイン６２ｂが２つのリセットトランジスタのソース又はドレインとして共有される。そして、第５ソース／ドレイン６２ｂを２つのリセットトランジスタのソースとして用いた場合には、第４ソース／ドレイン６２ａ及び第６ソース／ドレイン６２ｃは、ドレインとして作用する。逆に、第５ソース／ドレイン６２ｂを２つのリセットトランジスタのドレインとして用いた場合には、第４ソース／ドレイン６２ａ及び第６ソース／ドレイン６２ｃは、ソースとして作用する。
そして、本実施形態では、第１リセットゲート１４ｊの面積を、第２リセットゲート１４ｋの面積と同一とする。また、本実施形態では、各リセットゲートの面積を、増幅ゲート１３ｊの面積より小さくする。ただし、この際、増幅ゲート１３ｊの面積と選択ゲート１５ｊの面積との総和が、第１リセットゲート１４ｊの面積と第２リセットゲート１４ｋの面積との総和と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。すなわち、第１トランジスタ群６１におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群６２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、第１トランジスタ群６１のレイアウト構成（第１のレイアウト構成：ゲート及びソース／ドレインのパターン及びサイズ）が、第２トランジスタ群６２のレイアウト構成（第２のレイアウト構成）と略対称となる。より詳細には、図１０に示すように、第１トランジスタ群６１及び第２トランジスタ群６２間の中心を通りかつ両トランジスタ群間の配置方向（Ｙ方向）と直交する方向（Ｘ方向）に延在する直線Ｌ３に対して両トランジスタ群のレイアウト構成が互いに略対称になる。
それゆえ、本実施形態では、第１トランジスタ群６１及び第２トランジスタ群６２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、本実施形態においても、第２トランジスタ群６２に設けた２つのリセットトランジスタのうち、一方のリセットトランジスタの構成をトランジスタとして機能させないような構成にしてもよい。また、本実施形態においても、各トランジスタ群に設けるトランジスタの種類（機能）の振り分けは、任意に設定することができる。ただし、一つの種類のトランジスタのみが配置されるトランジスタ群では、図１０と同様に、該トランジスタを一つ追加して、２つのトランジスタ群のレイアウト構成が互いに略対称となるように構成する。
さらに、本実施形態の共有画素単位部１７０のレイアウト構成は、図１０に示す例に限定されない。例えば、本実施形態の共有画素単位部１７０の各トランジスタ群のレイアウト構成に、上記変形例１〜４（図５〜８）で説明した各トランジスタ群のレイアウト構成を適用してもよい。
＜５．第４の実施形態＞
上記第１〜３の実施形態では、４トランジスタ型の裏面照射型ＣＭＯＳイメージセンサの構成例について説明したが、第４の実施形態では、３トランジスタ型の裏面照射型ＣＭＯＳイメージセンサの構成例について説明する。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
まず、本実施形態の共有画素単位部の構成を説明する前に、比較のため、３トランジスタ型のＣＭＯＳイメージセンサにおいて、画素共有技術を用いない場合の各画素の構成を説明する。図１１に、画素共有技術を用いない場合の画素の等価回路を示す。なお、図１１に示す画素８０の等価回路において、図２に示す４トランジスタ型のＣＭＯＳイメージセンサの画素１０の等価回路と同様の構成には同じ符号を付して示す。
３トランジスタ型のＣＭＯＳイメージセンサでは、画素８０は、フォトダイオード１１、転送トランジスタ１２、増幅トランジスタ１３、リセットトランジスタ１４及びＦＤ領域１６を備える。図１１と図２との比較から明らかなように、３トランジスタ型のＣＭＯＳイメージセンサの画素８０の構成は、図２に示す４トランジスタ型のＣＭＯＳイメージセンサの画素１０において、選択トランジスタ１５を省略した構成である。
画素８０において、選択トランジスタ１５を省略したこと以外の構成は、４トランジスタ型のＣＭＯＳイメージセンサの画素１０のそれと同様である。また、画素を構成するフォトダイオード１１、ＦＤ領域１６及び各種トランジスタも、４トランジスタ型のＣＭＯＳイメージセンサの画素１０の対応するそれらと同様の構成である。なお、３トランジスタ型のＣＭＯＳイメージセンサでは、画素８０の選択及び非選択の区別はＦＤ領域１６の電位によって行われる。
次に、３トランジスタ型のＣＭＯＳイメージセンサにおいて、画素共有技術を用いた場合の共有画素単位部の構成を説明する。図１２に、３トランジスタ型のＣＭＯＳイメージセンサにおける共有画素単位部の等価回路を示す。なお、図１２には、一つの共有画素単位部２００で８つの画素を共有する例を示す。また、図１２に示す共有画素単位部２００において、図１１に示す画素８０と同様の構成には、同じ符号を付して示す。
共有画素単位部２００は、８つのフォトダイオード（第１フォトダイオード１１１〜第８フォトダイオード１１８）を備える。また、共有画素単位部２００は、第１フォトダイオード１１１〜第８フォトダイオード１１８にそれぞれ対応して設けられた８つの転送トランジスタ（第１転送トランジスタ１２１〜第８転送トランジスタ１２８）を備える。さらに、共有画素単位部２００は、８つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４及びＦＤ領域１６を備える。
図１２と図３との比較から明らかなように、３トランジスタ型のＣＭＯＳイメージセンサの共有画素単位部２００の構成は、図３に示す４トランジスタ型のＣＭＯＳイメージセンサの共有画素単位部１１０において、選択トランジスタ１５を省略した構成である。共有画素単位部２００において、選択トランジスタ１５を省略したこと以外の構成は、４トランジスタ型のＣＭＯＳイメージセンサの共有画素単位部１１０のそれと同様である。それゆえ、ここでは、共有画素単位部２００の等価回路における、各種フォトダイオード、各種トランジスタ及びＦＤ領域１６間の接続関係についての詳細な説明は省略する。
［共有画素単位部のレイアウト］
（１）共有画素単位部全体のレイアウト
図１３に、本実施形態の共有画素単位部２００のレイアウト構成の概略平面図を示す。なお、図１３に示す共有画素単位部２００のレイアウト構成において、図１２に示す共有画素単位部２００の等価回路内の構成に対応する構成には同じ符号を付して示す。また、図１３に示す共有画素単位部２００のレイアウト構成において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には同じ符号を付して示す。
共有画素単位部２００は、第１受光部２１と、第２受光部２２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群７１と、第２トランジスタ群３２とで構成される。
図１３と図４との比較から明らかなように、本実施形態の第１受光部２１、第２受光部２２、第１ウエルコンタクト２３ａ及び第２ウエルコンタクト２３ｂの構成は、上記第１の実施形態の対応する各部の構成と同様である。それゆえ、ここでは、これらの各部のレイアウト構成の説明は省略する。
本実施形態のＣＭＯＳイメージセンサは３トランジスタ型のＣＭＯＳイメージセンサであるので、上記第１の実施形態のように共有画素単位部２００には選択トランジスタを設けない。それゆえ、本実施形態では、第１トランジスタ群７１に増幅トランジスタ１３を配置し、第２トランジスタ群３２にリセットトランジスタ１４を配置する。
第１トランジスタ群７１は、図１３に示すように、上記第１の実施形態と同様に、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３２は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群７１の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図１３中のＸ方向）に沿って、対応する受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。また、この際、本実施形態では、横方向における第１トランジスタ群７１の両端の位置が、それぞれ第２トランジスタ群３２の両端の位置と略同じになるように、各トランジスタ群を配置する。
本実施形態のＣＭＯＳイメージセンサでは、上述のようにして、共有画素単位部２００内の各部を配置し、かつ、図１２に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて各部を電気的に接続する。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部２００内の各部のレイアウト構成について、図１３を参照しながら説明する。
第２トランジスタ群３２は、上記第１の実施形態のそれと同様の構成であり、２つのリセットトランジスタで構成する。すなわち、本実施形態では、上記第１の実施形態と同様に、リセットトランジスタを一つ追加する。そして、２つのリセットトランジスタを横方向（図１３中のＸ方向）に沿って配置する。
第１トランジスタ群７１は、一つの増幅トランジスタ１３で構成され、増幅トランジスタ１３の増幅ゲート１３ｍと、第１ソース／ドレイン７１ａと、第２ソース／ドレイン７１ｂとを有する。そして、第１ソース／ドレイン７１ａ、増幅ゲート１３ｍ及び第２ソース／ドレイン７１ｂは、横方向（図１３中のＸ方向）に沿って、この順で配置される。なお、この際、第２ソース／ドレイン７１ｂが、横方向において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、増幅ゲート１３ｍは、第１トランジスタ群７１の形成領域の略中央に配置される。
第１トランジスタ群７１では、第１ソース／ドレイン７１ａ、増幅ゲート１３ｍ及び第２ソース／ドレイン７１ｂで増幅トランジスタ１３が構成される。なお、第１トランジスタ群７１では、第１ソース／ドレイン７１ａ及び第２ソース／ドレイン７１ｂの一方が、増幅トランジスタ１３のソースとして作用し、他方がドレインとして作用する。
そして、本実施形態では、増幅ゲート１３ｍの面積を、第２トランジスタ群３２内の各リセットゲートの面積より大きくする。具体的には、増幅ゲート１３ｍの横方向（図１３中のＸ方向）の延在長さを、各リセットゲートのそれより長くする。ただし、この際、増幅ゲート１３ｍの面積が、第２トランジスタ群３２内の第１リセットゲート１４ａの面積と第２リセットゲート１４ｂの面積との総和と略同じになるように、増幅ゲート１３ｍの面積及び形状を設定する。すなわち、第１トランジスタ群７１におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群３２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、本実施形態においても、上記第１の実施形態と同様に、第１トランジスタ群７１のレイアウト構成（第１のレイアウト構成）が、第２トランジスタ群３２のレイアウト構成（第２のレイアウト構成）と略対称となる。それゆえ、本実施形態では、第１トランジスタ群７１及び第２トランジスタ群３２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、本実施形態においても、第２トランジスタ群３２に設けた２つのリセットトランジスタのうち、一方のリセットトランジスタの構成をトランジスタとして機能させないような構成にしてもよい。また、本実施形態の共有画素単位部２００のレイアウト構成は、図１３に示す例に限定されない。例えば、本実施形態の共有画素単位部２００の各トランジスタ群のレイアウト構成に、上記変形例１〜３（図５〜７）で説明した各トランジスタ群のレイアウト構成を適用してもよい。また、本実施形態では、第１トランジスタ群７１に増幅トランジスタ１３を一つ設ける例を説明したが、本開示はこれに限定されず、第１トランジスタ群７１に複数の増幅トランジスタ１３を設けてもよい。
＜６．第５の実施形態＞
第５の実施形態では、３トランジスタ型のＣＭＯＳイメージセンサにおいて、一つの共有画素単位部で４つの画素を共有する構成例について説明する。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
３トランジスタ型のＣＭＯＳイメージセンサにおいて４つの画素を共有する場合の共有画素単位部の構成を、図１２を参照しながら説明する。４つの画素を共有する場合、図１２中の一点鎖線で囲まれた領域の等価回路が共有画素単位部２２０の等価回路となる。
共有画素単位部２２０は、４つのフォトダイオード（第１フォトダイオード１１１〜第４フォトダイオード１１４）を備える。また、共有画素単位部２２０は、第１フォトダイオード１１１〜第４フォトダイオード１１４にそれぞれ対応して設けられた４つの転送トランジスタ（第１転送トランジスタ１２１〜第４転送トランジスタ１２４）を備える。さらに、共有画素単位部２２０は、４つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４及びＦＤ領域１６を備える。
そして、共有画素単位部２２０では、図１２に示すように、転送トランジスタ及びそれに対応するフォトダイオードからなる回路を４つ設け、該４つの回路がＦＤ領域１６及びグランド間に並列接続された構成となる。本実施形態において、ＦＤ領域１６に接続される転送トランジスタ及びフォトダイオードからなる回路の数が上記第４の実施形態のそれと異なること以外の構成は、上記第４の実施形態の構成と同様である。それゆえ、ここでは、共有画素単位部２２０の等価回路における、各種フォトダイオード、各種トランジスタ及びＦＤ領域１６間の接続関係についての詳細な説明は省略する。
［共有画素単位部のレイアウト］
（１）共有画素単位部全体のレイアウト
図１４に、本実施形態の共有画素単位部２２０のレイアウト構成の概略平面図を示す。なお、図１４に示す共有画素単位部２２０のレイアウト構成において、図１２に示す共有画素単位部２２０の等価回路内の構成に対応する構成には同じ符号を付して示す。また、図１４に示す本実施形態の共有画素単位部２２０において、図９に示す上記第２の実施形態の共有画素単位部１６０と同様の構成には同じ符号を付して示す。
共有画素単位部２２０は、第１受光部４１と、第２受光部４２と、第１ウエルコンタクト２３ａと、第２ウエルコンタクト２３ｂと、第１トランジスタ群７２と、第２トランジスタ群５２とで構成される。
図１４と図９との比較から明らかなように、本実施形態の第１受光部４１、第２受光部４２、第１ウエルコンタクト２３ａ及び第２ウエルコンタクト２３ｂの構成は、上記第２の実施形態の対応する各部の構成と同様である。それゆえ、ここでは、これらの各部の構成の説明は省略する。なお、本実施形態では、第１トランジスタ群７２に増幅トランジスタ１３を配置し、第２トランジスタ群５２にリセットトランジスタ１４を配置する。
第１トランジスタ群７２は、図１４に示すように、上記第２の実施形態と同様に、第１受光部４１と第２受光部４２との間に配置される。また、第２トランジスタ群５２は、第２受光部４２の周辺領域において、第２受光部４２の第１トランジスタ群７２の配置側とは反対側の領域に配置される。
なお、本実施形態では、上記第２の実施形態と同様に、各トランジスタ群は、横方向（図１４中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。また、この際、本実施形態では、横方向における第１トランジスタ群７２の両端の位置が、それぞれ第２トランジスタ群５２の両端の位置と略同じになるように、各トランジスタ群を配置する。
本実施形態のＣＭＯＳイメージセンサでは、上述のようにして、共有画素単位部２２０内の各部を配置し、かつ、図１２に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて各部を電気的に接続する。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部２２０内の各部のレイアウト構成について、図１４を参照しながら説明する。
第２トランジスタ群５２は、上記第２の実施形態のそれと同様の構成であり、２つのリセットトランジスタで構成する。すなわち、本実施形態では、上記第２の実施形態と同様に、リセットトランジスタを一つ追加する。そして、２つのリセットトランジスタを横方向（図１４中のＸ方向）に沿って配置する。
第１トランジスタ群７２は、一つの増幅トランジスタ１３で構成され、増幅トランジスタ１３の増幅ゲート１３ｎと、第１ソース／ドレイン７２ａと、第２ソース／ドレイン７２ｂとを有する。そして、第１ソース／ドレイン７２ａ、増幅ゲート１３ｎ及び第２ソース／ドレイン７２ｂは、横方向（図１４中のＸ方向）に沿って、この順で配置される。なお、この際、第２ソース／ドレイン７２ｂが、横方向において、第１ウエルコンタクト２３ａ側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、増幅ゲート１３ｎは、第１トランジスタ群７２の形成領域の略中央に配置される。
第１トランジスタ群７２では、第１ソース／ドレイン７２ａ、増幅ゲート１３ｎ及び第２ソース／ドレイン７２ｂで増幅トランジスタ１３が構成される。なお、第１トランジスタ群７２では、第１ソース／ドレイン７２ａ及び第２ソース／ドレイン７２ｂの一方が、増幅トランジスタ１３のソースとして作用し、他方がドレインとして作用する。
そして、本実施形態では、増幅ゲート１３ｎの面積を、第２トランジスタ群５２内の各リセットゲートの面積より大きくする。具体的には、増幅ゲート１３ｎの横方向（図１４中のＸ方向）の延在長さを、各リセットゲートのそれより長くする。ただし、この際、増幅ゲート１３ｎの面積が、第２トランジスタ群５２内の第１リセットゲート１４ｈの面積と第２リセットゲート１４ｉの面積との総和と略同じになるように、増幅ゲート１３ｎの面積及び形状を設定する。すなわち、第１トランジスタ群７２におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群５２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、本実施形態においても、第１トランジスタ群７２のレイアウト構成（第１のレイアウト構成）が、第２トランジスタ群５２のレイアウト構成（第２のレイアウト構成）と略対称となる。それゆえ、本実施形態では、第１トランジスタ群７２及び第２トランジスタ群５２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、本実施形態においても、第２トランジスタ群５２に設けた２つのリセットトランジスタのうち、一方のリセットトランジスタの構成をトランジスタとして機能させないような構成にしてもよい。また、本実施形態の共有画素単位部２２０のレイアウト構成は、図１４に示す例に限定されない。例えば、本実施形態の共有画素単位部２２０の各トランジスタ群のレイアウト構成に、上記変形例１〜３（図５〜７）で説明した各トランジスタ群のレイアウト構成を適用してもよい。また、本実施形態では、第１トランジスタ群７２に増幅トランジスタ１３を一つ設ける例を説明したが、本開示はこれに限定されず、第１トランジスタ群７２に複数の増幅トランジスタ１３を設けてもよい。
＜７．第６の実施形態＞
第６の実施形態では、３トランジスタ型のＣＭＯＳイメージセンサにおいて、一つの共有画素単位部で２つの画素を共有する構成例について説明する。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
３トランジスタ型のＣＭＯＳイメージセンサにおいて２つの画素を共有する場合の共有画素単位部の構成を、図１２を参照しながら説明する。２つの画素を共有する場合、図１２中の点線で囲まれた領域の等価回路が共有画素単位部２３０の等価回路となる。
共有画素単位部２３０は、２つのフォトダイオード（第１フォトダイオード１１１及び第２フォトダイオード１１２）を備える。また、共有画素単位部２３０は、第１フォトダイオード１１１及び第２フォトダイオード１１２にそれぞれ対応して設けられた２つの転送トランジスタ（第１転送トランジスタ１２１及び第２転送トランジスタ１２２）を備える。さらに、共有画素単位部２３０は、２つの画素で共有される、増幅トランジスタ１３、リセットトランジスタ１４及びＦＤ領域１６を備える。
そして、共有画素単位部２３０では、図１２に示すように、転送トランジスタ及びそれに対応するフォトダイオードからなる回路を２つ設け、該２つの回路がＦＤ領域１６及びグランド間に並列接続された構成となる。本実施形態において、ＦＤ領域１６に接続される転送トランジスタ及びフォトダイオードからなる回路の数が上記第４の実施形態のそれと異なること以外の構成は、上記第４の実施形態の構成と同様である。それゆえ、ここでは、共有画素単位部２３０の等価回路における、各種フォトダイオード、各種トランジスタ及びＦＤ領域１６間の接続関係についての詳細な説明は省略する。
［共有画素単位部のレイアウトパターン］
（１）共有画素単位部全体のレイアウト
図１５に、本実施形態の共有画素単位部２３０のレイアウト構成の概略平面図を示す。なお、図１５に示す共有画素単位部２３０のレイアウト構成において、図１２に示す共有画素単位部２３０の等価回路内の構成に対応する構成には同じ符号を付して示す。また、図１５に示す本実施形態の共有画素単位部２３０において、図１０に示す上記第３の実施形態の共有画素単位部１７０と同様の構成には同じ符号を付して示す。
共有画素単位部２３０は、受光部６０と、ウエルコンタクト２３と、第１トランジスタ群７３と、第２トランジスタ群６２とで構成される。
図１５と図１０との比較から明らかなように、本実施形態の受光部６０及びウエルコンタクト２３の構成は、上記第３の実施形態の対応する各部の構成と同様である。それゆえ、ここでは、これらの各部の構成の説明は省略する。なお、本実施形態では、第１トランジスタ群７３に増幅トランジスタ１３を配置し、第２トランジスタ群６２にリセットトランジスタ１４を配置する。
第１トランジスタ群７３及び第２トランジスタ群６２は、受光部６０のウエルコンタクト２３側とは反対側の周辺領域に配置され、かつ、縦方向（図１５中のＹ方向）に沿って、互いに所定間隔離して配置される。また、この際、第１トランジスタ群７３及び第２トランジスタ群６２は、受光部６０の第１フォトダイオード１１１及び第２フォトダイオード１１２とそれぞれ対向する位置に配置される。なお、各トランジスタ群は、受光部６０の縦方向（図１５中のＹ方向）に沿って、対応するフォトダイオードの一方の端部付近から他方の端部付近までの領域に渡って形成される。
本実施形態のＣＭＯＳイメージセンサでは、上述のようにして、共有画素単位部２３０内の各部を配置し、かつ、図１２に示す等価回路における各部の接続関係が満たされるように、各種コンタクト及び内部配線（不図示）を用いて各部を電気的に接続する。
（２）共有画素単位部の各部のレイアウト
次に、共有画素単位部２３０内の各部のレイアウト構成について、図１５を参照しながら説明する。
第２トランジスタ群６２は、上記第３の実施形態のそれと同様の構成であり、２つのリセットトランジスタで構成する。すなわち、本実施形態では、上記第３の実施形態と同様に、リセットトランジスタを一つ追加する。そして、２つのリセットトランジスタを縦方向（図１５中のＹ方向）に沿って配置する。
第１トランジスタ群７３は、一つの増幅トランジスタ１３で構成され、増幅トランジスタ１３の増幅ゲート１３ｏと、第１ソース／ドレイン７３ａと、第２ソース／ドレイン７３ｂとを有する。そして、第１ソース／ドレイン７３ａ、増幅ゲート１３ｏ及び第２ソース／ドレイン７３ｂは、縦方向（図１５中のＹ方向）に沿って、この順で配置される。なお、この際、第１ソース／ドレイン７３ａが、縦方向において、ＦＤ領域１６側に位置するように、各ゲート及び各ソース／ドレインを配置する。また、この際、増幅ゲート１３ｏは、第１トランジスタ群７３の形成領域の略中央に配置される。
第１トランジスタ群７３では、第１ソース／ドレイン７３ａ、増幅ゲート１３ｏ及び第２ソース／ドレイン７３ｂで増幅トランジスタ１３が構成される。なお、第１トランジスタ群７３では、第１ソース／ドレイン７３ａ及び第２ソース／ドレイン７３ｂの一方が、増幅トランジスタ１３のソースとして作用し、他方がドレインとして作用する。
そして、本実施形態では、増幅ゲート１３ｏの面積を、第２トランジスタ群６２内の各リセットゲートの面積より大きくする。具体的には、増幅ゲート１３ｏの縦方向（図１５中のＹ方向）の延在長さを、各リセットゲートのそれより長くする。ただし、この際、増幅ゲート１３ｏの面積が、第２トランジスタ群６２内の第１リセットゲート１４ｊの面積と第２リセットゲート１４ｋの面積との総和と略同じになるように、増幅ゲート１３ｏの面積及び形状を設定する。すなわち、第１トランジスタ群７３におけるゲート及びソース／ドレインの占有面積が、それぞれ第２トランジスタ群６２におけるゲート及びソース／ドレインの占有面積と略同じになるように、各ゲート及びソース／ドレインの面積及び形状を設定する。
上述のようにして各トランジスタ群を構成した場合、本実施形態においても、第１トランジスタ群７３のレイアウト構成（第１のレイアウト構成）が、第２トランジスタ群６２のレイアウト構成（第２のレイアウト構成）と略対称となる。それゆえ、本実施形態では、第１トランジスタ群７３及び第２トランジスタ群６２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
なお、本実施形態においても、第２トランジスタ群６２に設けた２つのリセットトランジスタのうち、一方のリセットトランジスタの構成をトランジスタとして機能させないような構成にしてもよい。また、本実施形態の共有画素単位部２３０のレイアウト構成は、図１５に示す例に限定されない。例えば、本実施形態の共有画素単位部２３０の各トランジスタ群のレイアウト構成に、上記変形例１〜３（図５〜７）で説明した各トランジスタ群のレイアウト構成を適用してもよい。また、本実施形態では、第１トランジスタ群７３に増幅トランジスタ１３を一つ設ける例を説明したが、本開示はこれに限定されず、第１トランジスタ群７３に複数の増幅トランジスタ１３を設けてもよい。
＜８．第７の実施形態＞
第７の実施形態では、上記第１〜３の実施形態とは構成が異なる、４トランジスタ型の裏面照射型ＣＭＯＳイメージセンサの構成例を示す。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
本実施形態において、共有画素単位部の構成は、詳細を後述するように、図３に示した上記第１の実施形態の共有画素単位部の構成に対して、増幅トランジスタを一つ追加して、二つの増幅トランジスタを設けた構成となっている。
［共有画素単位部のレイアウト］
図１６に、本実施形態のＣＭＯＳイメージセンサ（固体撮像装置）における共有画素単位部のレイアウト構成の概略平面図を示す。なお、図１６に示す本実施形態の共有画素単位部１８０において、図４に示す第１の実施形態の共有画素単位部１１０と同様の構成には、同じ符号を付して示す。
共有画素単位部１８０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１トランジスタ群３１と、第２トランジスタ群３９とで構成される。なお、図１６では図示を省略しているが、図４に示した第１のウエルコンタクト２３ａ及び第２のウエルコンタクト２３ｂと同様に、ウエルコンタクトが設けられている。一方で、図１６では、図４では図示を省略した、ＦＤ領域１６ａ，１６ｂやトランジスタ群３１，３９の間を接続する、配線２４及び配線２５を図示している。
図１６に示すように、本実施形態の共有画素単位部１８０は、第１の実施形態の共有画素単位部１１０に対して、第１の実施形態と同様の構成の第１トランジスタ群３１と、第１の実施形態とは異なる構成の第２トランジスタ３９とを有している。そして、本実施形態において、第１受光部２１及び第２受光部２２の構成は、図４に示した第１の実施の形態と同様であるので、ここでは、第１トランジスタ群３１及び第２トランジスタ群３９の構成について説明する。
第１トランジスタ群３１は、図１６に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３９は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群３１の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図１６中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。
さらに、図１６には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群３１及び第２トランジスタ群３９は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、図示しないが、第１の実施形態と同様に、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。
第１トランジスタ群３１は、図１６に示すように、第１の増幅トランジスタの第１増幅ゲート１３ａと、選択トランジスタの選択ゲート１５ａと、第１ソース／ドレイン３１ａ〜第３ソース／ドレイン３１ｃとを有する。そして、本実施形態では、横方向（図１６中のＸ方向）に沿って、右から左へ、第１ソース／ドレイン３１ａ、第１増幅ゲート１３ａ、第２ソース／ドレイン３１ｂ、選択ゲート１５ａ及び第３ソース／ドレイン３１ｃをこの順で配置する。図１６では、ゲート１３ａ，１５ａやソース／ドレイン３１ａ，３１ｂ，３１ｃの、横方向（Ｘ方向）の長さや縦方向（Ｙ方向）の幅が図４の第１の実施形態とは異なっている。一方、ゲート１３ａ，１５ａやソース／ドレイン３１ａ，３１ｂ，３１ｃの配置は、図４の第１の実施形態と同じ配置である。なお、図１６では、図４には示していない、増幅ゲート１３ａや各ソース／ドレイン３１ａ，３１ｂ，３１ｃと配線とのコンタクトを示している。第１増幅ゲート１３ａは、コンタクトを介して、配線２４に接続される。第１ソース／ドレイン３１ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線（図１７を参照）に接続される。第２ソース／ドレイン３１ｂは、コンタクトを介して、配線２５に接続される。第３ソース／ドレイン３１ｃは、コンタクトを介して、垂直信号線１０７（図１７を参照）に接続される。また、配線２４は、コンタクトを介して、ＦＤ領域１６ａ，１６ｂに接続される。
第２トランジスタ群３９は、リセットトランジスタと第２の増幅トランジスタで構成し、図１６に示すように、リセットゲート１４ｐと、第２増幅トランジスタの第２増幅ゲート１３ｐと、第４ソース／ドレイン３９ａ〜第７ソース／ドレイン３９ｄとを有する。そして、第４ソース／ドレイン３９ａ、リセットゲート１４ｐ、第５ソース／ドレイン３９ｂ、第６ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第７ソース／ドレイン３９ｄは、横方向（図１６中のＸ方向）に沿って、右から左へ、この順で配置される。なお、図１６では、図４には示していない、増幅ゲート１３ｐや各ソース／ドレイン３９ａ，３９ｂ，３９ｃ，３９ｄと配線とのコンタクトを示している。第４ソース／ドレイン３９ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第５ソース／ドレイン３９ｂは、コンタクトを介して、配線２４に接続される。第６ソース／ドレイン３９ｃは、コンタクトを介して、配線２５に接続される。第２増幅ゲート１３ｐは、コンタクトを介して、配線２４に接続される。第７ソース／ドレイン３９ｄは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。
なお、この際、第５ソース／ドレイン３９ｂは、図１６に示すように、第６ソース／ドレイン３９ｃと所定間隔離して配置される。
第２トランジスタ群３９では、第４ソース／ドレイン３９ａ、リセットゲート１４ｐ及び第５ソース／ドレイン３９ｂでリセットトランジスタが構成される。また、第６ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第７ソース／ドレイン３９ｄで第２増幅トランジスタが構成される。
図１７に、本実施形態の固体撮像装置における共有画素単位部の等価回路図を示す。
図１７では、選択ゲート１５ａから成る選択トランジスタに接続された配線２５、及び、電源電位Ｖｄｄを供給する配線の間に、第１増幅トランジスタ及び第２増幅トランジスタが並列接続されている。すなわち、図１７の等価回路図は、第１の実施形態で説明した図３の等価回路図において、選択トランジスタ１５と電源電位Ｖｄｄを供給する配線との間に、２つの増幅トランジスタを並列接続させた構成となっている。なお、選択ゲート１５ａから成る選択トランジスタの、配線２５とは反対の側のソース／ドレインは、垂直信号線１０７に接続されている。
本実施形態では、第１トランジスタ群３１の第１増幅ゲート１３ａと第２トランジスタ群３９の第２増幅ゲート１３ｐを、同等の寸法及び面積としている。また、本実施形態では、これらの増幅ゲート１３ａ，１３ｐの面積を、選択ゲート１５ａやリセットゲート１４ｐの面積よりも大きくしている。
また、図１６では、選択ゲート１５ａとリセットゲート１４ｐも、同等の寸法及び面積としており、ゲートの面積の総和が、第１トランジスタ群３１及び第２トランジスタ群３９で同程度となっている。これにより、共有画素単位部１８０内において、第１トランジスタ群３１におけるゲートの占有面積と、第２トランジスタ群３９におけるゲートの占有面積とが略対称となる。すなわち、本実施形態においても、第１トランジスタ群３１のレイアウト構成が第２トランジスタ群３９のレイアウト構成と略対称となる。それゆえ、本実施形態のＣＭＯＳイメージセンサにおいても、第１トランジスタ群３１及び第２トランジスタ群３９間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
ここで、図１８に、本実施形態に係る固体撮像装置における画素アレイ部の概略レイアウト平面図を示す。図１８は、図１６に示した８画素の構成を、縦方向に３つ、横方向に６つ並べて示している。本実施形態では、第１トランジスタ群３１のレイアウト構成が第２トランジスタ群３９のレイアウト構成と略対称となっているため、図１８からもわかるように、トランジスタのゲートを構成する膜（例えば、多結晶シリコン膜）の密度が、第１トランジスタ群３１と第２トランジスタ群３９で同等となる。これにより、トランジスタ群の間のフォトダイオードＰＤにおいて感度がほぼ同等となる。
また、対照例として、図２７に、第２トランジスタ群をリセットトランジスタのみとした場合の画素アレイ部の概略レイアウト平面図を示す。図２７では、リセットトランジスタ１４のみで第２トランジスタ群９０を構成している。第１トランジスタ群３１は、本実施形態の図１６及び図１８と同様である。図２７より、第２トランジスタ群９０をリセットトランジスタのみとした場合には、リセットトランジスタが小さいので、第２トランジスタ群９０の他の部分は空白になる。そのため、トランジスタのゲートを構成する膜（例えば、多結晶シリコン膜）の密度が、第２トランジスタ群９０では第１トランジスタ群３１よりも小さくなる。この密度の差によって、トランジスタ群の間のフォトダイオードＰＤにおいて感度差が生じることにより、画像に筋状の明度変化を生じることがある。
図２７と比較すると、図１８では、第２トランジスタ群３９にリセットトランジスタに加えて第２増幅トランジスタを設けていることにより、第１トランジスタ群３１及び第２トランジスタ群３９間のレイアウト構成の対称性が大幅に向上している。
さらに、本実施形態では、８画素を共有する共有画素単位部１８０において、２つの増幅トランジスタを設けていることにより、１つの増幅トランジスタのみを設けた場合と比較して、増幅トランジスタ全体の面積を増大させることができる。これにより、ランダムノイズを改善することができる。また、並列した２つの増幅トランジスタによって増幅トランジスタの幅Ｗを増大させて、Ｗ／Ｌに従って増大する相互コンダクタンスｇｍも増大させることができ、増幅トランジスタの駆動能力を向上して、高速化や適合性の向上を図ることができる。そして、並列した２つの増幅トランジスタを第１トランジスタ群３１及び第２トランジスタ群３９に振り分けているので、並列した２つの増幅トランジスタを同一トランジスタ群に形成した構成と比較して、トランジスタ群のレイアウト構成の対称性を向上できる。
＜９．第８の実施形態＞
第８の実施形態では、上記第１〜３の実施形態とは構成が異なる、４トランジスタ型の裏面照射型ＣＭＯＳイメージセンサのさらに他の構成例を示す。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
本実施形態において、共有画素単位部の構成は、第７の実施形態と同様に、図３に示した上記第１の実施形態の共有画素単位部の構成に対して、増幅トランジスタを一つ追加して、二つの増幅トランジスタを設けた構成となっている。
［共有画素単位部のレイアウト］
図１９に、本実施形態のＣＭＯＳイメージセンサ（固体撮像装置）における共有画素単位部のレイアウト構成の概略平面図を示す。なお、図１９に示す本実施形態の共有画素単位部１９０において、図４に示す第１の実施形態の共有画素単位部１１０や、図１６に示す第７の実施形態の共有画素単位部１８０と同様の構成には、同じ符号を付して示す。
共有画素単位部１９０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１トランジスタ群４０と、第２トランジスタ群３９とで構成される。なお、図１９では図示を省略しているが、図４に示した第１のウエルコンタクト２３ａ及び第２のウエルコンタクト２３ｂと同様に、ウエルコンタクトが設けられている。一方で、図１９では、図４では図示を省略した、ＦＤ領域１６ａ，１６ｂやトランジスタ群４０，３９の間を接続する、配線２４，２８を図示している。
図１９に示すように、本実施形態の共有画素単位部１９０は、第７の実施形態の共有画素単位部１８０に対して、トランジスタの左右の配置を逆にした構成の第１トランジスタ群４０と、同じ構成の第２トランジスタ群３９とを有している。そして、本実施形態において、第１受光部２１及び第２受光部２２の構成は、図４に示した第１の実施の形態と同様であるので、ここでは、第１トランジスタ群４０及び第２トランジスタ群３９の構成について説明する。
第１トランジスタ群４０は、図１９に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３９は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群４０の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図１９中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。
さらに、図１９には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群４０及び第２トランジスタ群３９は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、図示しないが、第１の実施形態と同様に、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。
第１トランジスタ群４０は、図１９に示すように、選択トランジスタの選択ゲート１５ｒと、第１増幅トランジスタの第１増幅ゲート１３ｒと、第１ソース／ドレイン４０ａ〜第３ソース／ドレイン４０ｃとを有する。そして、本実施形態では、横方向（図１９中のＸ方向）に沿って、右から左へ、第１ソース／ドレイン４０ａ、選択ゲート１５ｒ、第２ソース／ドレイン４０ｂ、第１増幅ゲート１３ｒ及び第３ソース／ドレイン４０ｃをこの順で配置する。図１９では、ゲート１３ｒ，１５ｒやソース／ドレイン４０ａ，４０ｂ，４０ｃの、横方向（Ｘ方向）の長さや縦方向（Ｙ方向）の幅が図１６の第７の実施形態とほぼ同等になっている。一方、ゲート１３ｒ，１５ｒやソース／ドレイン４０ａ，４０ｂ，４０ｃの配置は、図１６の第７の実施形態とは左右が逆の配置である。なお、図１９では、図４には示していない、増幅ゲート１３ｒや各ソース／ドレイン４０ａ，４０ｂ，４０ｃと配線とのコンタクトを示している。第１増幅ゲート１３ｒは、コンタクトを介して、配線２４に接続される。第１ソース／ドレイン４０ａは、コンタクトを介して、垂直信号線１０７（図２０を参照）に接続される。第２ソース／ドレイン４０ｂは、コンタクトを介して、第１層の配線２６に接続される。第３ソース／ドレイン４０ｃは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線（図２０を参照）に接続される。また、配線２４は、コンタクトを介して、ＦＤ領域１６ａ，１６ｂに接続される。第１層の配線２６は、第２層の配線２８に接続される。
第２トランジスタ群３９は、リセットトランジスタと第２増幅トランジスタで構成し、図１９に示すように、リセットゲート１４ｐと、第２増幅トランジスタの第２増幅ゲート１３ｐと、第４ソース／ドレイン３９ａ〜第７ソース／ドレイン３９ｄとを有する。そして、第４ソース／ドレイン３９ａ、リセットゲート１４ｐ、第５ソース／ドレイン３９ｂ、第６ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第７ソース／ドレイン３９ｄは、横方向（図１９中のＸ方向）に沿って、右から左へ、この順で配置される。なお、図１９では、図４には示していない、増幅ゲート１３ｐや各ソース／ドレイン３９ａ，３９ｂ，３９ｃ，３９ｄと配線とのコンタクトを示している。第４ソース／ドレイン３９ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第５ソース／ドレイン３９ｂは、コンタクトを介して、配線２４に接続される。第６ソース／ドレイン３９ｃは、コンタクトを介して、第１層の配線２７に接続される。第２増幅ゲート１３ｐは、コンタクトを介して、配線２４に接続される。第７ソース／ドレイン３９ｄは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第１層の配線２７は、第２層の配線２８に接続される。
なお、この際、第５ソース／ドレイン３９ｂは、図１９に示すように、第６ソース／ドレイン３９ｃと所定間隔離して配置される。
第２トランジスタ群３９では、第４ソース／ドレイン３９ａ、リセットゲート１４ｐ及び第５ソース／ドレイン３９ｂでリセットトランジスタが構成される。また、第６ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第７ソース／ドレイン３９ｄで第２増幅トランジスタが構成される。
図２０に、本実施形態の固体撮像装置における共有画素単位部の等価回路図を示す。
図２０では、選択ゲート１５ｒから成る選択トランジスタに接続された第２層の配線２８、及び、電源電位Ｖｄｄを供給する配線の間に、第１増幅トランジスタ及び第２増幅トランジスタが並列接続されている。すなわち、図２０の等価回路図は、第１の実施形態で説明した図３の等価回路図において、選択トランジスタ１５と電源電位Ｖｄｄを供給する配線との間に、２つの増幅トランジスタを並列接続させた構成となっている。なお、選択ゲート１５ｒから成る選択トランジスタの、配線２８とは反対の側のソース／ドレインは、垂直信号線１０７に接続されている。
本実施形態では、第１トランジスタ群４０の第１増幅ゲート１３ｒと第２トランジスタ群３９の第２増幅ゲート１３ｐを、同等の寸法及び面積としている。また、本実施形態では、これらの増幅ゲート１３ｒ，１３ｐの面積を、選択ゲート１５ｒやリセットゲート１４ｐの面積よりも大きくしている。
また、図１９では、選択ゲート１５ｒとリセットゲート１４ｐも、同等の寸法及び面積としており、ゲートの面積の総和が、第１トランジスタ群４０及び第２トランジスタ群３９で同程度となっている。これにより、共有画素単位部１９０内において、第１トランジスタ群４０におけるゲートの占有面積と、第２トランジスタ群３９におけるゲートの占有面積とが略対称となる。すなわち、本実施形態においても、第１トランジスタ群４０のレイアウト構成が第２トランジスタ群３９のレイアウト構成と略対称となる。それゆえ、本実施形態のＣＭＯＳイメージセンサにおいても、第１トランジスタ群４０及び第２トランジスタ群３９間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
さらに、本実施形態では、８画素を共有する共有画素単位部１９０において、２つの増幅トランジスタを設けていることにより、１つの増幅トランジスタのみを設けた場合と比較して、増幅トランジスタ全体の面積を増大させることができる。これにより、ランダムノイズを改善することができる。また、並列した２つの増幅トランジスタによって増幅トランジスタの幅Ｗを増大させて、Ｗ／Ｌに従って増大する相互コンダクタンスｇｍも増大させることができ、増幅トランジスタの駆動能力を向上して、高速化や適合性の向上を図ることができる。そして、並列した２つの増幅トランジスタを第１トランジスタ群４０及び第２トランジスタ群３９に振り分けているので、並列した２つの増幅トランジスタを同一トランジスタ群に形成した構成と比較して、トランジスタ群のレイアウト構成の対称性を向上できる。
＜１０．第９の実施形態＞
第９の実施形態では、上記第４〜６の実施形態とは構成が異なる、３トランジスタ型の裏面照射型ＣＭＯＳイメージセンサの構成例を示す。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
本実施形態において、共有画素単位部の構成は、図１２に示した上記第４の実施形態の共有画素単位部の構成に対して、増幅トランジスタを一つ追加して、二つの増幅トランジスタを設けた構成となっている。
［共有画素単位部のレイアウト］
図２１に、本実施形態のＣＭＯＳイメージセンサ（固体撮像装置）における共有画素単位部のレイアウト構成の概略平面図を示す。なお、図２１に示す本実施形態の共有画素単位部２４０において、図４に示す第１の実施形態の共有画素単位部１１０や、図１３に示す第４の実施形態の共有画素単位部２００と同様の構成には、同じ符号を付して示す。
共有画素単位部２４０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１トランジスタ群７４と、第２トランジスタ群３９とで構成される。なお、図２１では図示を省略しているが、図１３に示した第１のウエルコンタクト２３ａ及び第２のウエルコンタクト２３ｂと同様に、ウエルコンタクトが設けられている。一方で、図２１では、図１３では図示を省略した、ＦＤ領域１６ａ，１６ｂやトランジスタ群７４，３９の間を接続する、配線２４及び垂直信号線１０７を図示している。
図２１に示すように、本実施形態の共有画素単位部２４０は、第８の実施形態の共有画素単位部１９０に対して、選択トランジスタをリセットトランジスタに入れ替えた構成の第１トランジスタ群７４と、同じ構成の第２トランジスタ３９とを有している。そして、本実施形態において、第１受光部２１及び第２受光部２２の構成は、図４に示した第１の実施の形態と同様であるので、ここでは、第１トランジスタ群７４及び第２トランジスタ群３９の構成について説明する。
第１トランジスタ群７４は、図２１に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３９は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群７４の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図２１中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。
さらに、図２１には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群７４及び第２トランジスタ群３９は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、図示しないが、第１の実施形態と同様に、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。
第１トランジスタ群７４は、図２１に示すように、第１リセットトランジスタの第１リセットゲート１４ｓと、第１増幅トランジスタの第１増幅ゲート１３ｓと、第１ソース／ドレイン７４ａ〜第４ソース／ドレイン７４ｄとを有する。そして、本実施形態では、横方向（Ｘ方向）に沿って右から、第１ソース／ドレイン７４ａ、第１リセットゲート１４ｓ、第２ソース／ドレイン７４ｂ、第３ソース／ドレイン７４ｃ、第１増幅ゲート１３ｓ及び第４ソース／ドレイン７４ｄをこの順で配置する。図２１では、ゲート１３ｓ，１４ｓやソース／ドレイン７４ａ，７４ｂ，７４ｃ，７４ｄの、横方向（Ｘ方向）の長さや縦方向（Ｙ方向）の幅、並びに、これらの配置関係が、図１６の第７の実施形態の第２トランジスタ群３９とほぼ同等になっている。なお、図２１では、図４には示していない、増幅ゲート１３ｓや各ソース／ドレイン７４ａ，７４ｂ，７４ｃ，７４ｄと配線とのコンタクトを示している。第１増幅ゲート１３ｓは、コンタクトを介して、配線２４に接続される。第１ソース／ドレイン７４ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線（図２２を参照）に接続される。第２ソース／ドレイン７４ｂは、コンタクトを介して、配線２４に接続される。第３ソース／ドレイン７４ｃは、コンタクトを介して、第１層の配線２９に接続される。第４ソース／ドレイン７４ｄは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。また、配線２４は、コンタクトを介して、ＦＤ領域１６ａ，１６ｂに接続される。第１層の配線２９は、垂直信号線１０７に接続される。
なお、この際、第２ソース／ドレイン７４ｂは、図２１に示すように、第３ソース／ドレイン７４ｃと所定間隔離して配置される。
第１トランジスタ群７４では、第１ソース／ドレイン７４ａ、第１リセットゲート１４ｓ及び第２ソース／ドレイン７４ｂで第１リセットトランジスタが構成される。また、第３ソース／ドレイン７４ｃ、第１増幅ゲート１３ｓ及び第４ソース／ドレイン７４ｄで第１増幅トランジスタが構成される。
第２トランジスタ群３９は、第２リセットトランジスタと第２増幅トランジスタで構成し、図２１に示すように、第２リセットゲート１４ｐと、第２増幅ゲート１３ｐと、第５ソース／ドレイン３９ａ〜第８ソース／ドレイン３９ｄとを有する。そして、第５ソース／ドレイン３９ａ、第２リセットゲート１４ｐ、第６ソース／ドレイン３９ｂ、第７ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第８ソース／ドレイン３９ｄは、横方向（図２１中のＸ方向）に沿って、右から左へ、この順で配置される。なお、図２１では、図４には示していない、増幅ゲート１３ｐや各ソース／ドレイン３９ａ，３９ｂ，３９ｃ，３９ｄと配線とのコンタクトを示している。第５ソース／ドレイン３９ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第６ソース／ドレイン３９ｂは、コンタクトを介して、配線２４に接続される。第７ソース／ドレイン３９ｃは、コンタクトを介して、第１層の配線２９に接続される。第２増幅ゲート１３ｐは、コンタクトを介して、配線２４に接続される。第８ソース／ドレイン３９ｄは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第１層の配線２９は、垂直信号線１０７に接続される。
なお、この際、第６ソース／ドレイン３９ｂは、図２１に示すように、第７ソース／ドレイン３９ｃと所定間隔離して配置される。
第２トランジスタ群３９では、第５ソース／ドレイン３９ａ、第２リセットゲート１４ｐ及び第６ソース／ドレイン３９ｂで第２リセットトランジスタが構成される。また、第７ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第８ソース／ドレイン３９ｄで第２増幅トランジスタが構成される。
図２２に、本実施形態の固体撮像装置における共有画素単位部の等価回路図を示す。
図２２では、電源電位Ｖｄｄを供給する配線、及び、ＦＤ領域に接続された配線２４の間に、第１リセットトランジスタ及び第２リセットトランジスタが並列接続されている。また、垂直信号線１０７、及び、電源電位Ｖｄｄを供給する配線の間に、第１増幅トランジスタ及び第２増幅トランジスタが並列接続されている。すなわち、図２２の等価回路図は、第４の実施形態で説明した図１２の等価回路図において、電源電位Ｖｄｄを供給する配線とＦＤ領域１６との間に、２つのリセットトランジスタを並列接続させた構成となっている。また、垂直信号線１０７と電源電位Ｖｄｄを供給する配線とＦＤ領域１６との間に、２つの増幅トランジスタを並列接続させた構成となっている。
本実施形態では、第１トランジスタ群７４の第１増幅ゲート１３ｓと第２トランジスタ群３９の第２増幅ゲート１３ｐを、同等の寸法及び面積としている。また、第１トランジスタ群７４の第１リセットゲート１４ｓと第２トランジスタ群３９の第２リセットゲート１４ｐを、同等の寸法及び面積としている。また、本実施形態では、増幅ゲート１３ｓ，１３ｐの面積を、リセットゲート１４ｓ，１４ｐの面積よりも大きくしている。
図２１では、ゲートの面積の総和が、第１トランジスタ群７４及び第２トランジスタ群３９で同程度となっている。これにより、共有画素単位部２４０内において、第１トランジスタ群７４におけるゲートの占有面積と、第２トランジスタ群３９におけるゲートの占有面積とが略対称となる。すなわち、本実施形態においても、第１トランジスタ群７４のレイアウト構成が第２トランジスタ群３９のレイアウト構成と略対称となる。それゆえ、本実施形態のＣＭＯＳイメージセンサにおいても、第１トランジスタ群７４及び第２トランジスタ群３９間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
さらに、本実施形態では、８画素を共有する共有画素単位部２４０において、２つの増幅トランジスタを設けていることにより、１つの増幅トランジスタのみを設けた場合と比較して、増幅トランジスタ全体の面積を増大させることができる。これにより、ランダムノイズを改善することができる。また、並列した２つの増幅トランジスタによって増幅トランジスタの幅Ｗを増大させて、Ｗ／Ｌに従って増大する相互コンダクタンスｇｍも増大させることができ、増幅トランジスタの駆動能力を向上して、高速化や適合性の向上を図ることができる。そして、並列した２つの増幅トランジスタ及び並列した２つのリセットトランジスタを、第１トランジスタ群７４及び第２トランジスタ群３９に振り分けている。それゆえ、並列した２つの増幅トランジスタ及び並列した２つのリセットトランジスタを同一トランジスタ群に形成した構成と比較して、トランジスタ群のレイアウト構成の対称性を向上できる。
＜１１．第１０の実施形態＞
第１０の実施形態では、上記第４〜６の実施形態とは構成が異なる、３トランジスタ型の裏面照射型ＣＭＯＳイメージセンサのさらに他の構成例を示す。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
本実施形態において、共有画素単位部の構成は、図１２に示した上記第４の実施形態の共有画素単位部の構成に対して、増幅トランジスタを一つ追加して、二つの増幅トランジスタを設けた構成となっている。
［共有画素単位部のレイアウト］
図２３に、本実施形態のＣＭＯＳイメージセンサ（固体撮像装置）における共有画素単位部のレイアウト構成の概略平面図を示す。なお、図２３に示す本実施形態の共有画素単位部２５０において、図４に示す第１の実施形態の共有画素単位部１１０や、図１３に示す第４の実施形態の共有画素単位部２００と同様の構成には、同じ符号を付して示す。
共有画素単位部２５０は、８つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１トランジスタ群７５と、第２トランジスタ群３９とで構成される。なお、図２３では図示を省略しているが、図１３に示した第１のウエルコンタクト２３ａ及び第２のウエルコンタクト２３ｂと同様に、ウエルコンタクトが設けられている。一方で、図２３では、図１３では図示を省略した、ＦＤ領域１６ａ，１６ｂやトランジスタ群７５，３９の間を接続する、配線２４及び垂直信号線１０７を図示している。
図２３に示すように、本実施形態の共有画素単位部２５０は、第９の実施形態の共有画素単位部２４０に対して、リセットトランジスタをダミートランジスタに入れ替えた構成の第１トランジスタ群７５と、同じ構成の第２トランジスタ３９とを有している。そして、本実施形態において、第１受光部２１及び第２受光部２２の構成は、図４に示した第１の実施の形態と同様であるので、ここでは、第１トランジスタ群７５及び第２トランジスタ群３９の構成について説明する。
第１トランジスタ群７５は、図２３に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群３９は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群７５の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図２３中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。
さらに、図２３には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群７５及び第２トランジスタ群３９は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、図示しないが、第１の実施形態と同様に、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。
第１トランジスタ群７５は、図２３に示すように、ダミートランジスタのダミーゲート７５ｂと、第１増幅トランジスタの第１増幅ゲート１３ｔと、第１ソース／ドレイン７５ａ、第２ソース／ドレイン７５ｃ〜第４ソース／ドレイン７５ｅとを有する。そして、本実施形態では、横方向（Ｘ方向）に沿って右から、第１ソース／ドレイン７５ａ、ダミーゲート７５ｂ、第２ソース／ドレイン７５ｃ、第３ソース／ドレイン７５ｄ、第１増幅ゲート１３ｔ及び第４ソース／ドレイン７５ｅをこの順で配置する。図２３では、ゲート１３ｔ，７５ｂやソース／ドレイン７５ａ，７５ｃ，７５ｄ，７５ｅの、横方向（Ｘ方向）の長さや縦方向（Ｙ方向）の幅が、図２１の第９の実施形態の第１トランジスタ群７４とほぼ同等になっている。なお、図２３では、増幅ゲート１３ｔや第３ソース／ドレイン７５ｄ、第４ソース／ドレイン７５ｅと配線とのコンタクトを示している。第１増幅ゲート１３ｔは、コンタクトを介して、配線２４に接続される。第３ソース／ドレイン７５ｄは、コンタクトを介して、第１層の配線２９に接続される。第４ソース／ドレイン７５ｅは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線（図２４を参照）に接続される。また、配線２４は、コンタクトを介して、ＦＤ領域１６ａ，１６ｂに接続される。第１層の配線２９は、垂直信号線１０７に接続される。
なお、この際、第２ソース／ドレイン７５ｃは、図２３に示すように、第３ソース／ドレイン７５ｄと所定間隔離して配置される。
第１トランジスタ群７５では、第１ソース／ドレイン７５ａ、ダミーゲート７５ｂ及び第２ソース／ドレイン７５ｃでダミートランジスタが構成される。なお、これらダミートランジスタの各部７５ａ，７５ｂ，７５ｃには、配線とのコンタクトが設けられていない。また、第３ソース／ドレイン７５ｄ、第１増幅ゲート１３ｔ及び第４ソース／ドレイン７５ｅで第１増幅トランジスタが構成される。
第２トランジスタ群３９は、リセットトランジスタと第２増幅トランジスタで構成し、図２３に示すように、リセットゲート１４ｐと、第２増幅ゲート１３ｐと、第５ソース／ドレイン３９ａ〜第８ソース／ドレイン３９ｄとを有する。そして、第５ソース／ドレイン３９ａ、リセットゲート１４ｐ、第６ソース／ドレイン３９ｂ、第７ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第８ソース／ドレイン３９ｄは、横方向（図２３中のＸ方向）に沿って、右から左へ、この順で配置される。なお、図２３では、図４には示していない、増幅ゲート１３ｐや各ソース／ドレイン３９ａ，３９ｂ，３９ｃ，３９ｄと配線とのコンタクトを示している。第５ソース／ドレイン３９ａは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第６ソース／ドレイン３９ｂは、コンタクトを介して、配線２４に接続される。第７ソース／ドレイン３９ｃは、コンタクトを介して、第１層の配線２９に接続される。第２増幅ゲート１３ｐは、コンタクトを介して、配線２４に接続される。第８ソース／ドレイン３９ｄは、コンタクトを介して、電源電圧Ｖｄｄを供給する配線に接続される。第１層の配線２９は、垂直信号線１０７に接続される。
なお、この際、第６ソース／ドレイン３９ｂは、図２３に示すように、第７ソース／ドレイン３９ｃと所定間隔離して配置される。
第２トランジスタ群３９では、第５ソース／ドレイン３９ａ、リセットゲート１４ｐ及び第６ソース／ドレイン３９ｂでリセットトランジスタが構成される。また、第７ソース／ドレイン３９ｃ、第２増幅ゲート１３ｐ及び第８ソース／ドレイン３９ｄで第２増幅トランジスタが構成される。
図２４に、本実施形態の固体撮像装置における共有画素単位部の等価回路図を示す。
図２４では、垂直信号線１０７、及び、電源電位Ｖｄｄを供給する配線の間に、第１増幅トランジスタ及び第２増幅トランジスタが並列接続されている。すなわち、図２４の等価回路図は、第４の実施形態で説明した図１２の等価回路図において、垂直信号線１０７と電源電位Ｖｄｄを供給する配線との間に、２つの増幅トランジスタを並列接続させた構成となっている。また、図２３のダミートランジスタは、配線と接続されていないため、図２４の等価回路図には示されていない。本実施形態の図２４と第９の実施形態の図２２とを比較すると、リセットトランジスタがダミートランジスタに入れ替わったことにより、図２２のリセットトランジスタが１つなくなっている。
本実施形態では、第１トランジスタ群７５の第１増幅ゲート１３ｔと第２トランジスタ群３９の第２増幅ゲート１３ｐを、同等の寸法及び面積としている。また、第１トランジスタ群７５のダミーゲート７５ｂと第２トランジスタ群３９のリセットゲート１４ｐを、同等の寸法及び面積としている。また、本実施形態では、増幅ゲート１３ｔ，１３ｐの面積を、ダミーゲート７５ｂ及びリセットゲート１４ｐの面積よりも大きくしている。
図２３では、ゲートの面積の総和が、第１トランジスタ群７５及び第２トランジスタ群３９で同程度となっている。これにより、共有画素単位部２５０内において、第１トランジスタ群７５におけるゲートの占有面積と、第２トランジスタ群３９におけるゲートの占有面積とが略対称となる。すなわち、本実施形態においても、第１トランジスタ群７５のレイアウト構成が第２トランジスタ３９のレイアウト構成と略対称となる。それゆえ、本実施形態のＣＭＯＳイメージセンサにおいても、第１トランジスタ群７５及び第２トランジスタ群３９間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
さらに、本実施形態では、８画素を共有する共有画素単位部２５０において、２つの増幅トランジスタを設けていることにより、１つの増幅トランジスタのみを設けた場合と比較して、増幅トランジスタ全体の面積を増大させることができる。これにより、ランダムノイズを改善することができる。また、並列した２つの増幅トランジスタによって増幅トランジスタの幅Ｗを増大させて、Ｗ／Ｌに従って増大する相互コンダクタンスｇｍも増大させることができ、増幅トランジスタの駆動能力を向上して、高速化や適合性の向上を図ることができる。そして、並列した２つの増幅トランジスタを第１トランジスタ群７５及び第２トランジスタ群３９に振り分けているので、並列した２つの増幅トランジスタを同一トランジスタ群に形成した構成と比較して、トランジスタ群のレイアウト構成の対称性を向上できる。
第７〜１０の実施形態の、画素を共有する共有画素単位部において、２つの増幅トランジスタを設けている構成は、これらの実施形態の８画素を共有する構成に限定されない。４画素共有のＦＤ領域を２ｎ（ｎは２以上の整数）個接続して、８ｎ画素を共有する構成においても、同様に増幅トランジスタを複数個設けて、相互コンダクタンスを増大させることができる。これにより、増幅トランジスタの駆動能力を向上して、高速化や適合性の向上を図ることができる。
＜１２．第１１の実施形態＞
第１１の実施形態では、上記第１〜３、７〜８の実施形態とは構成が異なる、４トランジスタ型の裏面照射型ＣＭＯＳイメージセンサの他の構成例を示す。なお、本実施形態に係るＣＭＯＳイメージセンサの全体構成は、上記第１の実施形態（図１）と同様の構成であるので、ここでは、その説明を省略する。
［共有画素単位部の構成］
本実施形態において、共有画素単位部の構成は、図３に示した上記第１の実施形態の共有画素単位部の構成に対して、図３の８画素を４画素ずつに分けて、それぞれを４画素共有とした構成となっている。すなわち、図３において、第１フォトダイオード１１１〜第４フォトダイオード１１４と、第５フォトダイオード１１５〜第８フォトダイオード１１８を、それぞれ独立した４画素共有の構成としている。
［共有画素単位部のレイアウト］
図２５に、本実施形態のＣＭＯＳイメージセンサ（固体撮像装置）における共有画素単位部のレイアウト構成の概略平面図を示す。なお、図２５に示す本実施形態の共有画素単位部４００において、図４に示す第１の実施形態の共有画素単位部１１０や、図１６に示す第７の実施形態の共有画素単位部１８０と同様の構成には、同じ符号を付して示す。
共有画素単位部４００は、４つの画素を共有する共有画素単位部であり、第１受光部２１と、第２受光部２２と、第１トランジスタ群４０１と、第２トランジスタ群４０２とで構成される。なお、図２５では図示を省略しているが、図４に示した第１のウエルコンタクト２３ａ及び第２のウエルコンタクト２３ｂと同様に、ウエルコンタクトが設けられている。一方で、図２５では、図４では図示を省略した、ＦＤ領域１６ａ，１６ｂやトランジスタ群４０１，４０２の間を接続する、配線４０３，４０４，４０５，４０６及び垂直信号線４１１，４１２を図示している。
図２５に示すように、本実施形態の共有画素単位部４００は、図５の共有画素単位部１２０に対して、３つのトランジスタの左右の配置を同じにした構成の第１トランジスタ群４０１と、左右の配置を逆にした構成の第２トランジスタ群４０２とを有している。そして、本実施形態において、第１受光部２１及び第２受光部２２の構成は、図４に示した第１の実施形態と同様であるが、第１受光部２１と第２受光部２２が電気的に接続されていない点で第１の実施形態とは異なっている。
第１トランジスタ群４０１は、図２５に示すように、第１受光部２１と第２受光部２２との間に配置される。また、第２トランジスタ群４０２は、第２受光部２２の周辺領域において、第２受光部２２の第１トランジスタ群４０１の配置側とは反対側の領域に配置される。
なお、本実施形態においても、上記第１の実施形態と同様に、各トランジスタ群は、横方向（図２５中のＸ方向）に沿って、受光部の一方の端部付近の位置から他方の端部付近の位置まで延在して形成される。
さらに、図２５には示さないが、第１受光部２１、第２受光部２２、第１トランジスタ群４０１及び第２トランジスタ群４０２は、Ｓｉ基板内に形成された所定のウエル領域に形成される。そして、本実施形態では、図示しないが、第１の実施形態と同様に、該ウエル領域と内部配線とを電気的に接続するウエルコンタクトを２つに分けて設ける。
第１トランジスタ群４０１は、リセットトランジスタと増幅トランジスタと選択トランジスタの３つのトランジスタで構成する。第１トランジスタ群４０１は、図２５に示すように、リセットトランジスタのリセットゲート１４ｖと、増幅トランジスタの増幅ゲート１３ｖと、選択トランジスタの選択ゲート１５ｖと、第１ソース／ドレイン４０１ａ〜第４ソース／ドレイン４０１ｄを有する。本実施形態では、図中Ｘ方向に沿って右から左へ、第１ソース／ドレイン４０１ａ、リセットゲート１４ｖ、第２ソース／ドレイン４０１ｂ、増幅ゲート１３ｖ、第３ソース／ドレイン４０１ｃ、選択ゲート１５ｖ、第４ソース／ドレイン４０１ｄの順で配置する。なお、図２５では、図４には示していない、増幅ゲート１３ｖや第１ソース／ドレイン４０１ａ、第４ソース／ドレイン４０１ｄと配線とのコンタクトを示している。増幅ゲート１３ｖは、コンタクトを介して、配線４０３に接続される。第１ソース／ドレイン４０１ａは、コンタクトを介して、配線４０３に接続される。第４ソース／ドレイン４０１ｄは、コンタクトを介して、配線４０５に接続される。また、配線４０３は、コンタクトを介して、第１受光部２１のＦＤ領域１６ａに接続される。配線４０５は、コンタクトを介して、第１垂直信号線４１１に接続される。
第２トランジスタ群４０２も、リセットトランジスタと増幅トランジスタと選択トランジスタの３つのトランジスタで構成する。第２トランジスタ群４０２は、図２５に示すように、リセットトランジスタのリセットゲート１４ｗと、増幅トランジスタの増幅ゲート１３ｗと、選択トランジスタの選択ゲート１５ｗと、第５ソース／ドレイン４０２ａ〜第８ソース／ドレイン４０２ｄを有する。本実施形態では、図中Ｘ方向に沿って右から左へ、第５ソース／ドレイン４０２ａ、選択ゲート１５ｗ、第６ソース／ドレイン４０２ｂ、増幅ゲート１３ｗ、第７ソース／ドレイン４０２ｃ、リセットゲート１４ｗ、第８ソース／ドレイン４０２ｄの順で配置する。なお、図２５では、図４には示していない、増幅ゲート１３ｗや第５ソース／ドレイン４０２ａ、第８ソース／ドレイン４０２ｄと配線とのコンタクトを示している。増幅ゲート１３ｗは、コンタクトを介して、配線４０４に接続される。第５ソース／ドレイン４０２ａは、コンタクトを介して、配線４０６に接続される。第８ソース／ドレイン４０２ｄは、コンタクトを介して、配線４０４に接続される。また、配線４０４は、コンタクトを介して、第２受光部２２のＦＤ領域１６ｂに接続される。配線４０６は、コンタクトを介して、第２垂直信号線４１２に接続される。
配線４０３及び配線４０４は、転送ゲート１２１ａ〜１２８ａや増幅ゲート１３ｖ，１３ｗ、リセットゲート１４ｖ，１４ｗ、選択ゲート１５ｖ，１５ｗよりも上層の配線として形成されている。第１垂直信号線４１１及び第２垂直信号線４１２は、配線４０３及び配線４０４よりもさらに上層の配線として形成されている。なお、配線４０５及び配線４０６は、図２５ではＬ字状の１本の配線としているが、Ｙ方向に延びる下層の配線とＸ方向に延びる上層の配線とをコンタクトして形成してもよい。
第１垂直信号線４１１と、第２垂直信号線４１２とは、受光部２１，２２の中心線に対して線対称に配置されている。また、第１垂直信号線４１１と第２垂直信号線４１２とは、図１のカラム処理部１０３の別々のカラムに接続されており、それぞれのカラムから信号が読み出される。
第１垂直信号線４１１が、第１のトランジスタ群４０１の第４ソース／ドレイン４０１ｄに接続され、第１トランジスタ群４０１の第１ソース／ドレイン４０１ａが、配線４０３により第１受光部２１のＦＤ領域１６ａに接続されている。これにより、第１受光部２１のＦＤ領域１６ａにおける電荷に基づく信号が、第１垂直信号線４１１に読み出される。
第２垂直信号線４１２が、第２のトランジスタ群４０２の第５ソース／ドレイン４０２ａに接続され、第２トランジスタ群４０２の第８ソース／ドレイン４０２ｄが、配線４０４により第２受光部２２のＦＤ領域１６ｂに接続されている。これにより、第２受光部２２のＦＤ領域１６ｂにおける電荷に基づく信号が、第２垂直信号線４１２に読み出される。
このように、第１受光部２１及び第２受光部２２について、それぞれの電荷に基づく信号を、異なる垂直信号線に読み出すことにより、高速化を図ることができる。
本実施形態では、第１トランジスタ群４０１の増幅ゲート１３ｖと第２トランジスタ群４０２の増幅ゲート１３ｗを、同等の寸法及び面積としている。第１トランジスタ群４０１のリセット１４ｖと第２トランジスタ群４０２のリセットゲート１４ｗを、同等の寸法及び面積としている。第１トランジスタ群４０１の選択ゲート１５ｖと第２トランジスタ群４０２の選択ゲート１５ｗを、同等の寸法及び面積としている。
すなわち、図２５では、ゲートの面積の総和が、第１トランジスタ群４０１及び第２トランジスタ群４０２で同程度となっている。これにより、共有画素単位部４００内において、第１トランジスタ群４０１におけるゲートの占有面積と、第２トランジスタ群４０２におけるゲートの占有面積とが略対称となる。すなわち、本実施形態においても、第１トランジスタ群４０１のレイアウト構成が第２トランジスタ群４０２のレイアウト構成と略対称となる。それゆえ、本実施形態のＣＭＯＳイメージセンサにおいても、第１トランジスタ群４０１及び第２トランジスタ群４０２間のレイアウト構成の非対称性により発生する上記問題を解消することができ、上記第１の実施形態と同様の効果が得られる。
本実施形態では、さらに、配線４０３及び第１トランジスタ群４０１の３つのトランジスタと、配線４０４及び第２トランジスタ群４０２の３つのトランジスタとで、左右逆に（受光部２１，２２の中心線に対して線対称に）配置している。すなわち、第１トランジスタ群４０１及び第２トランジスタ群４０２において、各トランジスタ群のトランジスタとトランジスタに接続された配線を、左右逆に（受光部２１，２２の中心線に対して線対称に）配置している。これにより、配線４０３と第２垂直信号線４１２との距離、配線４０４と第１垂直信号線４１１との距離が、等しくなる。即ち、その受光部のＦＤ領域に接続された配線と、その受光部には接続されていない方の垂直信号線との距離が、第１受光部２１及び第２受光部２２で等しくなる。従って、ＦＤ領域に接続された配線と垂直信号線との間で生じる容量が、第１受光部２１及び第２受光部２２で等しくなり、ノイズ耐性や各種の電気的クロストークが均一になって、良質な画像が得られる。
これに対して、第１受光部２１及び第２受光部２２で、ＦＤ領域に接続された配線及びトランジスタ群の３つのトランジスタの配置を同じ配置とした場合には、ＦＤ領域に接続された配線と垂直信号線との距離が異なるので、この間に生じる容量に差を生じる。この場合、容量の差に起因して、画像に差を生じて、線欠陥や点欠陥等として現れることがある。
なお、上記各実施形態の構成において、第１トランジスタ群と第２トランジスタ群とを入れ替えた構成とすることも可能であり、そのような構成も本開示による技術の範囲内に含まれる。
＜１３．第１２の実施形態＞
上述した各種実施形態及び各種変形例のＣＭＯＳイメージセンサ（固体撮像装置）は、固体撮像装置で画像を取り込む機能を有する任意の電子機器に搭載して用いることができる。電子機器としては、例えば、デジタルスチルカメラ、ビデオカメラ等の撮像装置（カメラシステム）、携帯電話機等の撮像機能を有する携帯端末装置、又は、固体撮像装置を含む画像取り込み部を備えた複写機などが挙げられる。ここでは、電子機器として撮像装置を例に挙げ、その構成について説明する。なお、電子機器に搭載されるカメラモジュールを撮像装置と称する場合もある。
図２６に、上記各種実施形態及び各種変形例のＣＭＯＳイメージセンサを適用した撮像装置の概略ブロック構成を示す。
撮像装置３００は、光学部３０１、ＣＭＯＳイメージセンサ３０２、及び、カメラ信号処理回路であるＤＳＰ回路３０３（信号処理回路）を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７及び電源部３０８を備える。なお、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７及び電源部３０８は、バスライン３０９を介して互いに電気的に接続される。
光学部３０１は、例えばレンズ群等で構成される。光学部３０１は、被写体からの入射光（像光）を取り込んで、ＣＭＯＳイメージセンサ３０２の撮像面上に入射光を結像する。
ＣＭＯＳイメージセンサ３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。なお、ＣＭＯＳイメージセンサ３０２は、例えば、上述した各種実施形態及び各種変形例で説明したＣＭＯＳイメージセンサで構成される。それゆえ、本実施形態の撮像装置３００では、例えば画素の微細化が進んでも複数のフォトダイオード間における例えば感度や飽和電荷量等の特性のばらつきを小さくすることができ、高画質画像の撮影が可能になる。
表示部３０５は、例えば液晶パネル、有機ＥＬ(Electro Luminescence)パネル等のパネルを備える表示装置で構成され、ＣＭＯＳイメージセンサ３０２で撮像された動画又は静止画を表示する。記録部３０６は、ＣＭＯＳイメージセンサ３０２で撮像された動画又は静止画を、例えば、ビデオテープ、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部３０７は、ユーザの所定操作に基づいて、撮像装置３００が有する各種機能を動作させるための操作指令信号を出力する。電源部３０８は、ＣＭＯＳイメージセンサ３０２、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６及び操作部３０７の動作電源となる各種電源を、それぞれ対応する各部に適宜供給する。
なお、図２６に示す撮像装置３００において、ＣＭＯＳイメージセンサ３０２は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
以上、本開示に係る各種実施形態及び各種変形例の固体撮像装置及びそれを備える電子機器について説明したが、本開示は、上記各種実施形態及び各種変形例に限定されない。例えば、上述した第１トランジスタ群及び第２トランジスタ群間のレイアウト構成の非対称性により発生するフォトダイオードの出力特性への悪影響を十分抑制できる範囲内であれば、共有画素単位部のレイアウト構成を任意に設定することができる。より具体的には、現状では、感度のばらつきが例えば約０．１％以下等であれば実用上問題は無いので、例えば、感度のばらつきが約０．１％以下となるような構成であれば、共有画素単位部のレイアウト構成を任意に設定することができる。
また、上記各種実施形態及び各種変形例では、共有画素単位部内に２つのトランジスタ群を設ける例を説明したが、本開示は、これに限定されず、共有画素単位部内に３つ以上のトランジスタ群を設けてもよい。この場合、少なくとも２つのトランジスタ群間においてゲート及び／又はソース／ドレインのレイアウト構成が対称であればよい。
さらに、第１トランジスタ群及び第２トランジスタ群間のレイアウト構成の非対称性により発生する問題は、上述のように、フォトダイオードの光入射側に設けられた配線層のレイアウト形態によっては、表面照射型ＣＭＯＳイメージセンサでも起こり得る。それゆえ、上述した各種実施形態及び各種変形例の共有画素単位部のレイアウトは、画素共有技術を用いた表面照射型ＣＭＯＳイメージセンサにも適用可能であり、同様の効果が得られる。
また、本開示に係る各種実施形態及び各種変形例の共有画素単位部のレイアウト構成は、共有画素単位部内で共有する各種トランジスタを複数個のトランジスタ群に配置する任意に用途に適宜適用することができる。
なお、本開示は、以下のような構成も取ることができる。
（１）
複数の光電変換部と、
前記複数の光電変換部で共有され、前記複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換するフローティングディフュージョン部と、
前記複数の光電変換部に対してそれぞれ設けられ、前記複数の光電変換部で生成された電荷を前記フローティングディフュージョン部にそれぞれ転送する複数の転送部と、
前記フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する第１トランジスタ群と、
前記フローティングディフュージョン部に電気的に接続され、前記第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、前記第１トランジスタ群とは別の領域に設けられた第２トランジスタ群と
を備える固体撮像装置。
（２）
前記フローティングディフュージョン部で変換された前記電圧信号に対して同じ動作を行う複数のトランジスタのゲート及びソース／ドレインが、前記第１トランジスタ群及び前記第２トランジスタ群の一方に設けられた
（１）に記載の固体撮像装置。
（３）
前記フローティングディフュージョン部で変換された前記電圧信号に対して同じ動作を行う複数のトランジスタのうち、一部のトランジスタのゲート及びソース／ドレインが前記第１トランジスタ群に設けられ、残りのトランジスタのゲート及びソース／ドレインが前記第２トランジスタ群に設けられた
（１）に記載の固体撮像装置。
（４）
前記同じ動作を行う複数のトランジスタのうち、一部のトランジスタがトランジスタとして作用しない
（２）又は（３）に記載の固体撮像装置。
（５）
前記第１トランジスタ群及び前記第２トランジスタ群の少なくとも一方に、ダミーゲートが設けられた
（１）〜（４）のいずれか一項に記載の固体撮像装置。
（６）
前記フローティングディフュージョン部で変換された前記電圧信号に対して互いに異なる動作を行う複数のトランジスタのうち、一部のトランジスタのゲート及びソース／ドレインが前記第１トランジスタ群に設けられ、残りのトランジスタのゲート及びソース／ドレインが前記第２トランジスタ群に設けられた
（１）に記載の固体撮像装置。
（７）
さらに、ウエルコンタクトを備え、
前記ウエルコンタクトが、前記複数の光電変換部の形成領域の周辺領域において、前記第１トランジスタ群及び前記第２トランジスタ群の形成領域とは別の領域に形成され、かつ、前記第１トランジスタ群から前記第２トランジスタ群に向かう方向と該ウエルコンタクトから前記フローティングディフュージョン部に向かう方向とが互いに直交するような位置に形成された
（１）〜（６）のいずれか一項に記載の固体撮像装置。
（８）
さらに、前記複数の光電変換部の光照射側とは反対側に設けられた配線部を備える
（１）〜（７）のいずれか一項に記載の固体撮像装置。
（９）
前記第１トランジスタ群及び前記第２トランジスタ群のそれぞれに増幅トランジスタが設けられ、前記第１トランジスタ群の増幅トランジスタと前記第２トランジスタ群の増幅トランジスタが並列接続された
（１）に記載の固体撮像装置。
（１０）
前記第１トランジスタ群及び前記第２トランジスタ群のうちの一方のトランジスタ群のみに、リセットトランジスタが設けられた
（９）に記載の固体撮像装置。
（１１）
前記第１トランジスタ群及び前記第２トランジスタ群のそれぞれにリセットトランジスタが設けられ、前記第１トランジスタ群のリセットトランジスタと前記第２トランジスタ群のリセットトランジスタが並列接続された
（９）に記載の固体撮像装置。
（１２）
前記第１トランジスタ群及び前記第２トランジスタ群のうちの他方のトランジスタ群に、選択トランジスタが設けられた
（１０）に記載の固体撮像装置。
（１３）
前記第１トランジスタ群及び前記第２トランジスタ群のうちの他方のトランジスタ群に、ダミーゲートが設けられた
（１０）に記載の固体撮像装置。
（１４）
前記複数の光電変換部、前記フローティングディフュージョン部、及び前記複数の転送部を含んで受光部が構成され、
前記第１トランジスタ群及び前記第２トランジスタ群において、各トランジスタ群のトランジスタ及びトランジスタに接続された配線の配置が、前記受光部の中心線に対して対称な関係にある
（１）に記載の固体撮像装置。
（１５）
複数の光電変換部と、前記複数の光電変換部で共有され、前記複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換するフローティングディフュージョン部と、前記複数の光電変換部に対してそれぞれ設けられ、前記複数の光電変換部で生成された電荷を前記フローティングディフュージョン部にそれぞれ転送する複数の転送部と、前記フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する第１トランジスタ群と、前記フローティングディフュージョン部に電気的に接続され、前記第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、前記第１トランジスタ群とは別の領域に設けられた第２トランジスタ群とを含む固体撮像装置と、
前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
を備える電子機器。
１３…増幅トランジスタ、１３ａ…増幅ゲート、１４…リセットトランジスタ、１４ａ…第１リセットゲート、１４ｂ…第２リセットゲート、１５…選択トランジスタ、１５ａ…選択ゲート、１６…ＦＤ領域、１６ａ…第１ＦＤ領域、１６ｂ…第２ＦＤ領域、２１…第１受光部、２２…第２受光部、２３ａ…第１ウエルコンタクト、２３ｂ…第２ウエルコンタクト、３１…第１トランジスタ群、３１ａ〜３１ｃ…第１〜第３ソース／ドレイン、３２…第２トランジスタ群、３２ａ〜３２ｃ…第４〜第６ソース／ドレイン、１００…ＣＭＯＳイメージセンサ、１０１…画素アレイ部、１１０…共有画素単位部、１１１〜１１８…第１〜第８フォトダイオード、１２１〜１２８…第１〜第８転送トランジスタ、１２１ａ〜１２８ａ…第１〜第８転送ゲート

Claims (7)

  1. 複数の光電変換部と、
    前記複数の光電変換部で共有され、前記複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換するフローティングディフュージョン部と、
    前記複数の光電変換部に対してそれぞれ設けられ、前記複数の光電変換部で生成された電荷を前記フローティングディフュージョン部にそれぞれ転送する複数の転送部と、
    前記フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する第１トランジスタ群と、
    前記フローティングディフュージョン部に電気的に接続され、前記第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、前記第１トランジスタ群とは別の領域に設けられた第２トランジスタ群とを備え、
    前記第１トランジスタ群及び前記第２トランジスタ群のそれぞれに増幅トランジスタが設けられ、前記第１トランジスタ群の増幅トランジスタと前記第２トランジスタ群の増幅トランジスタが並列接続され、
    前記第１トランジスタ群及び前記第２トランジスタ群のうちの一方のトランジスタ群のみに、リセットトランジスタが設けられた
    固体撮像装置。
  2. 前記第１トランジスタ群及び前記第２トランジスタ群のうちの他方のトランジスタ群に、選択トランジスタが設けられた
    請求項１に記載の固体撮像装置。
  3. 前記第１トランジスタ群及び前記第２トランジスタ群のうちの他方のトランジスタ群に、ダミーゲートが設けられた
    請求項１に記載の固体撮像装置。
  4. 複数の光電変換部と、
    前記複数の光電変換部で共有され、前記複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換するフローティングディフュージョン部と、
    前記複数の光電変換部に対してそれぞれ設けられ、前記複数の光電変換部で生成された電荷を前記フローティングディフュージョン部にそれぞれ転送する複数の転送部と、
    前記フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する第１トランジスタ群と、
    前記フローティングディフュージョン部に電気的に接続され、前記第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、前記第１トランジスタ群とは別の領域に設けられた第２トランジスタ群とを備え、
    前記第１トランジスタ群に１つの増幅トランジスタと１つの選択トランジスタが設けられ、
    前記第２トランジスタ群に２つのリセットトランジスタが設けられた
    固体撮像装置。
  5. 複数の光電変換部と、
    前記複数の光電変換部で共有され、前記複数の光電変換部のそれぞれで生成された電荷を電圧信号に変換するフローティングディフュージョン部と、
    前記複数の光電変換部に対してそれぞれ設けられ、前記複数の光電変換部で生成された電荷を前記フローティングディフュージョン部にそれぞれ転送する複数の転送部と、
    前記フローティングディフュージョン部に電気的に接続され、かつ、第１のレイアウト構成で配置されたゲート及びソース／ドレインを有する第１トランジスタ群と、
    前記フローティングディフュージョン部に電気的に接続され、前記第１のレイアウト構成と対称的な第２のレイアウト構成で配置されたゲート及びソース／ドレインを有し、かつ、前記第１トランジスタ群とは別の領域に設けられた第２トランジスタ群とを備え、
    前記第１トランジスタ群に１つの増幅トランジスタが設けられ、
    前記第２トランジスタ群に１つのリセットトランジスタと１つの選択トランジスタが設けられた
    固体撮像装置。
  6. 前記増幅トランジスタのゲートの面積は、前記リセットトランジスタのゲートの面積と前記選択トランジスタのゲートの面積との総和と、略同じである請求項５に記載の固体撮像装置。
  7. 請求項１〜請求項６のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
    を備える電子機器。
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