JP2011216673A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

Abstract

【課題】高画質な画像を取得する。
【解決手段】単位画素１２０Ａは、入射光量に応じた電荷を発生して内部に蓄積するフォトダイオード１２１と、フォトダイオード１２１によって変換された電荷を読み出されるまで保持するメモリ部１２３と、フォトダイオード１２１とメモリ部１２３との間の領域に配置されるＮ−の不純物拡散領域１３７からなり、露光期間中においてフォトダイオード１２１で発生した所定電荷量を超える電荷だけをメモリ部１２３に転送するオーバーフローパス１３０と、オーバーフローパス１３０の下部の領域に配置され、Ｐ型ウェル層１３２よりも不純物濃度が高いＰ＋の不純物拡散領域１３８とを備える。本発明は、例えば、固体撮像素子に適用できる。
【選択図】図３

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関し、特に、高画質な画像を取得することができるようにした固体撮像装置、固体撮像装置の製造方法、および電子機器に関する。

従来、固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器において、様々な用途に供されている。固体撮像装置には、画素ごとに増幅素子を備えたAPS（Active Pixel Sensor）があり、光電変換素子であるフォトダイオードに蓄積された信号電荷を、MOS（Metal Oxide Semiconductor）トランジスタを介して読み出すCMOS（complementary MOS）イメージセンサが広く利用されている。

従来のCMOSイメージセンサの単位画素は、例えば、ＨＡＤ（Hole Accumulated Diode）構造からなるフォトダイオードと、フォトダイオードに対し転送ゲートを挟んだ位置に配置される浮遊拡散領域（ＦＤ：Floating Diffusion）とを備えて構成される。これらに加えて、単位画素は、リセットトランジスタ、セレクトトランジスタ、およびアンプトランジスタを備えている。

CMOSイメージセンサでは、一般的に、フォトダイオードに蓄積された信号電荷を読み出す読み出し動作が画素アレイの行ごとに実行され、読み出し動作が終了した画素は、その終了時点から、再度、信号電荷の蓄積を開始する。このように画素アレイの行ごとに読み出し動作を行うことにより、CMOSイメージセンサにおいては、全ての画素において信号電荷の蓄積期間を一致させることができず、被写体が動いている場合などに撮像画像に歪が生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写ることになる。

このような像に歪みが生じることを回避するために、各画素の露光期間が同一となるようなCMOSイメージセンサの全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。

CMOSイメージセンサにおけるグローバルシャッタを実現させる方法として、例えば、各画素におけるフォトダイオードと浮遊拡散領域との間に、電荷保持領域を設ける方法がある。ところが、各画素に電荷保持領域を設けた場合、フォトダイオードの面積が制限されてしまい、電荷保持領域を設けない構造の画素よりも、飽和電荷量が減少することになる。

そこで、本願出願人は、フォトダイオードの最大電荷量が減少することを回避するために、フォトダイオードと電荷保持領域とがオーバーフローパスで一体化した画素構造を提案している（例えば、特許文献１参照）。

特開２００９−２６８０８３号公報

しかしながら、特許文献１に記載されている構造のCMOSイメージセンサでは、フォトダイオードと電荷保持領域とに挟まれたオーバーフローパスのポテンシャル障壁が、製造ばらつきなどによる不純物濃度の変化によって、容易に変動することがあった。特に、画素サイズが縮小されて画素構造が微細になるに従い、不純物濃度の変化を制御することは困難になる。

具体的には、特許文献１のオーバーフローパスの構造では、オーバーフローパスのポテンシャル障壁が、単一の不純物層によって決定されており、所定のポテンシャル障壁を実現する際に、オーバーフローパスの下方の領域（深さ方向に離れた領域）では、ポテンシャルを制御することが難しい。従って、そのオーバーフローパスの下方の領域では、その両側に存在するフォトダイオードおよび電荷保持領域の影響を受けることで、ポテンシャルが変動してしまう。

特に、CMOSイメージセンサのチップサイズの小型化に伴い、単位画素の面積が縮小された場合、そのオーバーフローパスの下方の領域では、フォトダイオードおよび電荷保持領域の影響を受けやすくなり、ポテンシャルがより変動することになる。このように、オーバーフローパスの下方の領域が、フォトダイオードおよび電荷保持領域の影響を受ける結果、短チャネル効果によるパンチスルー現象が生じやすくなり、フォトダイオードにおいて安定して所定の信号電荷を蓄積することが困難となる。

このように、フォトダイオードにおいて安定して所定の信号電荷を蓄積することができない場合、撮像画像の画質が低下することになる。従って、固体撮像素子が有する各画素のオーバーフローパスの下方の領域におけるポテンシャルの変動を抑制し、撮像画像の画質を向上させることが求められている。

本発明は、このような状況に鑑みてなされたものであり、高画質な画像を取得することができるようにするものである。

本発明の第１の側面の固体撮像素子は、半導体基板の表面側に形成される第２の導電型による半導体領域と、第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路と、前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層とを備える。

本発明の第２の側面の固体撮像素子の製造方法は、第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子を形成し、前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域を形成し、前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を形成し、前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、半導体基板の表面側に形成される前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層を形成するステップを含む。

本発明の第３の側面の電子機器は、半導体基板の表面側に形成される第２の導電型による半導体領域と、第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路と、前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層とを備える固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記光電変換素子から前記電荷保持領域に転送された前記電荷を順次読み出す。

本発明の第１乃至第３の側面においては、光電変換素子と電荷保持領域との間の領域であって、かつ、中間転送経路の下部の領域に配置され、半導体基板の表面側に形成される第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層が設けられる。

本発明の第１および第３の側面によれば、高画質な画像を取得することができる。また、本発明の第２の側面によれば、高画質な画像を取得する固体撮像素子を製造することができる。

本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 第１の実施の形態である単位画素の構成を示す図である。 第１の実施の形態である単位画素の構成を示す平面図および断面図である。 ポテンシャル状態を示す図である。 単位画素の製造方法について説明する図である。 第２の実施の形態における単位画素の断面図である。 単位画素における効果について説明する図である。 単位画素における効果について説明する図である。 第３の実施の形態における単位画素の断面図である。 第４の実施の形態における単位画素の断面図である。 第５の実施の形態における単位画素の断面図である。 第６の実施の形態における単位画素の断面図である。 単位画素の製造方法について説明する図である。 第７の実施の形態における単位画素の平面図である。 第７の実施の形態における単位画素の断面図およびポテンシャル状態である。 単位画素のその他の第１構成例の構造を示す図である。 単位画素のその他の第２構成例の構造を示す図である。 単位画素のその他の第３構成例の構造を示す図である。 本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１は、本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。

［固体撮像素子の構成例］
図１は、本発明が適用される固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。

ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。

画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図２の単位画素１２０Ａ）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。

画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。

ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。

垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。

水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。

システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。

信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

［単位画素の構造］
次に、画素アレイ部１１１に行列状に配置されている単位画素１２０Ａの具体的な構造について説明する。単位画素１２０Ａは、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域（以下、「メモリ部」と記述する）を有している。

図２は、単位画素１２０Ａの構成を示す図である。

単位画素１２０Ａは、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３（Ｐ＋）を基板表面側に形成してＮ型埋め込み層１３４（Ｎ）を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。

単位画素１２０Ａは、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、単位画素１２０Ａは、フォトダイオード１２１に光を導入する開口部や、各トランジスタのコンタクト部など以外の部分を遮光する遮光膜（図示せず）により遮光されている。

第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。また、第１転送ゲート１２２には、即ち、ゲート電極１２２Ａの下で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分には、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０が形成される。さらに、不純物拡散領域１３７の直下には、不純物拡散領域１３７とは逆の導電型からなる濃いＰ＋の不純物拡散領域１３８（Ｐ型ウェル層１３２よりも不純物濃度が高いＰ型の不純物層）が設けられている。なお、不純物拡散領域１３７および１３８については、図３および４を参照して後述する。

メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５（Ｎ）によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。

第２転送ゲート１２４は、メモリ部１２３に保持された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層（Ｎ＋＋）からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。

単位画素１２０Ａはさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図２の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図２で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。

選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０Ａを選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。

リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。

単位画素１２０Ａはさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６（Ｎ＋＋）に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＡが印加されている。

［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。

本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面に光電荷とは逆の極性のキャリアを蓄積できるピニング状態となるように設定される。

本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧がＰ型ウェル層１３２に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。

第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面に光電荷とは逆の極性のキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。

第１転送ゲート１２２のゲート電極１２２Ａの電位を、Ｐ型ウェル層１３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。

なお、図２の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生する暗電流を同様に抑えることが可能である。また、以下で説明する各実施の形態においては、Ｎ型基板を用いた構成例について説明しているが、Ｐ型基板を用いることも可能である。その場合、例えば図２に示した構成例では、Ｎ型基板１３１およびＰ型ウェル層１３２のいずれもＰ型半導体領域で形成される。

ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。

なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の複数行の画素に対してグローバル露光を行う場合でも本発明は適用可能である。

［第１の実施の形態］
次に、図３および図４を参照して、第１の実施の形態における単位画素１２０Ａの構成について説明する。なお、図３および図４、並びに以下の図面では、図２の単位画素と共通する構成要素には同一の符号を付し、その詳細な説明は省略する。

図３Ａは、単位画素１２０Ａの構成を示す平面図であり、図３Ｂは、図３Ａの平面図に示されている矢印Ａ−Ａ’に沿った単位画素１２０Ａの断面図である。

図３に示すように、単位画素１２０Ａには、フォトダイオード１２１、メモリ部１２３、および浮遊拡散領域１２５が配置されている。フォトダイオード１２１およびメモリ部１２３は、電荷排出時に空乏状態となる不純物濃度で形成され、浮遊拡散領域１２５は、電圧を取り出すための配線コンタクトが電気的に接続できる不純物濃度で形成される。

また、単位画素１２０Ａでは、フォトダイオード１２１とメモリ部１２３との間に第１転送ゲート１２２が設けられ、メモリ部１２３と浮遊拡散領域１２５との間に第２転送ゲート１２４が設けられている。また、第１転送ゲート１２２およびメモリ部１２３を覆うようにゲート電極１２２Ａが設けられ、第２転送ゲート１２４を覆うようにゲート電極１２４Ａが設けられている。

そして、単位画素１２０Ａでは、フォトダイオード１２１とメモリ部１２３との境界部分に形成されている第１転送ゲート１２２が設けられた領域に、所定量以上の信号電荷をフォトダイオード１２１からメモリ部１２３に自動的に排出するオーバーフローパス１３０が形成されている。ここで、第１転送ゲート１２２のゲート電極１２２Ａには、ゲート電極１２２Ａ下部のシリコン表面にホール（Hole）が蓄積するために必要な十分な負の電圧が印加されているものとする。

図３Ｂに示すように、単位画素１２０Ａでは、ゲート電極１２２Ａの直下のフォトダイオード１２１とメモリ部１２３との境界部分の表面側に、フォトダイオード１２１およびメモリ部１２３を形成する不純物（Ｎ）と同一の導電型からなるＮ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０が形成されている。さらに、単位画素１２０Ａでは、不純物拡散領域１３７の直下に、不純物拡散領域１３７とは逆の導電型からなる濃いＰ＋の不純物拡散領域１３８が設けられている。

より具体的には、Ｎ型基板１３１上にＰ型ウェル層１３２が形成され、フォトダイオード１２１は、ＨＡＤ（Hole Accumulated Diode）構造からなるものとする。フォトダイオード１２１を構成するＮ型埋め込み層１３４の不純物濃度は、例えば、１０^１６〜１０^１８ｃｍ^−３程度とし、フォトダイオード１２１の表面に形成されるＰ型層１３３の不純物濃度は、例えば、１０^１７〜１０^１８ｃｍ^−３程度とする。また、メモリ部１２３を形成するＮ型の埋め込みチャネル１３５の不純物濃度は、フォトダイオード１２１のＮ型埋め込み層１３４と同様に、１０^１６〜１０^１８ｃｍ^−３程度で形成される。

そして、オーバーフローパス１３０を形成する不純物拡散領域１３７は、メモリ部１２３を形成するＮ型の埋め込みチャネル１３５よりも、接合深さは浅く、かつ、不純物濃度は低く設定される。また、オーバーフローパス１３０の下方に設けられる不純物拡散領域１３８は、フォトダイオード１２１およびメモリ部１２３が信号電荷を蓄積した状態において、フォトダイオード１２１およびメモリ部１２３のポテンシャルの侵入によって空乏状態とならない不純物濃度で形成される。例えば、不純物拡散領域１３８は、１０^１７〜１０^１８ｃｍ^−３程度の不純物濃度で形成される。また、不純物拡散領域１３８の深さは、不純物拡散領域１３７の直下から、少なくともメモリ部１２３を形成するＮ型の埋め込みチャネル１３５の下端の深さまでとされる。

このように構成されているオーバーフローパス１３０のポテンシャル状態について、図４を参照して説明する。図４Ａ乃至図４Ｃには、図３Ｂに示されている矢印Ｚ１−Ｚ１’に沿ったポテンシャル状態、矢印Ｚ２−Ｚ２’に沿ったポテンシャル状態、矢印Ｃ１−Ｃ１’に沿ったポテンシャル状態がそれぞれ示されている。

図４Ａに示すように、不純物拡散領域１３７が設けられた領域（フォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の間の領域）ではポテンシャル障壁が低下している。また、図４Ｂに示すように、不純物拡散領域１３７の直下に設けられた不純物拡散領域１３８の領域では、非導通状態となるポテンシャル障壁となっている。

そして、オーバーフローパス１３０の深さ方向に沿った断面におけるポテンシャル状態は、図４Ｃに示すように、不純物拡散領域１３７において、電子に対してポテンシャル障壁の低い極小点が形成され、不純物拡散領域１３８において、電子に対してポテンシャル障壁の高い極大点が形成されている。

このように、不純物拡散領域１３８を設ける構成とすることでポテンシャルを高めることができるので、単位画素１２０Ａのサイズを微細化することに伴ってオーバーフローパス１３０の転送経路が縮小されたとしても、フォトダイオード１２１からメモリ部１２３への所定量を超えた電荷のオーバーフローに必要なポテンシャル障壁を安定して形成することができるとともに、フォトダイオード１２１とメモリ部１２３との間のオーバーフローパス１３０下部の空乏層のつながりから発生するパンチスルー現象を防止することができる。

ここで、一般的にCMOSイメージセンサに代表される固体撮像素子では、光の吸収長というスケーリングされない物理定数が存在し、シリコン中の分光感度特性を維持させるためにはフォトダイオードのＮ型層の接合深さを浅くすることができないために、通常のMOSFETで用いられる定電界スケーリング則に従って、短チャネル効果を抑制しつつデザインルールを変更することは困難であった。これは、上述の特許文献１に開示されている構造でも同様であり、特に、メモリ部に保持可能な飽和電荷量を向上するために、浮遊拡散領域よりメモリ部のＮ型層の深さが深い場合には、微細化時において短チャネル効果によるパンチスルー現象が発生しやすい。また、フォトダイオードとメモリ部との間の水平方向の実効的な距離を延ばすことによって、短チャネル効果を回避することができると考えられるが、フォトダイオードおよびメモリ部における飽和電荷量を最大化するためには、その距離は狭く設計する必要がある。

これに対し、単位画素１２０Ａでは、フォトダイオード１２１とメモリ部１２３との間の水平方向の実効的な距離を増大させることなく、安定してオーバーフローパス１３０を形成することができる。これにより、フォトダイオード１２１において安定して所定の信号電荷を蓄積することができるので、撮像画像の画質が低下することが回避され、高画質な画像を取得することができる。

なお、図３の例では、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造が採用されている。しかし、Ｎ−の不純物拡散領域１３７を設ける代わりに、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造をとることも可能である。

［単位画素１２０Ａの製造方法］
次に、図５を参照して、単位画素１２０Ａの製造方法について説明する。

第１の工程において、Ｐ型ウェル層１３２が形成された基板表面に、第１転送ゲート１２２に対応する領域が開口するようなレジスト１６０−１が形成され、レジスト１６０−１を使用してＰ型のイオン注入が行われ、所定の深さとなる位置に不純物拡散領域１３８が形成される。

第２の工程において、レジスト１６０−１を使用してＮ型のイオン注入が行われ、不純物拡散領域１３８の上面から基板表面までの深さの領域に不純物拡散領域１３７が形成される。

次に、レジスト１６０−１が除去された後、第３の工程において、メモリ部１２３に対応する領域が開口するようなレジスト１６０−２が形成され、レジスト１６０−２を使用してＮ型のイオン注入が行われ、埋め込みチャネル１３５が形成される。これにより、メモリ部１２３が形成される。

次に、レジスト１６０−２が除去された後、第４の工程において、フォトダイオード１２１に対応する領域が開口するようなレジスト１６０−３が形成され、レジスト１６０−３を使用してＮ型のイオン注入が行われ、Ｎ型埋め込み層１３４が形成される。

第５の工程において、レジスト１６０−３を使用してＰ型のイオン注入が行われ、Ｎ型埋め込み層１３４の表面にＰ型層１３３が形成され、これによりＨＡＤ型のフォトダイオード１２１が形成される。

第６の工程において、レジスト１６０−３を除去し、例えば、熱酸化法などによりゲート酸化膜を形成した後、ポリシリコンをＣＶＤ法によって堆積してゲート電極１２２Ａが形成される。

以上のような工程を含むことで、単位画素１２０Ａが製造される。なお、第４の工程において、Ｎ型埋め込み層１３４を形成する処理が行われる前に、ゲート電極１２２Ａを形成する処理が行われてもよい。即ち、第６の工程を行ってゲート電極１２２Ａが形成された後に、第４および第５の工程を行ってフォトダイオード１２１を形成することができる。

［第２の実施の形態］
次に、図６は、第２の実施の形態における単位画素１２０Ｂの断面図である。

図６に示すように、単位画素１２０Ｂでは、オーバーフローパス１３０となる不純物拡散領域１３７の下部に形成される不純物拡散領域１３８Ｂが、メモリ部１２３を形成する埋め込みチャネル１３５の一部または全部の下側（基板の深い側）に延長するように形成されている。即ち、不純物拡散領域１３８Ｂは、図６に示す断面においてＬ字形状に形成されている。

このように、不純物拡散領域１３８Ｂが埋め込みチャネル１３５の下側に延在することにより、メモリ部１２３の下部にも、Ｎ型埋め込み層１３４と埋め込みチャネル１３５との間と同様のポテンシャル障壁が形成される。これにより、単位画素１２０Ｂでは、Ｎ型埋め込み層１３４と埋め込みチャネル１３５との間で発生するパンチスルー現象を防止することができるとともに、メモリ部１２３の底部からフォトダイオード１２１に空乏層がつながってしまうことにより意図しない転送経路が形成されることを防止することができる。

さらに、単位画素１２０Ｂでは、メモリ部１２３よりも深い領域のＰ型ウェル層１３２に入射した光によって光電変換が行われることにより発生する電荷が、オーバーフローパス１３０を通過せずにメモリ部１２３に混入することを防止することができる。

ここで、図７および図８を参照して、単位画素１２０Ｂにおける効果について、従来の構造の単位画素と比較して説明する。

図７Ａには、第１転送ゲート１２２に不純物拡散領域１３７を設ける一方、不純物拡散領域１３８が設けられていない従来の構造（例えば、上述の特許文献１の図２０と同様の構造）の単位画素のポテンシャル分布が示されている。図７Ｂには、図６の単位画素１２０Ｂのポテンシャル分布が示されている。また、フォトダイオード１２１およびメモリ部１２３は正の電位に設定され、第１転送ゲート１２２は負の電位に設定されているものとする。

従来の構造の単位画素では、Ｐ型の不純物拡散領域１３７で構成されているオーバーフローパス１３０の下方の領域はＰ型ウェル層１３２のままであるため、その領域のポテンシャル障壁は、フォトダイオード１２１およびメモリ部１２３の影響を受けやすい構造となっている。即ち、図７Ａのポテンシャル状態に示すように、フォトダイオード１２１とメモリ部１２３との境界にある０の等高線で囲まれた領域（オーバーフローパス１３０）の下部は、電子に対するポテンシャル障壁が低い。この結果、フォトダイオード１２１とメモリ部１２３との空乏層がつながりやすく、フォトダイオード１２１とメモリ部１２３との間の領域においてパンチスルー現象が発生しやすい。なお、オーバーフローパス１３０が、Ｎ型の不純物拡散領域で構成されていても同様である。

これに対し、単位画素１２０Ｂでは、図７Ｂに示すように、オーバーフローパス１３０下部のポテンシャル障壁は、電子に対して高い値に固定されている。従って、単位画素１２０Ｂでは、フォトダイオード１２１およびメモリ部１２３からのポテンシャルの侵入を防止することができる。

次に、図８には、図７Ａに示した従来の構造の単位画素と、図７Ｂに示した単位画素１２０Ｂ（本発明の構造）とにおいて、オーバーフローパス１３０の転送経路長（Leff）を変化させた場合における閾値電圧（Vt）の変化をシミュレーションした結果が示されている。

ここで、オーバーフローパス１３０の転送経路長は、図８の下側に示すように、フォトダイオード１２１とメモリ部１２３との間のオーバーフローパス１３０の長さである。また、閾値電圧は、フォトダイオード１２１とメモリ部１２３との間の閾値電圧を示す。図８において、ｙ軸は、正方向に向かうに従い電子に対するポテンシャル障壁が低くなることを示し、負方向に向かうに従い電子に対するポテンシャル障壁が高くなることを示している。

図８に示すように、単位画素１２０Ｂ（本発明の構造）では、オーバーフローパス１３０下部のポテンシャルが変動し難く、短チャネル効果に強い構造になっている。また、転送経路長の変動（Δleff）に対する閾値変動（ΔVt）が抑制されていることが分かる。従って、単位画素１２０Ｂは、製造バラツキなどに起因した転送経路長の変動に対して頑健な構造である。

［第３の実施の形態］
次に、図９は、第３の実施の形態における単位画素１２０Ｃの断面図である。

図９に示すように、単位画素１２０Ｃでは、オーバーフローパス１３０となる不純物拡散領域１３７の下部に形成される不純物拡散領域１３８Ｃは、図６の不純物拡散領域１３８Ｂと同様に、メモリ部１２３を形成する埋め込みチャネル１３５の下側に延在している。さらに、単位画素１２０Ｃでは、不純物拡散領域１３８Ｃの下側に、フォトダイオード１２１を形成するＮ型埋め込み層１３４Ｃが、不純物拡散領域１３８Ｃの下側に延長するように形成されている。即ち、不純物拡散領域１３８ＣおよびＮ型埋め込み層１３４Ｃが、図９に示す断面においてＬ字形状に形成されている。

このように、Ｎ型埋め込み層１３４Ｃが埋め込みチャネル１３５の下側に延在することにより、オーバーフローパス１３０の形成を安定化することができる。さらに、メモリ部１２３よりも深い領域のＰ型ウェル層１３２に入射した光によって光電変換が行われることにより発生する電荷が、全てフォトダイオード１２１に集められるため、そのような電荷が、埋め込みチャネル１３５などのフォトダイオード１２１以外の領域に混入することを防止することができる。

［第４の実施の形態］
次に、図１０は、第４の実施の形態における単位画素１２０Ｄの断面図である。

図１０に示すように、単位画素１２０Ｄでは、フォトダイオード１２１を形成するＮ型埋め込み層１３４Ｄの一部が、第１転送ゲート１２２の下部に直接にオーバーラップする（平面的に見て重なり合う）ように形成されている。

このようにＮ型埋め込み層１３４Ｄを形成することにより、フォトダイオード１２１に蓄積した信号電荷をメモリ部１２３に完全に転送する際に、その転送の動作に必要な第１転送ゲート１２２のゲート電極１２２Ａに印加する電圧を低減させることができる。即ち、Ｎ型埋め込み層１３４Ｄは、第１転送ゲート１２２に対し、ＭＯＳトランジスタのソース領域に相当するので、Ｎ型埋め込み層１３４Ｄの一部が第１転送ゲート１２２にオーバーラップすることで、完全転送動作時における完全転送経路が形成されやすくなる。この結果、完全転送経路の形成に必要な電圧の低電圧化を図ることができる。

［第５の実施の形態］
次に、図１１は、第５の実施の形態における単位画素１２０Ｅの断面図である。

図１１に示すように、単位画素１２０Ｅでは、メモリ部１２３を覆うゲート電極１２３Ａが、オーバーフローパス１３０を覆うゲート電極１２２Ａとは別に形成されている。ゲート電極１２３Ａに転送パルスＴＲＹが印加されることで、メモリ部１２３のポテンシャルが深くなる。さらに、ゲート電極１２３Ａは、メモリ部１２３の遮光を担う材料として、例えば、タングステンなどの遮光性の高い金属によって形成されている。即ち、ゲート電極１２３Ａは、メモリ部１２３に電荷を転送するための転送ゲートとしての機能と、メモリ部１２３を遮光するという機能とを兼ね備えている。

［第６の実施の形態］
次に、図１２は、第６の実施の形態における単位画素１２０Ｆの断面図である。

図１２に示すように、単位画素１２０Ｆでは、メモリ部１２３の上部にゲート電極が設けられておらず、メモリ部１２３の不純物構造が、フォトダイオード１２１と同様にＨＡＤ構造となっている。即ち、単位画素１２０Ｆでは、メモリ部１２３が、Ｐ型ウェル層１３２中に形成されたＮ型の埋め込みチャネル１３５Ａと、埋め込みチャネル１３５Ａの表面側に形成されたＰ＋のＰ型層１３５Ｂとにより構成されている。また、第１転送ゲート１２２のゲート電極１２２Ａは、フォトダイオード１２１とメモリ部１２３との間の領域の表面に形成されている。

このように構成されている単位画素１２０Ｆでは、フォトダイオード１２１を形成するＰ型層１３３およびＮ型埋め込み層１３４、並びに、メモリ部１２３を構成する埋め込みチャネル１３５ＡおよびＰ型層１３５Ｂを、第１転送ゲート１２２のゲート電極１２２Ａに対して自己整合的に形成することができる。

［単位画素１２０Ｆの製造方法］
次に、図１３を参照して、単位画素１２０Ｆの製造方法について説明する。

第１および第２の工程において、図５の製造方法と同様に、不純物拡散領域１３７および１３８が形成される。そして、第３の工程において、例えば、熱酸化法などによりゲート酸化膜を形成した後、ポリシリコンをＣＶＤ法によって堆積することにより、不純物拡散領域１３７の表面にゲート電極１２２Ａが形成され、第１転送ゲート１２２が設けられる。

第４の工程において、フォトダイオード１２１およびメモリ部１２３が形成される領域並びにゲート電極１２２Ａ以外にレジスト１６０−２が形成され、レジスト１６０−２を使用してＮ型のイオン注入が行われる。これにより、埋め込みチャネル１３５Ａと、Ｎ型埋め込み層１３４の一部となるＮ型埋め込み層１３４’が形成される。その後、レジスト１６０−２を使用してＰ型のイオン注入が行われることにより、Ｐ型層１３３およびＰ型層１３５Ｂが形成される。

第５の工程において、Ｐ型層１３５Ｂを覆うようなレジスト１６０−３が形成され、レジスト１６０−３を使用してＮ型のイオン注入が行われる。これにより、Ｎ型埋め込み層１３４’の下部にＮ型の層が形成されて、Ｎ型埋め込み層１３４が形成される。なお、フォトダイオード１２１の深さをメモリ部１２３より深くする必要がなければ、第５の工程は省略することができる。

その後、第６の工程において、レジスト１６０−３が除去される。

以上のような工程を含むことで、単位画素１２０Ｆが製造される。この製造方法において、フォトダイオード１２１およびメモリ部１２３とゲート電極１２２Ａとの境界は、フォトダイオード１２１およびメモリ部１２３を形成するためのイオン注入にゲート電極１２２Ａがマスクとして使用されるため、ゲート電極１２２Ａの端部に確実に一致する。即ち、フォトダイオード１２１およびメモリ部１２３は、ゲート電極１２２Ａの端部に対して自己整合的に形成することができる。

［第７の実施の形態］
次に、図１４および図１５を参照して、第７の実施の形態における単位画素１２０Ｇについて説明する。図１４には、単位画素１２０Ｇの平面図が示されており、図１５Ａには、図１４の平面図に示されている矢印Ａ−Ａ’に沿った断面図およびポテンシャル状態が示されており、図１５Ｂには、図１４の平面図に示されている矢印Ｂ−Ｂ’に沿った断面図およびポテンシャル状態が示されている。

図１４に示すように、単位画素１２０Ｇでは、オーバーフローパス１３０が、平面的に見て第１転送ゲート１２２の一部の領域に形成されている。即ち、単位画素１２０Ｇでは、フォトダイオード１２１に蓄積された所定電荷量を超える電荷をメモリ部１２３に転送する転送経路（オーバーフローパス１３０）と、フォトダイオード１２１に蓄積された全電荷をメモリ部１２３に完全に転送するための転送経路とが異なる領域に形成されている。

このようにオーバーフローパス１３０を第１転送ゲート１２２の一部の領域に形成する構成により、フォトダイオード１２１からメモリ部１２３にオーバーフローさせる電荷量を、オーバーフローパス１３０が形成される領域の幅（図１４に示されている幅ｗ）の設定によって調整することができる。

なお、本実施の形態においては図示していないが、入射光のメモリ部１２３および浮遊拡散領域１２５への侵入を防止するために基板表面には遮光膜が配置されている。この遮光膜は、タングステンなどの材料により形成され、少なくともメモリ部１２３および浮遊拡散領域１２５の上部を覆うように設けられることが好ましい。

なお、本実施の形態においては、電子を信号電荷とするイメージセンサを例に説明したが、正孔を信号電荷とするタイプのイメージセンサにも本発明を適用することができる。即ち、上述の各不純物層の導電型についてＮ型層とＰ型層とが反転して構成され、Ｎ型半導体層内にフォトダイオードおよびメモリ部がＰ型の不純物層で形成された場合であっても、上述の各構成においてオーバーフローパス１３０を形成する不純物拡散領域１３７の導電型としてＮ−またはＰ＋をそれぞれ、Ｐ−またはＮ＋と読み換えることによって、同様の効果を得ることができる。

また、上述したように不純物層の不純物濃度などについて数値を用いて説明したが、これらの数値は絶対的なものではなく、本発明の技術的思想について理解を助けるために設定したものに過ぎない。即ち、本発明の範疇は、上述の説明で用いた数値に限定されず設定することができるものである。

なお、各実施の形態においては、電子を信号電荷とするイメージセンサを例に説明したが、正孔を信号電荷とするタイプのイメージセンサにも本発明を適用することができる。

［単位画素のその他の第１構成例］
図１６は、単位画素１２０のその他の第１構成例である単位画素１２０Ｈ−１の構造を示す図である。

単位画素１２０Ｈ−１では、図２の単位画素１２０Ａにおける第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。

単位画素１２０Ｈ−１におけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。

従って、単位画素１２０Ｈ−１では、浮遊拡散領域１２５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｈ−１では、フォトダイオード１２１と浮遊拡散領域１２５との境界部分の第２転送ゲート１２４に、不純物拡散領域１３７を形成することによりオーバーフローパス１３０を設けるとともに、不純物拡散領域１３７の直下に不純物拡散領域１３８を設けることで、本発明を適用できる。

［単位画素のその他の第２構成例］
図１７は、単位画素１２０のその他の第２構成例である単位画素１２０Ｈ−２の構造を示す図である。

単位画素１２０Ｈ−２は、図２の単位画素１２０Ａの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｈ−２では、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｈ−２では、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層１３８によって形成される。

単位画素１２０Ｈ−２におけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。

単位画素１２０Ｈ−２では、メモリ部１２３のＮ型層１３８がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｈ−２では、第１転送ゲート１２２に、不純物拡散領域１３７を形成することによりオーバーフローパス１３０を設けるとともに、不純物拡散領域１３７の直下に不純物拡散領域１３８を設けることで、本発明を適用できる。

［単位画素のその他の第３構成例］
図１８は、単位画素１２０のその他の第３構成例である単位画素１２０Ｈ−３の構造を示す図である。

図２の単位画素１２０Ａでは、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図１８の単位画素１２０Ｈ−３では、さらにもう１つのメモリ部（ＭＥＭ２）１４２が配置されている。即ち、メモリ部が２段構成となっている。

第３転送ゲート１４１は、メモリ部１２３に蓄積された電荷を、ゲート電極１４１Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部１４２は、ゲート電極１４１Ａの下に形成されたＮ型の埋め込みチャネル１４３によって形成され、第３転送ゲート１４１によってメモリ部１２３から転送された電荷を蓄積する。メモリ部１４２が埋め込みチャネル１４３によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

メモリ部１４２は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部１４２の飽和電荷量を変調を掛けない場合よりも増やすことができる。

単位画素１２０Ｈ−３におけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部１４２は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。

単位画素１２０Ｈ−３では、メモリ部１２３の埋め込みチャネル１３５およびメモリ部１４２の埋め込みチャネル１４３がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｈ−３では、第１転送ゲート１２２に、不純物拡散領域１３７を形成することによりオーバーフローパス１３０を設けるとともに、不純物拡散領域１３７の直下に不純物拡散領域１３８を設けることで、本発明を適用できる。

以上のように、本発明は、単位画素１２０Ａ以外のその他の構造にも採用することができる。また、単位画素１２０Ａ乃至１２０Ｈ−３において、導電型の極性（Ｎ型、Ｐ型）を反対にしたものでも同様に適用可能である。

［本発明を適用した電子機器の構成例］
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図１９は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図１９の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。

光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、ＣＭＯＳイメージセンサ１００の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。

表示部３０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １２０ 単位画素， １２１ フォトダイオード， １２３ メモリ部， １３２ Ｐ型ウェル層， １３４ Ｎ型埋め込み層， １２２ 第１転送ゲート， １３５ 埋め込みチャネル， ３００ 撮像装置

Claims (12)

1. 半導体基板の表面側に形成される第２の導電型による半導体領域と、
   第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
   前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、
   前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路と、
   前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層と
   を備える固体撮像素子。
2. 前記中間転送経路を形成する第１の導電型の前記不純物領域の接合深さは、前記電荷保持領域を形成する第１の導電型の前記不純物領域の接合深さよりも浅く、かつ、前記中間転送経路を形成する第１の導電型の前記不純物領域の不純物濃度は、前記電荷保持領域を形成する第１の導電型の前記不純物領域の不純物濃度よりも低く設定されている
   請求項１に記載の固体撮像素子。
3. 前記第２の導電型の不純物領域からなる前記不純物層は、前記光電変換素子および前記電荷保持領域のポテンシャルによって空乏状態とならない所定の不純物濃度で形成される
   請求項１に記載の固体撮像素子。
4. 前記中間転送経路を通過する深さ方向に沿ったポテンシャル状態は、前記電荷保持領域を形成する第１の導電型の前記不純物領域の下端よりも浅い位置に、ポテンシャル極小点およびポテンシャル極大点が少なくとも１つ以上形成され、かつ、前記ポテンシャル極大点が、前記ポテンシャル極小点よりも深い位置に形成される
   請求項１に記載の固体撮像素子。
5. 前記第２の導電型の不純物領域からなる前記不純物層は、前記電荷保持領域を形成する第１の導電型の前記不純物領域の下端の深さまで形成される
   請求項１に記載の固体撮像素子。
6. 前記第２の導電型の不純物領域からなる前記不純物層は、前記中間転送経路を形成する第１の導電型の前記不純物領域の直下から、前記電荷保持領域を形成する第１の導電型の前記不純物領域の下部に向かって延在するような形状で形成される
   請求項１に記載の固体撮像素子。
7. 前記光電変換素子を形成する第１の導電型の前記不純物領域は、その不純物領域の表面に形成された不純物層の直下から、前記電荷保持領域を形成する第１の導電型の前記不純物領域の下部に向かって延在する前記第２の導電型の不純物領域からなる前記不純物層の下部に向かって延在するような形状で形成される
   請求項６に記載の固体撮像素子。
8. 前記中間転送経路および前記電荷保持領域の上部に設けられ、前記光電変換領域から前記電荷保持領域に電荷を転送する転送ゲートをさらに備え、
   前記光電変換素子を形成する第１の導電型の前記不純物領域が形成された領域と、前記転送ゲートとが、平面的に見て互いに重なり合うように配置される
   請求項１に記載の固体撮像素子。
9. 前記光電変換素子および前記電荷保持領域は、ＨＡＤ（Hole Accumulated Diode）構造により構成される
   請求項１に記載の固体撮像素子。
10. 前記中間転送経路の上部を覆う第１の電極と、
    前記電荷保持領域の上部を覆う第２の電極と
    をさらに備え、
    前記第１の電極と前記第２の電極とが分離して形成されている
    請求項１に記載の固体撮像素子。
11. 第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子を形成し、
    前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域を形成し、
    前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を形成し、
    前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、半導体基板の表面側に形成される前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層を形成する
    ステップを含む固体撮像素子の製造方法。
12. 半導体基板の表面側に形成される第２の導電型による半導体領域と、
    第１の導電型の不純物領域からなり、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    前記第１の導電型の不純物領域からなり、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、
    前記光電変換素子と前記電荷保持領域との間の領域に配置される第１の導電型の不純物領域からなり、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路と、
    前記光電変換素子と前記電荷保持領域との間の領域であって、かつ、前記中間転送経路の下部の領域に配置され、前記第２の導電型による半導体領域よりも不純物濃度が高い第２の導電型の不純物領域からなる不純物層と
    を備える固体撮像素子を有し、
    行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
    前記光電変換素子から前記電荷保持領域に転送された前記電荷を順次読み出す
    電子機器。

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