JP6004665B2 - 撮像装置、および撮像システム。 - Google Patents

Description

本発明は撮像装置、およびその駆動方法に関する。

近年、撮像装置の更なる高性能化のために、画素内に光電変換部及びフローティングディフュージョンとは別に電荷の保持部を有する構成が検討されている。保持部の用途としては、特許文献１に記載されているようにグローバル電子シャッタを実現するために設けられる。

特開２０１１−２１６９６９号公報

特許文献１の図２４に開示された撮像装置は、フォトダイオード、フォトダイオードで生成した信号電荷を保持する第１のメモリ部、および第１のメモリ部から転送される信号電荷を保持する第２のメモリ部を画素内に有する。特許文献１では、第１のメモリ部と第２のメモリ部が同様の構成である。
しかしながら、特許文献１に記載の撮像装置には、第１のメモリ部から第２のメモリ部への電荷の転送が困難であるという課題がある。これは、２つのメモリ部が同様の構成であるため、バイアス条件が同じである場合に両者のポテンシャルの高さがほとんど同じになるからである。その結果、従来の撮像装置では、第１のメモリ部から第２のメモリ部への電荷の転送効率が低下していた。
特に、第１のメモリ部から第２のメモリ部へ電荷の完全空乏転送を行う場合には、この課題が顕著になる。その理由は、第２のメモリ部のポテンシャルを第１のメモリ部のポテンシャルよりも低くすることによって、電荷の完全空乏転送が行われるからである。特許文献１に記載の撮像装置のように、第１のメモリ部と第２のメモリ部とが同じ構成の場合、第２のメモリ部のポテンシャルを第１のメモリ部のポテンシャルよりも低くすることが困難であった。
以上の課題に鑑み、本発明は、光電変換部及びフローティングディフュージョンとは別に複数の電荷の保持部を画素内に有する撮像装置において、第１の電荷の保持部から第２の電荷の保持部への電荷の転送効率を向上させることを目的とする。

本発明の第１の側面に係る撮像装置は、複数の画素を備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を増幅して出力する増幅素子と、を有し、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の電荷を転送する第３転送部と、が配され、前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、前記第１半導体領域の不純物濃度が前記第２半導体領域の不純物濃度より低いことを特徴とする。

本発明の第２の側面に係る撮像装置は、複数の画素を備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を増幅して出力する増幅素子と、を有し、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の電荷を転送する第３転送部と、が配され、前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、前記第１半導体領域の下端が前記第２半導体領域の下端より浅い位置に配されたことを特徴とする。

本発明の第３の側面に係る撮像装置は、複数の画素を備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を増幅して出力する増幅素子と、を有し、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の電荷を転送する第３転送部と、が配され、前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、前記第１半導体領域は第１部分と、前記第１部分より不純物濃度が低い第２部分とを含むことを特徴とする。

本発明の第４の側面に係る撮像装置は、複数の画素を備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を増幅して出力する増幅素子と、を有し、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の電荷を転送する第３転送部と、が配され、前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、第２導電型の第３半導体領域を有し、前記第３半導体領域が配された深さにおいて、前記第３半導体領域と前記第１転送部との間に、前記第１半導体領域の第１部分が配され、前記第３半導体領域が配された深さにおいて、前記第３半導体領域と前記第２転送部との間に、前記第１半導体領域の第２部分が配されたことを特徴とする。

また、本発明のさらに別の側面に係る撮像装置は、複数の画素を備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を増幅して出力する増幅素子と、を有し、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の電荷を転送する第３転送部と、が配され、前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、前記第１転送部、前記第２転送部および前記第３転送部が非導通状態の時に、前記第１半導体領域のポテンシャルが前記第２半導体領域のポテンシャルより高いことを特徴とする。

本発明に寄れば、光電変換部及びフローティングディフュージョンとは別に複数の電荷の保持部を画素内に有する撮像装置において、第１の電荷の保持部から第２の電荷の保持部への電荷の転送効率を向上させることができる。

本発明に係る撮像装置の実施例１乃至実施例４のブロック図。 本発明に係る撮像装置の実施例１、実施例３、および実施例４の等価回路を示す図。 本発明に係る撮像装置の実施例１乃至実施例３の上面を示す概略図。 本発明に係る撮像装置の実施例１および実施例２の断面を示す概略図。 本発明に係る撮像装置の実施例１の不純物濃度分布を表す図。 本発明に係る撮像装置の実施例１乃至実施例４の駆動パルスを示す図。 本発明に係る撮像装置の実施例１乃至実施例４のポテンシャルを表す図。 本発明に係る撮像装置の実施例１乃至実施例４のポテンシャルを表す図。 本発明に係る撮像装置の実施例１乃至実施例４のポテンシャルを表す図。 本発明に係る撮像装置の実施例１乃至実施例４のポテンシャルを表す図。 本発明に係る撮像装置の実施例２の等価回路を示す図。 本発明に係る撮像装置の実施例３の断面を示す概略図。 本発明に係る撮像装置の実施例４の上面を示す図。 本発明に係る撮像装置の実施例４の断面を示す概略図。 本発明に係る撮像システムのブロック図。

本発明の実施形態について、図面を用いて説明する。本発明に係る撮像装置は、複数の画素を有する。図２は撮像装置の画素の等価回路の一例を示している。図２が示す通り、画素は、光電変換部８と、光電変換部８とは別の場所で電荷を保持する第１保持部１０と、第１保持部１０に保持された電荷を光電変換部８および第１保持部１０とは別の場所で保持する第２保持部１２を有する。

さらに、画素は、第１保持部１０へ電荷を転送する第１電荷転送部９、第１保持部１０の電荷を第２保持部１２へ転送する第２電荷転送部１１、および第２保持部１２の電荷を転送する第３電荷転送部１３を含む。それぞれの電荷転送部において、制御電極に供給される電圧によって、制御電極の下の半導体領域（チャネル３０４、３０５、３０６）のポテンシャルが制御される。制御電極には、固定の電圧、あるいは複数の電圧が供給される。

図７に本発明に係る撮像装置の画素におけるポテンシャル状態の一例を示す。ここで、図７（ｂ）に示されるように、３つの電荷転送部の制御電極に、それぞれの電荷転送部が非導通となる電圧が印加された場合において、第１保持部１０のポテンシャルが、第２保持部１２のポテンシャルより高いことが本発明の特徴である。

電荷転送部が非導通であるとは、制御電極に複数の電圧が印加される場合には、信号電荷に対するチャネルのポテンシャルが高くなる電圧が印加された状態である。また、制御電極に固定の電圧が印加される場合には、電荷転送部は非導通状態である。

なお、第１保持部１０および第２保持部１２がそれぞれ制御電極を含んでもよい。そこで、このような撮像装置において、第１保持部１０および第２保持部１２のポテンシャルを比較する際に、保持部の制御電極に印加される電圧について説明する。まず、第１保持部１０の制御電極が第１電荷転送部９の制御電極と兼用されている場合は、第１保持部１０の制御電極には第１電荷転送部９が非導通となる電圧が供給される。同様に、第２保持部１２の制御電極が第２電荷転送部１１の制御電極と兼用されている場合は、第２保持部１２の制御電極には第１電荷転送部１１が非導通となる電圧が供給される。つぎに、各保持部の制御電極の電圧が独立に供給される場合には、２つの保持部の制御電極に同じ電圧が印加された状態で、ポテンシャルを比較すればよい。

このような構成によって、第１保持部１０から第２保持部１２への電荷の転送を効率よく行うことが可能となる。

本発明の第１の側面としては、第１保持部１０を構成する第１導電型の第１半導体領域１０３の不純物濃度より、第２保持部１２を構成する第１導電型の第２半導体領域の不純物濃度が高い。このような構成によれば、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより高くすることが容易になる。ひとつの理由としては、不純物濃度が高いと、空乏層の形成により高い電圧が用いられるからである。言い換えると、不純物濃度が高い第２半導体領域により大きな逆バイアスを印加することができるからである。

本発明の第２の側面としては、第１保持部１０を構成する第１導電型の第１半導体領域１０３の下端より、第２保持部１２を構成する第１導電型の第２半導体領域の下端が基板の深い位置にある。このような構成によれば、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより高くすることが容易になる。ひとつの理由としては、半導体領域の体積が大きいほど、その全体を空乏化するのにより高い電圧が用いられるからである。言い換えると、第２半導体領域により大きな逆バイアスを印加することができるからである。

本発明の第３の側面としては、第１保持部１０を構成する第１導電型の第１半導体領域１０３が第１部分と第１部分より不純物濃度が低い第２部分を有する。このような構成によれば、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより高くすることが容易になる。

本発明の第４の側面としては、第１半導体領域１０３に側面を囲まれた第２導電型の第３半導体領域が配される。このような構成によれば、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより高くすることが容易になる。

以下、本発明の実施例について説明する。本明細書で使用される「第１導電型」および「第２導電型」は、相互に異なる導電型を表現するために用いられる用語である。「第１導電型」がＮ型である場合には「第２導電型」はＰ型である。「第１導電型」がＰ型である場合には「第２導電型」はＮ型である。以下では、説明の簡略化のために、「第１導電型」がＮ型であり、「第２導電型」がＰ型である例を説明する。しかし、本発明はこれに限定されるものではなく、「第１導電型」がＰ型であり、「第２導電型」がＮ型である場合にも適用される。保持部を構成する半導体領域がＮ型である場合には、保持部には光電変換によって生じた電子および正孔のうち電子が蓄積されうる。保持部を構成する半導体領域がＰ型である場合には、保持部には光電変換によって生じた電子および正孔のうち正孔が蓄積されうる。

また、以下では、画素ごとに増幅素子を有する画素増幅型の撮像装置に本発明を適用した例を説明する。これに限られず、本発明は、電荷の保持部と、保持部に保持された電荷を転送する転送部を有する種々のセンサに適用されうる。

本発明に係る撮像装置の実施例について説明する。本実施例では、画素が第１保持部１０と、第２保持部１２とを有する。そして、第１保持部１０を構成するＮ型半導体領域１０３の不純物濃度より、第２保持部１２を構成するＮ型半導体領域の不純物濃度が高いことが特徴である。

図１は、本実施例の撮像装置の全体ブロック図である。撮像装置１は半導体基板を用いて１つのチップで構成することができる。撮像装置１は、撮像領域２に配された複数の画素を有している。更に、撮像装置１は制御部３を有している。制御部３は、垂直走査部４、信号処理部５及び出力部６に制御信号、電源電圧等を供給する。

垂直走査部４は撮像領域２に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部４はシフトレジスタもしくはアドレスデコーダにより構成することができる。

信号処理部５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、メモリ部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。

出力部６は水平出力線を介して伝達された信号を撮像装置１外に出力する。出力部６は、バッファもしくは増幅回路を含んで構成されている。

図２に本実施例の撮像装置の等価回路を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。

光電変換部８は入射光を信号電荷（電子、あるいは正孔）に変換する。光電変換部８の例としてフォトダイオードを示している。

第１電荷転送部９は、光電変換部８で生成した電荷を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第１電荷転送部９は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

第１保持部１０は光電変換部８で生成した電子を保持する。第２電荷転送部１１は第１保持部１０が保持する電子を後段の回路素子へ転送する。第２電荷転送部１１は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

第２保持部１２は、第１保持部１０から第２電荷転送部１１を介して転送された電子を保持する。第３電荷転送部１３は、第２保持部１２が保持する電子を後段の回路素子へ転送する。第３電荷転送部１３は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

増幅素子１５の入力ノード１４は、第２保持部１２から第３電荷転送部１３を介して転送された電子を保持可能な構成である。増幅素子１５の入力ノード１４は半導体基板に配されたフローティングディフュージョン領域（以下、ＦＤ領域）を含んで構成することができる。増幅素子１５は入力ノード１４に転送された電子に基づく信号を増幅して垂直信号線２０へ出力する。ここでは増幅素子１５としてＭＯＳトランジスタ（以下、増幅トランジスタ）を用いている。例えば増幅トランジスタはソースフォロワ回路を構成する。また、増幅部１５の入力ノード１４と第２保持部１２との間の電気的経路には、第３電荷転送部１３が配される。つまり、増幅部１５の入力ノード１４と第２保持部１２とは別のノードである。このような例に限らず、２つのノードが電気的に絶縁されうる構成であれば、別のノードである。

第４電荷転送部７は光電変換部８の電子をオーバーフロードレイン領域（以下、ＯＦＤ領域）へ転送する。ＯＦＤ領域は、例えば電源電圧を供給する配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第４電荷転送部７は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第４電荷転送部７により電子シャッタ動作を行うことができる。つまり、第４電荷転送部７を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。

リセット部１７は、増幅素子１５の入力ノード１４に基準電圧を供給する。リセット部１７は増幅素子１５の入力ノード１４で保持された電子をリセットする。ここではリセット部１７としてＭＯＳトランジスタ（以下、リセットトランジスタ）を用いている。

選択部１８は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線２０へ読み出す。ここでは選択部１８としてＭＯＳトランジスタ（以下、選択トランジスタ）を用いている。なお、選択部１８は、増幅素子１５と垂直信号線２０の間の経路に配されてもよい。あるいは、選択部１８が省略されてもよい。選択部１８が省略される例では、リセット部１７が増幅素子１５の入力ノード１４に供給する電圧によって、画素が選択されうる。

リセットトランジスタのドレイン及び選択トランジスタのドレインには配線１９を介して所定の電圧が供給されている。所定の電圧は例えば電源電圧である。なお、選択部１８が増幅部１５と垂直信号線２０の間の経路に配された場合、および選択部１８が省略された場合には、増幅トランジスタのドレインが配線１９に接続される。

リセット制御配線２１は、リセットトランジスタのゲートに駆動パルスＰＲＥＳを供給する。選択制御配線２２は、選択トランジスタのゲートに駆動パルスＰＳＥＬを供給する。第３転送制御配線２３は、第３電荷転送部１３を構成する制御電極（以下、第３制御ゲート）に駆動パルスＰＴＸ３を供給する。第２転送制御配線２４は、第２電荷転送部１１を構成する制御電極（以下、第２制御ゲート）に駆動パルスＰＴＸ２を供給する。第１転送制御配線２５は第１電荷転送部９を構成する制御電極（以下、第１制御ゲート）に駆動パルスＰＴＸ１を供給する。第４転送制御配線２６は第４電荷転送部７を構成する制御電極（以下、第４制御ゲート）に駆動パルスＰＴＸ４を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。

本実施例は、図２に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。

具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。

更に、第１電荷転送部９が非導通状態となっていると表面に正孔が蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。

あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。

光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、第１電荷転送部９の制御電極の下に形成されるポテンシャル障壁が、第４電荷転送部７の制御電極の下に形成されるポテンシャル障壁よりも高い。なお、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、光電変換部８において電子が蓄積されうる。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。

図３、図４を用いて、本実施例の画素の具体的な構造を説明する。図２で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。

図３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

画素１００は、光電変換部８を構成するＮ型半導体領域１０１、第１電荷転送部９を構成する制御電極１０２、第１保持部１０を構成するＮ型半導体領域１０３、第２電荷転送部１１を構成する制御電極１０４、第２保持部１２を構成するＮ型半導体領域１０５、第３電荷転送部１３を構成する制御電極１０６、ＦＤ領域１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０を含んで構成される。更に、画素１００は、第４電荷転送部７を構成する制御電極１１１、ＯＦＤ領域１１２を有している。ＦＤ領域１０７は、第２保持部１２で保持された電子が転送されるＮ型半導体領域を含んで構成される。ＯＦＤ領域１１２は、光電変換部８からの電荷が転送されるＮ型半導体領域を含んで構成される。

なお、ＯＦＤ領域１１２は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、第１保持部１０の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部８の面積を大きくすることができるため、感度を向上させることができる。

Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５ａが配される。Ｎ型半導体領域１０３とＰ型半導体領域１１５ａとがＰＮ接合を構成している。Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５ｂが配される。Ｎ型半導体領域１０５とＰ型半導体領域１１５ｂとがＰＮ接合を構成している。なお、本実施例においてＰ型半導体領域１１５ａ、１１５ｂは省略されてもよい。

図４に図３のＡ−Ａ’に沿った断面構造の概略図を示す。図２と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。

本実施例の撮像装置は、半導体基板３００ａと、その上に配された絶縁膜３００ｂとを有する。半導体基板３００ａは例えばシリコンである。半導体基板３００ａはエピタキシャル成長によって形成された半導体領域を含みうる。絶縁膜３００ｂは例えばシリコン酸化膜である。半導体基板３００ａの内部に半導体領域が形成される。また、半導体基板３００ａの上に絶縁膜３００ｂを介して制御電極が配される。

半導体基板３００ａにＮ型半導体領域３０１が配される。Ｎ型半導体領域３０１の上にＰ型半導体領域３０２が配される。Ｐ型半導体領域３０２とＰＮ接合を構成するように、Ｎ型半導体領域１０１が配される。Ｎ型半導体領域１０１の表面側、つまり絶縁膜３００ｂに近い側にはＰ型半導体領域３０３が配される。Ｐ型半導体領域３０２、Ｎ型半導体領域１０１、Ｐ型半導体領域３０３によりいわゆる埋め込み型のフォトダイオードが構成されている。

光電変換部８で生じた電子は、第１チャネル３０４を移動し、第１保持部１０を構成するＮ型半導体領域１０３に到達する。Ｎ型半導体領域１０３で保持された電子は、第２チャネル３０５を移動し、第２保持部１２を構成するＮ型半導体領域１０５に到達する。Ｎ型半導体領域１０５で保持された電子は、第３チャネル３０６を移動し、ＦＤ領域を構成するＮ型半導体領域１０７へ到達する。また、光電変換部で生じた電子は、第４電荷転送部７を介して、ＯＦＤ領域１１２に排出可能となっている。

制御電極１０２は第１チャネル３０４の上部に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０２が、Ｎ型半導体領域１０３の上に配された部分１０２ａを含んでいる。制御電極１０２は、第１電荷転送部９及び第１保持部１０で兼用されている。つまり、制御電極１０２に印加される電圧によって、光電変換部８と第１保持部１０との間のポテンシャルが制御される。加えて、制御電極１０２に印加される電圧によって、保持部１０のポテンシャルが制御される。第１電荷転送部９は、第１チャネル３０４及び第１チャネル３０４上に絶縁膜を介して配された制御電極１０２の一部を含んで構成されている。

第１保持部１０は、Ｎ型半導体領域１０３と、Ｎ型半導体領域１０３とＰＮ接合を構成するＰ型半導体領域１１５ａを含む。Ｎ型半導体領域１０３がＰＮ接合容量を構成することによって、電子が蓄積されうる。具体的には、Ｎ型半導体領域１０３に逆バイアスが印加されることによって、Ｎ型半導体領域１０３に空乏層が形成される。そして、Ｎ型半導体領域１０３の空乏化した部分に電子が保持される。Ｎ型半導体領域１０３の全体が空乏化してもよい。

更に、第１保持部１０は、絶縁膜を介してＮ型半導体領域１０３上に配された制御電極１０２の一部１０２ａを含んで構成されている。制御電極１０２に印加される電圧によって、Ｎ型半導体領域１０３の界面３００側に反転層が形成されるとよい。これにより、暗電流が第１保持部１０に混入することを低減することができる。なお、信号電荷が電子の場合は、Ｎ型の半導体領域に信号電荷が保持されるように第１保持部１０が構成される。信号電荷が正孔の場合は、Ｐ型の半導体領域に信号電荷が保持されるように第１保持部１０が構成される。

制御電極１０４は第２チャネル３０５の上に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０４が、Ｎ型半導体領域１０５の上に配された部分１０４ａを含んでいる。制御電極１０４は、第２電荷転送部１１及び第２保持部１２で兼用されている。つまり、制御電極１０４に印加される電圧によって、第１保持部１０と第２保持部１２との間のポテンシャルが制御される。加えて、制御電極１０４に印加される電圧によって、第２保持部１２のポテンシャルが制御される。第２電荷転送部１１は、第２チャネル３０５及び第２チャネル３０５上に絶縁膜を介して配された制御電極１０４の一部を含んで構成されている。

第２保持部１２は、Ｎ型半導体領域１０５と、Ｎ型半導体領域１０５とＰＮ接合を構成するＰ型半導体領域１１５ｂを含む。Ｎ型半導体領域１０５がＰＮ接合容量を構成することによって、電子が蓄積されうる。具体的には、Ｎ型半導体領域１０５に逆バイアスが印加されることによって、Ｎ型半導体領域１０５に空乏層が形成される。そして、Ｎ型半導体領域１０５の空乏化した部分に電子が保持される。Ｎ型半導体領域１０５の全体が空乏化してもよい。

更に、第２保持部１２は、絶縁膜を介してＮ型半導体領域１０５上に配された制御電極１０４の一部１０４ａを含んで構成されている。制御電極１０４に印加される電圧によって、Ｎ型半導体領域１０５の界面３００側に反転層が形成されるとよい。これにより、暗電流が第２保持部１２に混入することを低減することができる。なお、信号電荷が電子の場合は、Ｎ型の半導体領域に信号電荷が保持されるように第２保持部１２が構成される。信号電荷が正孔の場合は、Ｐ型の半導体領域に信号電荷が保持されるように第２保持部１２が構成される。

Ｎ型半導体領域１０３とＰＮ接合を構成するＰ型半導体領域には、所定の電圧が供給される。Ｎ型半導体領域１０５とＰＮ接合を構成するＰ型半導体領域には、所定の電圧が供給される。これにより、Ｎ型半導体領域１０３およびＮ型半導体領域１０５に逆バイアスを印加することができる。所定の電圧は、例えばグラウンド電圧である。本実施例では、Ｐ型半導体領域１１５ａ、１１５ｂにグラウンド電圧が供給される。さらに、Ｐ型半導体領域３０２、３０３にもグラウンド電圧が供給されてもよい。

制御電極１０６は第３チャネル３０６の上に絶縁膜３００ｂを介して配されている。第３電荷転送部１３は、第３チャネル３０６及び第３チャネル３０６上に絶縁膜を介して配された制御電極１０６を含んで構成されている。

ＦＤ領域１０７およびＯＦＤ領域１１２には、プラグ３０７が接続される。ＦＤ領域１０７は、プラグ３０７を介して増幅トランジスタのゲート電極に接続される。ＯＦＤ領域１１２は、プラグ３０７を介して不図示の配線１６に接続される。

また、Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５ａが配される。Ｐ型半導体領域１１５ａは、Ｎ型半導体領域１０３の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０３の全部の下に配されてもよい。Ｎ型半導体領域１０３とＰ型半導体領域１１５ａとがＰＮ接合を構成している。Ｐ型半導体領域１１５ａの不純物濃度は、Ｐ型半導体領域１１５ａより下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５ａの不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０３からの空乏層の広がりを低減することができるので、第１保持部１０から低電圧で電荷を転送することができる。

また、Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５ｂが配される。Ｐ型半導体領域１１５ｂは、Ｎ型半導体領域１０５の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０５の全部の下に配されてもよい。Ｎ型半導体領域１０５とＰ型半導体領域１１５ｂとがＰＮ接合を構成している。Ｐ型半導体領域１１５ｂの不純物濃度は、Ｐ型半導体領域１１５ｂより下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５ｂの不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０５からの空乏層の広がりを低減することができるので、第２保持部１２から低電圧で電荷を転送することができる。

なお、Ｐ型半導体領域１１５ａ、１１５ｂはいずれか一方あるいは両方が省略されてもよい。Ｐ型半導体領域１１５ａが省略された例では、Ｎ型半導体領域１０３の下に配されたＰ型半導体領域３０２が、深くなるにつれて不純物濃度が高くなる不純物分布、あるいは一様な不純物分布を有しうる。

Ｎ型半導体領域１０３およびＮ型半導体領域１０５の不純物濃度は、それぞれＮ型半導体領域１０１の不純物濃度より高いことが好ましい。これにより、第１保持部１０および第２保持部１２の電荷保持容量を大きくすることができる。あるいは、光電変換部８の感度を向上させることができる。

Ｐ型半導体領域３０３の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高いことが好ましい。あるいは、Ｐ型半導体領域３０３の不純物濃度は、Ｎ型半導体領域１０１の不純物濃度より高いことが好ましい。このような構成によって、光電変換部８における暗電流によるノイズを低減することができる。

遮光部材１１３は第１保持部１０および第２保持部１２の上部に配されている。遮光部材１１３により、第１保持部１０および第２保持部が遮光されうる。好ましくは、遮光部材１１３が第１保持部１０および第２保持部１２に入射し得る光の全部を遮光する。遮光部材１１３の光電変換部８側の端部は、第１保持部１０の光電変換部８側の端部よりも、光電変換部８に近い。遮光部材１１３のＦＤ領域１０７側の端部は、第２保持部１２のＦＤ領域１０７側の端部よりも、ＦＤ領域１０７に近い。

しかしながらこれに限るものではなく、本実施例のように制御電極１０２が第１電荷転送部９と、第１保持部１０とで兼用される場合には、少なくとも制御電極１０２の光電変換部８側の端部を覆わない構成としてもよい。このような構成によれば、光電変換部８に対する遮光部材１１３の影響が小さくなるため、光電変換部８の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。または、第１保持部１０を構成するＮ型半導体領域１０３もしくはＰ型半導体領域３０２において光電変換された電子をＮ型半導体領域１０３において蓄積することができる。これによって画素の感度を向上させることが可能となる。

なお、第１保持部１０の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第１保持部１０を構成する制御電極１０２に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。

第２保持部１２の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第２保持部１２を構成する制御電極１０４に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。

遮光部材１１３は配線層を構成する金属を用いることができる。もしくは異なる配線層間、あるいは配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材１１３はできるだけ半導体基板３００ａに近い場所に配された方が好ましい。複数の配線層のうち最も半導体基板３００ａの近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材１１３専用の金属を配してもよい。

図４では第１保持部１０の上に配された遮光部材１１３のみが図示されている。しかし、他の画素回路を構成するトランジスタの上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。他の画素回路を構成するトランジスタは、上述のリセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。

次に本実施例における第１保持部１０と第２保持部１２の不純物濃度について説明する。図５は、図４の直線Ｃおよび直線Ｄに沿った不純物濃度の分布を示す。点線が直線Ｃに沿った不純物濃度の分布を示す。実線が直線Ｄに沿った不純物濃度の分布を示す。縦軸が不純物濃度を示し、横軸は界面３００からの深さを示している。

図５が示す通り、第１保持部１０では、浅い位置、つまり界面３００の近くにＮ型の不純物が分布し、深い位置にＰ型の不純物が分布している。Ｎ型の不純物はたとえばリンやヒ素である。このＮ型の不純物によって、Ｎ型半導体領域１０３が構成される。また、Ｐ型の不純物は、例えばボロンである。Ｐ型の不純物によって、Ｐ型半導体領域１１５ａが構成される。

第２保持部１２でも、浅い位置にＮ型の不純物が分布し、深い位置にＰ型の不純物が分布している。このＮ型の不純物によって、Ｎ型半導体領域１０５が構成される。また、Ｐ型の不純物によって、Ｐ型半導体領域１１５ｂが構成される。

そして、図５が示すとおり、Ｎ型半導体領域１０３の不純物分布のピークにおける不純物濃度は、Ｎ型半導体領域１０５の不純物分布のピークにおける不純物濃度より低い。つまり、Ｎ型半導体領域１０３の不純物濃度が、Ｎ型半導体領域１０５の不純物濃度より低い。

なお、不純物分布のピークの不純物濃度を比較する代わりに、同じ深さにおける不純物濃度を比較してもよい。例えば本実施例では、線Ｂ−Ｂ’で示される深さにおいて、Ｎ型半導体領域１０３の不純物濃度が、同じ深さにおけるＮ型半導体領域１０５の不純物濃度より低い。

続いて本実施例の駆動方法について説明する。図６に本実施例の撮像装置の駆動パルス図を示す。撮像領域２に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御ゲートに供給される駆動パルスを示している。ＰＴＸ２は第２制御ゲートに供給される駆動パルスを示している。ＰＴＸ３は第３制御ゲートに供給される駆動パルスを示している。ＰＴＸ４は第４制御ゲートに供給される駆動パルスを示している。ＰＴＳは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。ＰＴＮは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。

時刻ｔ１以前は、撮像領域２における全ての行のＰＲＥＳおよびＰＴＸ４がハイレベルとなっている。ここで図６に示された他の全てのパルスはローレベルである。これによって、光電変換部８で発生した電子がＯＦＤ領域に排出される。

時刻ｔ１において、ＰＲＥＳおよびＰＴＸ４がハイレベルを維持した状態で、撮像領域２に配された全ての画素において、ＰＴＸ１、およびＰＴＸ２、およびＰＴＸ３がローレベルからハイレベルへ遷移する。これにより光電変換部８および第１保持部１０および第２保持部１２がリセットされる。

時刻ｔ２において、撮像領域２における全ての行のＰＴＸ１、ＰＴＸ２、ＰＴＸ３、およびＰＴＸ４がハイレベルからローレベルへ遷移する。この動作により撮像領域２に配された全ての画素において露光期間が開始する。露光期間中は光電変換部８で生じた電子のうち所定量の電子は、第１保持部１０へ移動する。

時刻ｔ２から所定期間経過後、時刻ｔ３において撮像領域２における全ての行のＰＴＸ１がローレベルからハイレベルへ遷移し、時刻ｔ４において撮像領域２における全ての行のＰＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部８に残っていた電子が第１保持部１０へ転送される。この動作により露光期間が終了する。

時刻ｔ５において、撮像装置に配された全ての行のＰＴＸ４がローレベルからハイレベルへ遷移する。この動作により、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さよりも光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さの方が低くなる。これにより光電変換部８で生じた電子が第１保持部１０へ移動せずに、ＯＦＤ領域１１２へ移動するようになる。

さらに、時刻ｔ５において、撮像領域２に配された全ての行のＰＴＸ２がローレベルからハイレベルへ遷移し、時刻ｔ６において、撮像領域２に配された全ての行のＰＴＸ２がハイレベルからローレベルへ遷移する。この動作により、第１保持部１０で保持されていた電子が、第２保持部１２へ転送される。

時刻ｔ７において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線２０に出力され得る状態となる。更に、時刻ｔ７において、ＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅素子１５の入力ノード１４のリセット動作が完了する。

時刻ｔ８において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ９において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。

時刻ｔ１０において、ＰＴＸ３（１）がローレベルからハイレベルへ遷移し、時刻ｔ１１においてＰＴＸ３（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第２保持部１２で保持されていた電子が、増幅素子１５の入力ノード１４に転送される。

時刻ｔ１２においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１３において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。

時刻ｔ１４において、ＰＳＥＬ（１） がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は、時刻ｔ７から時刻ｔ１４までの期間となる。更に時刻ｔ１４において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。これにより、１行目の画素の増幅素子１５の入力ノード１４のリセットが開始される。

この後、時刻ｔ１５から時刻ｔ２２までの期間において、２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が２行目となる点が異なること以外は、時刻ｔ１５から時刻ｔ２２の各時刻における動作は、時刻ｔ７から時刻ｔ１４の各時刻における動作と同様である。

このような動作によって撮像領域２に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第１保持部１２の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ６である。その後、読み出し動作を繰り返すことで、撮像領域２における全ての行の読み出しを行なう。

図７および図８は、図６に示した駆動パルス図のそれぞれの時刻、期間においてのポテンシャル障壁の高さの関係を示したものである。図７および図８には、ＯＦＤ領域１１２、第４電荷転送部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。実線で本実施例における画素のポテンシャルが示されている。

なお、本明細書においては、ポテンシャルは信号電荷の位置エネルギーである。例えば、信号電荷が電子の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが低くなる。これは、電子が負の電荷だからである。電圧が高い領域では、電子の位置エネルギーは低い。一方、信号電荷が正孔の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが高くなる。これは、正孔が正の電荷だからである。電圧が高い領域では、正孔の位置エネルギーは高い。図７および図８では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。

図７（ａ）は時刻ｔ１から時刻ｔ２までの期間におけるポテンシャル状態を示す図である。図６で説明したように、時刻ｔ１から時刻ｔ２までの期間においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３、第４電荷転送部７にすべてハイレベルのパルスが供給される。つまりすべての電荷転送部において生じるポテンシャル障壁が低い状態となっている。光電変換部８で生じた電子はＯＦＤ領域１１２もしくはリセットトランジスタのドレイン（不図示）に排出される。光電変換部８、第１保持部１０、および第２保持部１２には電子が存在しないことが好ましい。

この時の電子に対する好適なポテンシャル状態としては、光電変換部８が最も高いポテンシャルとなっている。更に、図示するように、光電変換部８から増幅素子１５の入力ノード１４まで順にポテンシャルが低くなっている状態が好ましい。つまり、光電変換部８のポテンシャルが、第１保持部１０のポテンシャルより高くてもよい。第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高くてもよい。そして、第２保持部１２のポテンシャルが入力ノード１４のポテンシャルより高くてもよい。

図７（ｂ）、図７（ｃ）は時刻ｔ２から時刻ｔ３までの期間、つまり露光期間中のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態となっている。つまり、図７（ａ）の場合に比べて、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さが高くなっている。更に、第４電荷転送部７が非導通状態となっている。つまり、図７（ａ）の場合に比べて光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さが高くなっている。これにより、図７（ｂ）では少量の電子が光電変換部８で蓄積されている。また、図７（ｂ）の状態において、第１電荷転送部９に生じるポテンシャル障壁の高さは、第４電荷転送部７に生じるポテンシャル障壁の高さよりも低い。

図７（ｃ）のポテンシャル状態は図７（ｂ）と同じだが、光電変換部８へ入射した光の量が異なる。光電変換部８に一定以上の電子が生じた場合には、第１電荷転送部９に生じたポテンシャル障壁を乗り越えて、第１保持部１０に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部８と第１保持部１０とが電子を保持している。

本実施例では、図７（ｂ）が示す通り、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３が非導通の状態、つまり、それぞれのチャネルのポテンシャルが高い状態において、第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高い。第１保持部１０を構成するＮ型半導体領域１０３の不純物濃度が、第２保持部１２を構成するＮ型半導体領域１０５の不純物濃度より低いことによって、このようなポテンシャル状態を容易に得ることができる。これは、Ｎ型半導体領域１０３、１０５の全体が空乏化したときに、より不純物濃度の高いＮ型半導体領域１０５により大きな逆バイアスを印加することができるからである。

図７（ｄ）は時刻ｔ３から時刻ｔ４までの期間におけるポテンシャル状態を示す図である。光電変換部８で蓄積されていた電子が第１保持部１０に転送される。光電変換部８からの電子の転送効率を高めるためには、光電変換部８のポテンシャルよりも第１電荷転送部９の導通時のポテンシャル障壁が低くなっているとよい。更に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルよりも低い方が良い。

本実施例では、制御電極１０２が第１電荷転送部９と第１保持部１０とで兼用されているため、第１電荷転送部９を導通させる駆動パルスが供給されると、第１保持部１０のポテンシャルも低くなる。これにより、図７（ｄ）が示すように、第１保持部１０に電子がない場合のポテンシャルが、第２保持部１２のポテンシャルよりも低くなっていてもよい。

図８（ａ）は時刻ｔ４から時刻ｔ５までの期間のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態になった後であり、かつ、第２電荷転送部１１が導通状態となる前の状態を示している。第１保持部１０には第１電荷転送部９に生じるポテンシャル障壁で決まる量の電子が蓄積されている。

図８（ｂ）は時刻ｔ５から時刻ｔ６までの期間のポテンシャル状態を示す図である。第４電荷転送部７が導通するため、第４電荷転送部７におけるポテンシャル障壁が、第１電荷転送部９におけるポテンシャル障壁よりも低くなる。第４電荷転送部７におけるポテンシャル障壁は、光電変換部８のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、第１保持部１０が電子を保持しつつ、光電変換部８で発生した電子がＯＦＤ領域１１２に移動することができる。

また、図８（ｂ）では、第２電荷転送部１１が導通状態になっている。これにより、第１保持部１０で保持されていた電子が第２電荷転送部１１を介して第２保持部１２に転送される。第１保持部１０からの電子の転送効率を高めるためには、第１保持部１０のポテンシャルよりも第２電荷転送部１１の導通時のポテンシャル障壁の高さが低い方がよい。更に、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルよりも低い方が良い。本実施例では、制御電極１０４が第２電荷転送部１１と第２保持部１２とで兼用されているため、第２電荷転送部１１を導通させる駆動パルスが供給されると、第２保持部１２のポテンシャルも低くなる。

本実施例においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３が非導通の状態、第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高いために、図８（ｂ）に示されるポテンシャル状態を形成しやすい。例えば低い電圧で、図８（ｂ）のポテンシャル状態を形成することができる。

図８（ｃ）は、時刻ｔ６から時刻ｔ１０までの期間における１行目の画素のポテンシャル状態、および時刻ｔ６から時刻ｔ１８までの期間における２行目の画素のポテンシャル状態を示している。第２電荷転送部１１が非導通状態となった後、第３電荷転送部１３が導通するまでの期間である。この期間の長さは画素行ごとに異なりうる。第２電荷転送部１１及び第３電荷転送部１３がともに非導通状態となっており、これらのポテンシャル障壁により第２保持部１２に電子を蓄積している。

図８（ｄ）は、時刻ｔ１０から時刻ｔ１１までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１８から時刻ｔ１９までの期間における２行目の画素のポテンシャル状態を示している。第３電荷転送部１３が導通状態となる。これにより、第２保持部１２で保持されていた電子が増幅素子１５の入力ノード１４に転送される。第２保持部１２からの電子の転送効率を高めるためには、第２保持部１２のポテンシャルの高さよりも第３電荷転送部１３の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅素子１５の入力ノード１４のポテンシャルの高さが第２保持部１２のポテンシャルの高さよりも低い方が良い。なお、このようなポテンシャルの関係に限られることはない。第２保持部１２から増幅素子１５の入力ノード１４への電荷の転送には、公知の構成が用いられてよい。とくに、増幅素子１５の入力ノード１４が導電体に接続されたＦＤ領域１０７を含んで構成される場合には、当該導電体へ印加する電圧により増幅素子１５の入力ノード１４のポテンシャルを任意に設定することができる。

図８（ｅ）は、時刻ｔ１１から時刻ｔ１４までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１９から時刻ｔ２２までの期間における２行目の画素のポテンシャル状態を表す図である。第３電荷転送部１３が非導通状態となった後のポテンシャル状態を示す図である。光電変換部８には光が入射しているものの、第４電荷転送部７によりＯＦＤ領域へ電子は排出される。また、第１保持部１０にも電子が混入し得る。しかしながら、第１電荷転送部９のポテンシャル障壁の高さに比べて、第２電荷転送部１１のポテンシャル障壁の高さが高いため、第２保持部１２には電荷が混入しにくい構成となっている。時刻ｔ１４以降における１行目の画素のポテンシャル、および時刻ｔ２２以降における２行目の画素のポテンシャルは、図７（ａ）で示された状態であってもよい。

次に、本実施例の別の駆動方法の例について説明する。別の駆動方法では、図６の時刻ｔ２と時刻ｔ３の間に、第２電荷転送部１１を導通させる。具体的な動作について、画素のポテンシャル状態と併せて説明する。

図９は、本実施例の画素のポテンシャル状態を示す図である。図９には、ＯＦＤ領域１１２、第４電荷転送部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。

図９（ａ）は図７（ｃ）と同じポテンシャル状態を示している。つまり、露光期間中であり、光電変換によって発生した電子が光電変換部８と第１保持部１０に保持されている。

ここで、図９（ｂ）が示すように、露光期間中に第２電荷転送部１１が導通する。具体的には、第２電荷転送部１１のポテンシャルが、第１保持部１０のポテンシャルより低くなる。これにより、光電変換部８あるいは第１保持部１０の電子が、第２保持部１２に移動しうる。つまり、露光期間中に発生した電子が第２保持部１２によって保持される。

その後、図９（ｃ）が示す通り、第２電荷転送部１１が非導通状態となる。そして、図９（ｄ）に示されるように、第２電荷転送部１１が非導通となった後に発生した電子が、第１保持部１０に移動しうる。

このような駆動方法によれば、露光期間中に発生した電子が光電変換部８、第１保持部１０および第２保持部１２で保持される。その結果、飽和電荷量を向上させることが可能である。

なお、図９（ｄ）の後の動作は、図７（ｄ）以降の動作と同じである。また、図９（ｂ）、（ｃ）の動作を２回以上繰り返し行ってもよい。

続いて、本実施例の画素におけるポテンシャル状態の別の例を説明する。図１０は、本実施例の画素のポテンシャル状態を示す図である。図９には、ＯＦＤ領域１１２、第４電荷転送部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。

図１０が示すように、第１電荷転送部９のポテンシャルが第４電荷転送部７のポテンシャルと等しい。これによって、露光期間中に発生した電子が光電変換部８に蓄積され、第１保持部１０へ移動しない。なお、第１電荷転送部９のポテンシャルが第４電荷転送部７のポテンシャルより高くてもよい。この場合、光電変換部８から溢れた電子が、ＯＦＤ領域１１２に移動しやすくなるので、ノイズを低減することができる。

本実施例では、各電荷転送部を非導通状態にするために制御電極に供給される電圧が同じである。これに限らず、各電荷転送部を非導通状態にするために制御電極に供給される電圧が、異なっていてもよい。また、本実施例では、第１電荷転送部９、第２電荷転送部１１の制御電極が、それぞれ第１保持部１０の制御電極、第２保持部１２の制御電極として兼用される。そのため、第１保持部１０の制御電極と第２保持部１２の制御電極とに同じ電圧が供給される。

本実施例においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３のいずれもが非導通の状態において、第１保持部のポテンシャルが第２保持部のポテンシャルより高い。このような構成によれば、第１保持部から第２保持部への電荷の転送を効率的に行うことが可能となる。

また、本実施例においては、Ｎ型半導体領域１０３の不純物濃度が、Ｎ型半導体領域１０５の不純物濃度より低い。このような構成によれば、第１保持部のポテンシャルを第２保持部のポテンシャルより高くすることが容易になる。

また、本実施例においては、Ｎ型半導体領域１０５の不純物濃度を高くすることができる。このような構成によれば、第２保持部１２が単位面積当たりに保持する電荷の量を大きくすることができる。これにより飽和電荷量を向上させつつ、第２保持部１２の面積を小さくすることができる。そのため、光電変換部８の占める面積を大きくすることができる。また、第２保持部１２の面積が小さいことで、遮光しやすくなる。第２保持部１２は、シャッタ期間に電荷を保持するため、遮光性能を向上させることによってノイズを低減することができる。

本発明に係る撮像装置の実施例について説明する。本実施例については、第４電荷転送部７が、第１保持部１０の電荷を排出するように構成された点において、本実施例は実施例１と異なる。他の構成はすべて実施例１と同様である。そこで、実施例１と異なる点のみを説明し、他の部分の説明は省略する。

本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

図１１に本実施例の撮像装置の等価回路を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。図２と同様の機能を有する部分には、同じ符号を付す。図２と同じ部分の詳細な説明は省略する。

本実施例においては、第４電荷転送部７が第１保持部１０の電子をオーバーフロードレイン領域（以下、ＯＦＤ領域）へ転送する。ＯＦＤ領域は電荷が排出される電荷排出ノードである。ＯＦＤ領域は、例えば電源電圧を供給する配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第４電荷転送部７は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第１電荷排出部７の制御電極に供給される電圧によって、第１保持部１０の電荷の排出が制御されうる。

本実施例においては、第１電荷転送部９および第４電荷転送部７により電子シャッタ動作を行うことができる。つまり、第１電荷転送部９および第４電荷転送部７を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。

リセット制御配線２１は、リセットトランジスタのゲートに駆動パルスＰＲＥＳを供給する。選択制御配線２２は、選択トランジスタのゲートに駆動パルスＰＳＥＬを供給する。第３転送制御配線２３は、第３電荷転送部１３を構成する制御電極（以下、第３制御ゲート）に駆動パルスＰＴＸ３を供給する。第２転送制御配線２４は、第２電荷転送部１１を構成する制御電極（以下、第２制御ゲート）に駆動パルスＰＴＸ２を供給する。第１転送制御配線２５は第１電荷転送部９を構成する制御電極（以下、第１制御ゲート）に駆動パルスＰＴＸ１を供給する。第４転送制御配線２６は第４電荷転送部７を構成する制御電極（以下、第４制御ゲート）に駆動パルスＰＴＸ４を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、各電荷転送部および電荷排出部は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。

本実施例は、図２に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。

具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素において、第１保持部１０から第２保持部１２への電荷の転送を並行して行うことで、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。

更に、第１電荷転送部９が非導通状態となっていると表面に正孔が蓄積される。そして、電子が移動するチャネルが表面から所定深さに存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。

あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。

光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が光電変換部８の周囲に形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９が非導通状態であるときに、第１制御電極の下に形成されるポテンシャル障壁が、光電変換部８と他の回路素子との間に形成されるポテンシャル障壁よりも高い。他の回路素子とは、例えば第４電荷転送部７のＯＦＤ領域である。あるいは、他の回路素子とは、リセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。

本実施例の画素の具体的な構造は実施例１と同様である。つまり、図３、図４に本実施例の画素の構造が示される。ただし、第４電荷転送部７を構成する制御電極１１１は、第１保持部１０の電子を転送するように構成される。例えば、上面図において、制御電極１１１が第１保持部１０を構成するＮ型半導体領域１０３と隣り合うように配される。また、ＯＦＤ領域１１２は、第１保持部１０からの電子が排出されるＮ型半導体領域を含んで構成される。ＯＦＤ領域１１２は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、第１保持部１０の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送されうる。また、第４電荷転送部７が、制御電極１１１、Ｎ型半導体領域１０３、ＯＦＤ領域１１２で構成されるＭＯＳトランジスタであってもよい。

本実施例において、光電変換部８の電荷は、制御電極１０２の下の半導体領域を通って、第１保持部１０に転送されうる。つまり、光電変換部８から第１保持部１０へ電荷が転送される経路が制御電極１０２の下に配されうる。第１保持部１０の電荷は、制御電極１０２の下の半導体領域を通って、第２保持部１２に転送されうる。つまり、第１保持部１０から第２保持部１２へ電荷が転送される経路が制御電極１０４の下に配されうる。また、第１保持部１０の電荷は、制御電極１１１の下の半導体領域を通って、ＯＦＤ領域１１２に排出されうる。つまり、第１保持部１０から電荷が排出される経路が、制御電極１１１の下に配されうる。このように、光電変換部８から第１保持部１０への電荷の転送経路、および第１保持部１０から第２保持部１２への電荷の転送経路のいずれとも異なる経路を介して、第１保持部１０の電荷が排出されうる。

ＯＦＤ領域１１２には、プラグが接続される。ＯＦＤ領域１１２は、プラグを介して所定の電圧が供給された配線１６に接続される。プラグはタングステンなどの金属で構成されうる。所定の電圧は例えば電源電圧である。

続いて本実施例の駆動方法について説明する。本実施例の駆動方法は実施例１と同様である。すなわち、図６が本実施例の撮像装置の駆動パルスを示す。ただし、第４電荷転送部７に供給される駆動パルスＰＴＸ４は、時刻ｔ５においてローレベルに維持されたままであり、時刻ｔ６以降にローレベルからハイレベルに遷移してもよい。たとえば、ＰＴＸ４は時刻ｔ６と時刻ｔ７との間の時刻にローレベルからハイレベルに遷移する。

また、ＰＴＸ４がハイレベルの期間には、ＰＴＸ１がハイレベルになっていてもよい。これにより光電変換部８で生じた電子が第１保持部１０へ移動し、第１保持部１０の電子がＯＦＤ領域１１２へ排出される。つまり、光電変換によって生成した電子が蓄積されず、排出される。このように、本実施例では、第１電荷転送部９および第４電荷転送部７が導通しているときに、シャッタ動作が可能である。なお、露光時間は、撮像装置に配された全ての行のＰＴＸ１およびＰＴＸ４がハイレベルからローレベルへ遷移することで開始される。

本実施例では、露光期間が始まる前に第１保持部１０の電子がＯＦＤ領域１１２に排出されうる。好適には、露光期間が始まる前に第１保持部１０の全ての電子が排出される。したがって、第１保持部１０での電子の蓄積を開始する時に、第１保持部１０に残っている電子を少なくする、あるいは完全になくすにすることができる。その結果、ノイズを低減することができるため、画質を向上させることができる。

続いて、本実施例の好適なポテンシャル状態について説明する。第１電荷転送部９および第４電荷転送部７が非導通状態であるときは、第４電荷転送部７のポテンシャルが、第１電荷転送部９のポテンシャルより高くなっていることが好ましい。また、第１電荷転送部９および第４電荷転送部７が非導通の時に、光電変換部８のポテンシャルより第１保持部１０のポテンシャルのほうが低くなっているほうが好ましい。これにより、光電変換によって生成した電荷が、光電変換部８および第１保持部１０に保持される。

なお、第１電荷転送部９のポテンシャルが光電変換部８のポテンシャルより高い場合は、少量の電子は光電変換部のみに蓄積される。この場合、光電変換部８に一定以上の電子が生じた場合には、第１電荷転送部９に生じたポテンシャル障壁を乗り越えて、第１保持部１０に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部８と第１保持部１０とが電子を保持している。

第１電荷転送部９および第４電荷転送部７が導通状態であるときは、第４電荷転送部７のポテンシャルが、第１電荷転送部９のポテンシャルより低くなっていることが好ましい。これによって、光電変換部８で生成した電子が第１保持部１０に移動しうる。そして、第１保持部１０の電子がＯＦＤ領域１１２に排出される。このとき、第４電荷転送部７におけるポテンシャル障壁は、光電変換部８のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、光電変換部８で発生した電子がＯＦＤ領域１１２に移動することができる。このように、第１保持部１０の電荷がＯＦＤ領域１１２に排出される。つまり、第１保持部１０をリセットすることができる。

本実施例においては、第１保持部１０に第４電荷転送部が接続されることによって、第１保持部１０の電子を排出しやすくなる。これは、光電変換部８のポテンシャルのほうが高い場合にとくに顕著である。その理由は、光電変換部８を介して第１保持部１０の電子を排出することが困難だからである。

また、本実施例においては、第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低くてもよい。このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への電荷の転送を効率的に行うことができる。あるいは、このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への完全空乏転送が可能となる。完全空乏転送とは、第１保持部１０を構成するＮ型半導体領域１０３の全体が空乏化することによって電荷が転送されることである。

第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低い構成では、増幅素子１５の入力ノード１４にリセット部を接続することが好ましい。これにより、増幅素子１５の入力ノード１４を介して第２保持部１２の電子を排出することができる。つまり、増幅素子１５の入力ノード１４を介して第２保持部１２をリセットすることができる。第１保持部１０のポテンシャルのほうが高いため、第１保持部１０を介して第２保持部１２の電子を排出することが困難だからである。

また、第２保持部１２では行によって電子を保持する期間が異なりうる。そのため、第２保持部１２で生じるノイズが大きいとシェーディングとなり画質が低下する可能性がある。これに対し、第２保持部に接続されるチャネルの数を少なくすることで、第２保持部１２で生じるノイズを低減することができる。チャネルはポテンシャルが制御される電荷の転送経路である。具体的には、第２保持部１２に接続されるチャネルの数は２つであることが良い。１つは、第１保持部１０から第２保持部１２への電荷の転送経路である。もう１つは、第２保持部１２から入力ノード１４への電荷の転送経路である。なお、第２保持部１２から溢れた電荷が移動する別の経路があってもよい。

以上に説明したように、本実施例においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３のいずれもが非導通の状態において、第１保持部のポテンシャルが第２保持部のポテンシャルより高い。このような構成によれば、第１保持部から第２保持部への電荷の転送を効率的に行うことが可能となる。

また、本実施例においては第１保持部１０の電荷を排出することができる。このような構成によれば、撮像装置の画質を向上させることができる。

本発明に係る撮像装置の別の実施例について説明する。第１保持部１０を構成するＮ型半導体領域１０３の下端が、第２保持部１２を構成するＮ型半導体領域１０５の下端よりも浅い位置にある点において、本実施例は実施例１と異なる。他の部分は、全て実施例１または実施例２と同様である。そこで、本実施例において、実施例１および実施例２と異なる点のみを説明し、他の部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例１あるいは実施例２と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は、実施例１あるいは実施例２と同様である。つまり、図２あるいは図１１が本実施例の等価回路を示す。

本実施例の上面図は、実施例１あるいは実施例２と同様である。つまり、図３が本実施例の撮像装置の上面図を示す。

図１２は、図３のＡ−Ａ’に沿った断面を示す概略図である。図４と同様の機能を有する部分には同じ符号を付し、詳細な説明は省略する。

本実施例においては、Ｎ型半導体領域１０３の下端が、Ｎ型半導体領域１０５の下端より界面３００に近い位置に配される。Ｎ型半導体領域１０３の下端のほうが浅い位置にある。別の観点では、界面３００から所定の深さ（Ｅ−Ｅ’の深さ）において、第１保持部１０にはＰ型半導体領域が配され、第２保持部１２にはＮ型半導体領域１０５が配される。このため、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３が非導通の状態、つまり、それぞれのチャネルのポテンシャルが高い状態において、第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高い。これは、Ｎ型半導体領域１０３、１０５の全体が空乏化したときに、より深くまで延在しているＮ型半導体領域１０５により大きな逆バイアスを印加することができるからである。

本実施例においては、Ｎ型半導体領域１０３およびＮ型半導体領域１０５がいずれも界面３００まで延在している。しかし、Ｎ型半導体領域１０３およびＮ型半導体領域１０５と界面３００との間にＰ型半導体領域が配されてもよい。

また、本実施例においては、Ｎ型半導体領域１０３の不純物濃度とＮ型半導体領域１０５の不純物濃度が同じであってもよい。実施例１のように、Ｎ型半導体領域１０３の不純物濃度がＮ型半導体領域１０５の不純物濃度より低くてもよい。

図１２では、Ｎ型半導体領域１０３はＰ型半導体領域１１５ａとＰＮ接合を構成している。Ｎ型半導体領域１０３の下端は、Ｎ型半導体領域１０３とその下に配されたＰ型半導体領域１１５ａとのＰＮ接合面としてもよい。

一方、Ｎ型半導体領域１０５はＰ型半導体領域３０２とＰＮ接合を構成している。つまり、図１２では、実施例１のＰ型半導体領域１１５ｂが省略された例が示されている。Ｎ型半導体領域１０５の下端は、Ｎ型半導体領域１０５とその下に配されたＰ型半導体領域３０２とのＰＮ接合面としてもよい。

このような構成によれば、Ｐ型半導体領域１１５ａを形成する深さによって、Ｎ型半導体領域１０３の下端をＮ型半導体領域１０５の下端より浅い位置にすることができる。したがって、Ｎ型半導体領域１０３およびＮ型半導体領域１０５を１つのマスクを用いたイオン注入において形成することができるので、製造プロセスを簡略化することができる。

なお、本実施例において、Ｐ型半導体領域１１５ａが省略されてもよい。Ｐ型半導体領域１１５ａが省略される場合には、Ｎ型半導体領域１０３とＮ型半導体領域１０５とを異なるエネルギーのイオン注入によって形成することで、Ｎ型半導体領域１０３の下端をＮ型半導体領域１０５の下端より浅い位置にすることができる。

あるいは、Ｎ型半導体領域１０５の下部に、Ｐ型半導体領域３０２より不純物濃度が高いＰ型半導体領域１１５ｂが配されてもよい。この場合、Ｐ型半導体領域１１５ａとＰ型半導体領域１１５ｂとを異なるイオン注入で形成すればよい。

本実施例の駆動方法は、実施例１または実施例２と同様である。つまり、図６が本実施例の駆動パルスを示している。また、本実施例における画素のポテンシャル状態は、実施例１または実施例２と同様である。つまり、図７乃至図１０に本実施例のポテンシャル状態が示されている。

以上に説明したように、本実施例においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３のいずれもが非導通の状態において、第１保持部のポテンシャルが第２保持部のポテンシャルより高い。このような構成によれば、第１保持部から第２保持部への電荷の転送を効率的に行うことが可能となる。

また、本実施例においては、Ｎ型半導体領域１０３の下端が、Ｎ型半導体領域１０５の下端より浅い位置にある。このような構成によれば、第１保持部のポテンシャルを第２保持部のポテンシャルより高くすることが容易になる。

本発明に係る撮像装置の別の実施例について説明する。本実施例においては、第１保持部１０を構成するＮ型半導体領域１０３の構造が実施例１乃至実施例３と異なる。そこで、実施例１乃至実施例３と異なる点のみを説明する。実施例１乃至実施例３のいずかと同じ部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は、実施例１あるいは実施例２と同様である。つまり、図２あるいは図１１が本実施例の等価回路を示す。

図１３、図１４を用いて、本実施例の画素の具体的な構造を説明する。図３および図４と同様の機能を有する部分には同一の符号を付し、詳細な説明は省略する。

図１３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

本実施例の特徴は、画素１００にＰ型半導体領域１１４が配されたことである。図１３が示すように、ある平面で見たときに、Ｐ型半導体領域１１４と制御電極１０２との間にＮ型半導体領域１０３の一部が配されている。また、Ｐ型半導体領域１１４と制御電極１０４との間にＮ型半導体領域１０３の別の一部が配されている。あるいは、Ｎ型半導体領域１０３がＰ型半導体領域１１４を囲んでいてもよい。

第１保持部１０にＰ型半導体領域１１４が配されたことで、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより低くしやすくなる。あるいは、第１保持部１０の電荷の転送をより低い電圧で行えるようになる。第２保持部１２はＦＤ領域１０７からの電圧によって電荷を転送できるため、電荷が転送されやすくなる。

図１４に図１３のＤ−Ｄ’に沿った断面構造の概略図を示す。図４と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。本実施例として、図１４（ａ）および図１４（ｂ）の２つの断面構造の例を示している。図１４（ａ）と図１４（ｂ）とは、Ｐ型半導体領域１１４の構成が異なる点を除いて同じである。

本実施例においては、Ｎ型半導体領域１０３の下にＰ型半導体領域１１４が配される。つまり、Ｐ型半導体領域１１４と界面３００との間に第１保持部１０を構成するＮ型半導体領域１０３の一部が配される。界面３００は、半導体基板３００ａと絶縁膜３００ｂとが接する面である。

図１４が示す通り、界面３００に平行な線分Ｆ−Ｆ’を含む面において、Ｐ型半導体領域１１４と第１電荷転送部９との間に、Ｎ型半導体領域１０３の一部（第１部分）が配される。また、線分Ｆ−Ｆ’を含む面において、Ｐ型半導体領域１１４と第２電荷転送部１１との間に、Ｎ型半導体領域１０３の一部（第２部分）が配される。

好ましくは、Ｐ型半導体領域１１４はＮ型半導体領域１０３に囲まれる。つまり、紙面奥の方向において、Ｐ型半導体領域１１４に隣り合ってＮ型半導体領域１０３が配され、紙面手前の方向において、Ｐ型半導体領域１１４に隣り合ってＮ型半導体領域１０３が配される。このように、線分Ｅ−Ｅ’の示す深さにおいて、Ｐ型半導体領域１１４ａがＮ型半導体領域１０３によって囲まれてもよい。

図１４（ａ）に示された例では、Ｐ型半導体領域１１４ａのうち半導体基板３００ａの深い位置に配された部分は、Ｎ型半導体領域１０３に囲まれていない。つまり、Ｐ型半導体領域１１４ａが、Ｎ型半導体領域１０３の下端よりも深くまで延在している。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５ａとのＰＮ接合面である。

図１４（ｂ）に示された例では、界面３００からＰ型半導体領域１１４ａの下端までの距離が、界面３００からＮ型半導体領域１０３の下端までの距離よりも短い。つまり、Ｐ型半導体領域１１４ａの下に、Ｎ型半導体領域１０３の一部が配される。なお、Ｐ型半導体領域１１４ａの下端は、例えば、Ｎ型半導体領域１０３とのＰＮ接合面である。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５ａとのＰＮ接合面である。

Ｐ型半導体領域１１４の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高くてもよい。あるいは、Ｐ型半導体領域１１４不純物濃度は、Ｎ型半導体領域１０３の不純物濃度より高くてもよい。Ｐ型半導体領域１１４の不純物濃度が高いほど、第１保持部１０のポテンシャルを高くすることができる。あるいは第１保持部１２からの電荷の転送に用いられる電圧を小さくすることができる。なお、Ｐ型半導体領域１１４の不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。

一方、Ｐ型半導体領域１１４の不純物濃度が、例えばＰ型半導体領域３０３の不純物濃度よりも低くてもよい。あるいは、Ｐ型半導体領域１１４の不純物濃度が、不図示のポテンシャルバリアを構成するＰ型半導体領域の不純物濃度よりも低くてもよい。Ｐ型半導体領域１１４の不純物濃度が高いと、保持部の電荷保持容量が小さくなる可能性がある。したがって、このような構成によれば、保持部の電荷保持容量の低下を抑制することができる。

本実施例の駆動方法は、実施例１乃至実施例３と同様である。つまり、図６が本実施例の駆動パルスを示している。また、本実施例における画素のポテンシャル状態は、実施例１乃至実施例３と同様である。つまり、図７乃至図１０に本実施例のポテンシャル状態が示されている。

以上に述べた通り、本実施例においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３のいずれもが非導通の状態において、第１保持部のポテンシャルが第２保持部のポテンシャルより高い。このような構成によれば、第１保持部から第２保持部への電荷の転送を効率的に行うことが可能となる。

また、本実施例においては、第１保持部１０にＰ型半導体領域１１４が配される。このような構成によれば、第１保持部のポテンシャルを第２保持部のポテンシャルより高くすることが容易になる。

また、本実施例においては、Ｐ型半導体領域１１４が界面３００から離間して配されている。このような構成によれば、第１保持部１０の電荷保持容量を大きくすることができる。また、Ｐ型半導体領域１１４の下に、Ｎ型半導体領域１０３が配されることによって、第１保持部１０の電荷保持容量を大きくすることができる。

なお、次のような変形例も本発明に含まれる。変形例では、図１３および図１４においてＮ型半導体領域１０３が配された領域に、Ｎ型半導体領域１０３の第１部分が配される。そして、図１３および図１４においてＰ型半導体領域１１４が配された領域に、第１部分より不純物濃度が低いＮ型半導体領域１０３の第２部分が配される。

また、第２保持部１２にＰ型半導体領域１１４Ａが配されてもよい。Ｐ型半導体領域１１４Ａと制御電極１０４との間にＮ型半導体領域１０５の一部が配されている。そして、Ｐ型半導体領域１１４Ａと制御電極１０６との間にＮ型半導体領域１０５の一部が配される。Ｐ型半導体領域１１４ＡがＮ型半導体領域１０５に囲まれていてもよい。

この場合、ある平面にＰ型半導体領域１１４およびＰ型半導体領域１１４Ａを射影したとき、Ｐ型半導体領域１１４の射影の面積が、Ｐ型半導体領域１１４Ａの射影の面積よりも大きい。あるいは、Ｐ型半導体領域１１４の不純物濃度がＰ型半導体領域１１４Ａの不純物濃度より高い。このような構成によって、第１保持部１０のポテンシャルを第２保持部１２のポテンシャルより高くすることが容易になる。

本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１５において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１５において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の基板上に形成されていてもよい。

以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムの画質を向上することが可能となる。

１ 撮像装置
８ 光電変換部
９ 第１電荷転送部
１０ 第１保持部
１１ 第２電荷転送部
１２ 第２保持部
１３ 第３電荷転送部
１４ 入力ノード
１５ 増幅素子

Claims (6)

1. 複数の画素を備える撮像装置であって、
   前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信
   号を増幅して出力する増幅素子と、を有し、
   前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記
   第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部
   と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の
   電荷を転送する第３転送部と、が配され、
   前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、
   前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、
   前記第２半導体領域が、前記第１半導体領域よりも深い位置まで配されていることを特徴とする撮像装置。
2. 複数の画素を備える撮像装置であって、
   前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信
   号を増幅して出力する増幅素子と、を有し、
   前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記
   第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部
   と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の
   電荷を転送する第３転送部と、が配され、
   前記第１保持部は、電荷を保持する第１導電型の第１半導体領域を含み、
   前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、
   前記第１半導体領域は第１部分と、前記第１部分より不純物濃度が低い第２部分とを含み、
   前記第２部分と前記第１転送部との間に前記第１部分が配され、前記第２部分と前記第２転送部との間に前記第１部分が配されたことを特徴とする撮像装置。
3. 複数の画素を備える撮像装置であって、
   前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信
   号を増幅して出力する増幅素子と、を有し、
   前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１保持部と、前記
   第１保持部の後段に配された第２保持部と、前記第１保持部に電荷を転送する第１転送部
   と、前記第１保持部の電荷を前記第２保持部に転送する第２転送部と、前記第２保持部の
   電荷を転送する第３転送部と、が配され、
   前記第１保持部は、電荷を保持する第１導電型の第１半導体領域と、前記第１半導体領域と少なくとも一部が隣り合う、前記第１導電型と逆導電型の第２導電型の第３半導体領域を含み、
   前記第２保持部は、電荷を保持する第１導電型の第２半導体領域を含み、
   前記第３半導体領域が配された深さにおいて、前記第３半導体領域と前記第１転送部と
   の間に、前記第１半導体領域の第１部分が配され、
   前記第３半導体領域が配された深さにおいて、前記第３半導体領域と前記第２転送部と
   の間に、前記第１半導体領域の第２部分が配されたことを特徴とする撮像装置。
4. 前記第１半導体領域の不純物濃度が、前記第２半導体領域の不純物濃度以下であることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記第１転送部と前記第２転送部と前記第３転送部が非導通状態の場合に、前記第１半導体領域のポテンシャルが前記第２半導体領域のポテンシャルより高いことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 請求項１乃至請求項５のいずれか１項に記載の撮像装置と、
   前記撮像装置から出力された信号を処理する信号処理部と、を有することを特徴とする
   撮像システム。

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