JP4631723B2

JP4631723B2 - 固体撮像装置

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Publication number: JP4631723B2
Application number: JP2006019367A
Authority: JP
Inventors: 俊介丸山; 潤一郎藤曲; 壽史若野; 元展鳥居; 博則星; 晃司菊地
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-01-27
Filing date: 2006-01-27
Publication date: 2011-02-16
Anticipated expiration: 2026-01-27
Also published as: US8767109B2; US20130038768A1; US20070177044A1; US8355069B2; JP2007201269A

Description

本発明は、固体撮像装置、特に、光電変換部により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えばＣＭＯＳイメージセンサ等に関する。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作製されたイメージセンサである。
また、固体撮像装置の形態としては、ワンチップとして形成された素子状のものでもよく、複数のチップから構成されているものであってもよい。

ＣＭＯＳイメージセンサは、光電変換部と複数のＭＯＳトランジスタを有した画素が複数、２次元的に配列され、光電変換部により生成された電荷を画素信号に変換して読み出す固体撮像装置である。近年、このＣＭＯＳイメージセンサは、携帯電話用のカメラ、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像素子として注目されている。

図２２に、ＣＭＯＳイメージセンサの構成（等価回路）の一例を示す。このＣＭＯＳイメージセンサ１は、同一の半導体基板上に光電変換部、すなわち光電変換を行うフォトダイオード２と、このフォトダイオード２を選択読み出しするための複数のＭＯＳトランジスタとからなる複数の画素３を２次元的に配列した撮像領域４を備えて成る。さらに同一の半導体基板上の撮像領域４の周辺に、画素の選択と信号出力のための周辺回路５，６を備えている。撮像領域４においては、各画素３が１つのフォトダイオード２と複数のＭＯＳトランジスタ、この例では転送トランジスタ８、リセットトランジスタ９及び増幅トランジスタ１０の３つのＭＯＳトランジスタで構成されている。周辺回路では、画素選択のための回路（垂直走査回路）５と出力回路（水平走査・出力回路）６が、ＣＭＯＳトランジスタを用いて構成されている。

図２２において、フォトダイオード２は転送トランジスタ８のソースに接続される。転送トランジスタ８のゲートには転送用配線１１が接続される。転送トランジスタ８のドレインは、リセットトランジスタ９のソースに接続されると共に、転送トランジスタ８のドレインとリセットトランジスタ９のソース間のいわゆるフローティング・ディフージョンＦＤが増幅トランジスタ１０のゲートに接続される。リセットトランジスタ９のゲートはリセット配線１２に接続される。また、リセットトランジスタ９のドレイン、増幅トランジスタ１０のドレインには電源供給するための電源配線１３に接続される。増幅トランジスタ１０のソースは垂直信号線１４に接続される。

このＣＭＯＳイメージセンサ１では、フォトダイオード２において光電変換される。フォトダイオード２の光電子（信号電荷）は、転送トランジスタ８により選択されてフローティング・ディフージョンＦＤに転送される。フローティング・ディフージョンＦＤは増幅トランジスタ１０に接続されているので、フローティング・ディフージョンＦＤの電位に対応した信号が増幅トランジスタ１０を通じて垂直信号線１４に出力される。

画素３のレイアウトとして、図２３に示すように、画素３を水平方向及び垂直方向に１／２ピッチだけずらして配列したレイアウト、いわゆる斜めにずらした格子状に配列したレイアウトが知られている（特許文献１参照）。この斜め画素ずらし配列のＣＭＯＳイメージセンサと信号処理により、記録画素数が有効画素数よりも増え、解像度の向上が図れる。

通常、このような斜め画素ずらし配列のＣＭＯＳイメージセンサにおいても、図２３に示すように、各配線はチップや撮像領域に対して、垂直方向及び水平方向に沿ってレイアウトされる。配線は多層配線が用いられ、例えば、１層目を垂直方向の配線とし、２層目を水平方向の配線としている。３層目は遮光を兼ねた電源配線として用いられる。図２３は１層目の垂直方向の配線１６，１７だけを示している。

一方、フレーム転送方式のＣＣＤイメージセンサにおいて、多結晶シリコンからなる転送電極に対して、金属または金属シリサイドの補助電極の組を等しい設置間隔で繰り返し斜めに配設したものが提案されている（特許文献２参照）。この構成は、受光部のうち光を透過しない補助電極が覆う面積を最小限に抑えて、効率的な受光・撮像と、転送電極への転送電圧の供給による高速度かつ高効率の電荷転送との両立を図っている。

特開２００３−７９９５号公報特開２０００−１０１０６１号公報

ＣＭＯＳイメージセンサにおける配線は、上述したようにチップや撮像領域に対して水平方向及び垂直方向にレイアウトされている。しかし、この水平・垂直の配線は、画素の微細化が進んだ場合、あるいは複数のフォトダイオードに対して画素トランジスタを共有した場合、特に斜め画素ずらし配列のＣＭＯＳイメージセンサにおいて、フォトダイオードへの集光を妨げる要因になる。また、この水平・垂直の配線１６，１７は、集光の妨げを回避するために、レイアウトの制限によってフォトダイオードの面積を小さくする原因となる。

本発明は、上述の点に鑑み、斜め画素ずらし配列において、配線による光電変換部への集光の妨げを回避し、光電変換部の受光開口率の拡大を図った固体撮像装置を提供するものである。

本発明に係る固体撮像素子は、第１導電型の半導体基板に形成された第２導電型の半導
体ウェル領域と、半導体ウェル領域に形成され、光電変換部と少なくとも転送トランジス
タ、リセットトランジスタ、増幅トランジスタを含む複数の画素トランジスタからなる画
素が斜めにずらして配列された撮像領域と、半導体基板の上方に層間絶縁膜を介して形成
された３層の配線と、撮像領域に対して垂直方向に延びる１層目の配線による垂直信号線
及び半導体ウェル領域に所要電位を与えるウェルコンタクト用配線と、撮像領域に対して
水平方向に延びる２層目の配線による所要の画素トランジスタのゲートに接続された複数
のゲート配線と、３層目の配線で形成された遮光層を兼ねる電源配線とを有し、垂直信号
線、ウェルコンタクト用配線及び複数のゲート配線が、光電変換部付近では光電変換部の
辺に沿って斜めに形成され、斜めに形成された配線部分は、ジグザグ状に形成されて成ることを特徴とする。

本発明の固体撮像装置では、画素が斜めにずらして配列された状態で、水平、垂直方向に延びる配線が、光電変換部付近では光電変換部の辺に沿って斜めに形成されるので、光電変換部における集光の妨げが回避される。

本発明に係る固体撮像装置によれば、光電変換部における集光の妨げを回避し、光電変換部の受光開口率の拡大を図ることができる。これにより、光電変換部での集光効率を改善することができ、感度を増加することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１に、本発明に係る固体撮像装置、すなわちＣＭＯＳイメージセンサの第１実施の形態を示す。図１は、撮像領域における配線レイアウト（垂直方向に延びる配線に例を取る）を模式的に示している。本実施の形態に係るＣＭＯＳイメージセンサ２１は、撮像領域２２において、光電変換部となるフォトダイオード（ＰＤ）２３と複数のＭＯＳトランジスタ（図示せず）からなる複数の画素２４が２次元的にいわゆる斜めずらし配列をもって配置されている。すなわち２次元的に複数の画素２４Ａを水平方向及び垂直方向にそれぞれ所定ピッチＷ１で略格子状に配置した第１画素グループ２３Ａと、第１画素グループに対して水平方向及び垂直方向共に前記ピッチＷ１の略１／２のピッチだけずらした状態で２次元的に複数の画素２４Ｂを配置した第２画素グループとにより構成され、丁度画素２４Ａ，２４Ｂが斜めにずらした正方格子状に配列形成されている。本例では奇数行に画素２４Ａが配列され、１／２ピッチずれて偶数行に画素２４Ｂが配置される。

そして、本実施の形態においては、撮像領域２２に対して垂直方向に延びる配線２５をフォトダイオード２３ではフォトダイオード２３の辺に沿って斜めに形成するようになす。すなわち、この配線２５は、可及的にフォトダイオード２３に被らないように、隣合う画素２４のフォトダイオード２３間を通り、フォトダイオードの辺に沿う直線的な斜め配線部２５ａを有してレイアウトされる。図示しないが、撮像領域２２に対して垂直方向に延びる配線についても、フォトダイオード２３ではフォトダイオード２３の辺に沿って斜めに形成するようになす。すなわち、この配線２５は、可及的にフォトダイオード２３に被らないように、隣合う画素２４のフォトダイオード２３の間を通り、フォトダイオード２３の辺に沿う斜め配線部２５ａを有してレイアウトされる。

第１実施の形態について、図３〜図７を用いて更に具体的に説明する。図３は、撮像領域２２の画素２４のレイアウトを示す。本実施の形態は、第１導電型の半導体基板、例えばｎ型のシリコン基板に第２導電型の例えばｐ型の半導体ウェル領域が形成され、このｐ型半導体ウェル領域に光電変換部となるフォトダイオード（ＰＤ）２３と３つのＭＯＳトランジスタ、すなわち転送トランジスタＴｒ１とリセットトランジスタＴｒ２と増幅トランジスタＴｒ３からなる単位画素２４が、前述したように、斜めずらし配列をもって２次元的に規則的に形成されている。各々の隣合う画素２４間、及び画素２４内には、素子分離領域２６が形成されている。３０は、画素２４における半導体ウェル領域の電位を安定化させるために所要電位を印加するウェルコンタクト部である。

転送トランジスタＴｒ１は、フォトダイオード２３と、フローティング・ディフージョンＦＤとなるソース・ドレイン領域（ここではドレイン領域）２７と、ゲート絶縁膜を介して形成された転送ゲート電極３１とで形成される。リセットトランジスタＴｒ２は、一対のソース・ドレイン領域（ここではソース領域）２７及びソース・ドレイン領域（ここではドレイン領域）２８と、ゲート絶縁膜を介して形成されたリセットゲート電極３２とで形成される。増幅トランジスタＴｒ３は、一対のソース・ドレイン領域（ここではドレイン領域）２８及びソース・ドレイン領域（ここではソース領域）２９と、ゲート絶縁膜を介して形成された増幅ゲート電極３３とで形成される。

本例では、このフォトダイオード２３及び３つのＭＯＳトランジスタＴｒ１〜Ｔｒ３による画素２４が複数形成された半導体基板上に、層間絶縁膜を介して第１、第２及び第３層メタルによる各配線が形成される。

図４及び図５（図４の拡大図）は、半導体基板上に層間絶縁膜を介して形成された第１層メタルによる垂直方向に延びる配線のレイアウトを示す。ここでは、垂直方向に延びる配線として、増幅トランジスタＴｒ３のソース領域２９に接続される垂直信号線１４と、半導体ウェル領域の電位を安定化するために、画素内の半導体ウェル領域、すなわちそのウェルコンタクト部３０に接続されるウェルコンタクト用配線３５とが形成される。これら垂直信号線１４及びウェルコンタクト用配線３５は、撮像領域２２に対して垂直方向に沿って且つ隣合う画素２４のフォトダイオード（ＰＤ）２３間を通して形成されるも、フォトダイオード２３付近ではフォトダイオード２３上に可及的に被らず、フォトダイオード２３の辺に沿って直線的に斜めに形成される。すなわち、垂直信号線１４及びウェルコンタクト用配線３５は、フォトダイオード２３の辺に沿った直線的な斜め配線部１４ａ，３５ａを有して垂直方向に沿って形成される。

図６及び図７（図６の拡大図）は、第１層メタル上に層間絶縁膜を介して形成された第２層メタルによる水平方向に延びる配線のレイアウトを示す。ここでは、水平方向に延びる配線として、転送トランジスタＴｒ１のゲート電極３１に接続される転送用配線（転送ゲート線）１１と、リセットトランジスタＴｒ２のゲート電極３２に接続さるリッセト用配線（リセット線）１２とが形成される。これら転送用配線１１及びリセット用配線１２は、撮像領域２２に対して水平方向に沿って且つ隣り合う画素２４のフォトダイオード２３間を通して形成されるも、フォトダイオード２３付近ではフォトダイオード２３上に可及的に被らず、フォトダイオード２３の辺に沿って直線的に斜めに形成される。すなわち、転送用配線１１及びリセット用配線１２は、フォトダイオード２３の辺に沿った直線的な斜め配線部１１ａ，１２ａを有して水平方向に沿って形成される。

なお、図示しないが、第２層メタル上に層間絶縁膜を介して形成された３層メタルにより、電源配線が形成される。この３層メタルは、遮光層も兼ねており、フォトダイオード２３に対応する部分が開口された格子状に形成することができる。また、３層メタルによる電源配線は、線状に形成することもできる。

第１実施の形態に係るＣＭＯＳイメージセンサ２１によれば、画素２４が斜めずらし配列方式を採用し、多数の画素２４が形成された半導体基板上に、層間絶縁膜を介して第１、第２、第３層メタルによる多層配線が形成された構成において、その撮像領域２２に対して垂直方向に沿って形成された第１層メタルによる垂直信号線１４及びウェルコンタクト用配線３５と、撮像領域に対して水平方向に沿って形成された第２層メタルによる転送用配線１１及びリセット配線１２を、それぞれフォトダイオード２３付近ではフォトダイオード２３の辺に沿って直線的に斜めに形成（すなわち、斜め配線部１４ａ，３５ａ，１１ａ，１２ａを有して形成）することにより、フォトダイオード２３の光学的開口率（実質的な受光面積）を広げることができ、集光効率を向上し、ＣＭＯＳイメージセンサとしての感度を増加することができる。

また、直線的な斜め配線部１４ａ，３５ａ，１１ａ，１２ａを有することで、配線のレイアウトの自由度が広がるため、イメージセンサの感度、ダイナミックレンジなどの特性を改善することができる。後述の第２実施の形態に比べて、斜め配線部１４ａ，３５ａ，１１ａ，１２ａが直線的斜めに形成されるので、配線の距離が短くなり、消費電力、発熱を低減することができる。

斜め配線部１４ａ，３５ａ，１１ａ，１２ａを有することで、フォトダイオード２３の集光の妨げとならない配線形成ができ、あるいは画素レイアウトの幅が広がり、このことによってフォトダイオード２３の面積拡大が望める。
本実施の形態は、特に斜め画素ずらし配列において、画素の微細化が進むＣＭＯＳイメージセンサに適用して好適である。

図２に、本発明に係る固体撮像装置、すなわちＣＭＯＳイメージセンサの第２実施の形態を示す。図２は、撮像領域における配線レイアウト（垂直方向に延びる配線に例を取る）を模式的に示している。本実施の形態に係るＣＭＯＳイメージセンサ４１は、図１で説明したと同様に、撮像領域２２において、光電変換部となるフォトダイオード（ＰＤ）２３と複数のＭＯＳトランジスタ（図示せず）からなる複数の画素２４が２次元的にいわゆる斜めずらし配列をもって配置されている。すなわち２次元的に複数の画素２４Ａを水平方向及び垂直方向にそれぞれ所定ピッチＷ１で略格子状に配置した第１画素グループ２３Ａと、第１画素グループに対して水平方向及び垂直方向共に前記ピッチＷ１の略１／２のピッチだけずらした状態で２次元的に複数の画素２４Ｂを配置した第２画素グループとにより構成され、丁度画素２４Ａ，２４Ｂが斜めにずらした正方格子状に配列形成されている。本例では奇数行に画素２４Ａが配列され、１／２ピッチずれて偶数行に画素２４Ｂが配置される。

そして、本実施の形態においては、撮像領域２２に対して垂直方向に延びる配線２５をフォトダイオード２３ではフォトダイオード２３の辺に沿ってジグザグ状に斜めに形成するようになす。すなわち、この配線２５は、出来るだけフォトダイオード２３に被らないように、隣合う画素２４のフォトダイオード２３間を通り、フォトダイオード２３の辺に沿うジグザグ状斜め配線部２５ｂを有してレイアウトされる。この斜め配線部２５ｂのジグザグ状は、垂直線及び水平線の組み合わせによるジグザグ状とすることができる。ただし、微細化に伴って、この垂直線及び水平線の組み合わせによるジグザグ状は、製造過程で角部が鈍って波形状になることもある。
一方図示しないが、撮像領域２２に対して垂直方向に延びる配線についても、フォトダイオード２３ではフォトダイオード２３の辺に沿ってジグザグ状に斜めに形成するようになす。すなわち、この配線は、出来るだけフォトダイオード２３に被らないように、隣合う画素２４のフォトダイオード２３の間を通り、フォトダイオード２３の辺に沿うジグザグ状斜め配線部を有してレイアウトされる。

第２実施の形態について、図８〜図１１を用いて更に具体的に説明する。画素２４のレイアウトは前述の図３と同様であるので、詳細説明を省略する。また、図８〜図１１において、図４〜図７と対応する部分には同一符号を付す。

図８及び図９（図８の拡大図）は、半導体基板上に層間絶縁膜を介して形成された第１層メタルによる垂直方向に延びる配線のレイアウトを示す。ここでは、垂直方向に延びる配線として、前述の第１実施の形態と同様に、増幅トランジスタＴｒ３のソース領域２９に接続される垂直信号線１４と、半導体ウェル領域の電位を安定化するために、画素内の半導体ウェル領域に接続されるウェルコンタクト用配線３５とが形成される。これら垂直信号線１４及びウェルコンタクト用配線３５は、撮像領域２２に対して垂直方向に沿って且つ隣合う画素２４のフォトダイオード（ＰＤ）２３間を通して形成されるも、フォトダイオード２３付近ではフォトダイオード２３上に出来るだけ被らず、フォトダイオード２３の辺に沿ってジグザグ状に斜めに形成される。すなわち、垂直信号線１４及びウェルコンタクト用配線３５は、フォトダイオード２３の辺に沿ったジグザグ状の斜め配線部１４ｂ，３５ｂを有して垂直方向に沿って形成される。

図１０及び図１１（図１０の拡大図）は、第１層メタル上に層間絶縁膜を介して形成された第２層メタルによる水平方向に延びる配線のレイアウトを示す。ここでは、水平方向に延びる配線として、前述の第１実施の形態と同様に、転送トランジスタＴｒ１のゲート電極３１に接続される転送用配線（転送ゲート線）１１と、リセットトランジスタＴｒ２のゲート電極３２に接続さるリッセト用配線（リセット線）１２とが形成される。これら転送用配線１１及びリセット用配線１２は、撮像領域２２に対して水平方向に沿って且つ隣合う画素２４のフォトダイオード２３間を通して形成されるも、フォトダイオード２３付近ではフォトダイオード２３上に出来るだけ被らず、フォトダイオード２３の辺に沿ってジグザグ状に斜めに形成される。すなわち、転送用配線１１及びリセット用配線１２は、フォトダイオード２３の辺に沿ったジオグザグ状の斜め配線部１１ｂ，１２ｂを有して水平方向に沿って形成される。

第２実施の形態に係るＣＭＯＳイメージセンサ４１によれば、撮像領域２２に対して垂直方向に沿って形成された第１層メタルによる垂直信号線１４及びウェルコンタクト用配線３５と、撮像領域に対して水平方向に沿って形成された第２層メタルによる転送用配線１１及びリセット配線１２を、それぞれフォトダイオード２３付近ではフォトダイオード２３の辺に沿ってジグザグ状に斜めに形成（すなわち、斜め配線部１４ｂ，３５ｂ，１１ｂ，１２ｂを有して形成）することにより、フォトダイオード２３の光学的開口率（実質的な受光面積）を広げることができ、集光効率を向上し、ＣＭＯＳイメージセンサとしての感度を増加することができる。

また、斜め配線部１４ｂ，３５ｂ，１１ｂ，１２ｂを有することで、イメージセンサの感度、ダイナミックレンジなどの特性を改善することができる。
斜め配線部１４ｂ，３５ｂ，１１ｂ，１２ｂを有することで、出来るだけフォトダイオード２３の集光の妨げとならない配線形成ができ、あるいは画素レイアウトの幅が広がり、このことによってフォトダイオード２３の面積拡大が望める。
本実施の形態は、特に斜め画素ずらし配列において、画素の微細化が進むＣＭＯＳイメージセンサに適用して好適である。

更に、本発明に係るＣＭＯＳイメージセンサの第３実施の形態としては、２画素，３画素，４画素などの複数画素のフォトダイオードに対して所要の画素ＭＯＳトランジスタを共有したＣＭＯＳイメージセンサに適用することができる。図１２に、２画素でリセットトランジスタＴｒ２と増幅トランジスタＴｒ３と選択トランジスタＴｒ４を共有にした場合のＣＭＯＳイメージセンサの等価回路を示す。

このＣＭＯＳイメージセンサは、２画素のフォトダイオード２ａ，２ｂに対してそれぞれ対応する転送トランジスタＴｒ１ａ，Ｔｒ１ｂのソースが接続される。各転送トランジスタＴｒ１ａ，Ｔｒ１ｂの各ゲートには転送配線１１Ａ，１１Ｂが接続される。各転送トランジスタＴｒ１ａ，Ｔｒ１ｂのドレインは、共通接続されて１つのリセットトランジスタＴｒ２に接続されると共に、転送トランジスタのドレインとリセットトランジスタのソース間のいわゆるフローティング・ディフージョン（ＦＤ）が１つの増幅トランジスタＴｒ３のゲートに接続される。リセットトランジスタＴｒ２のドレイン、増幅トランジスタＴｒ３のドレインは電源配線１３に接続される。リセットトランジスタＴｒ２のゲートはリセット線１２に接続される。さらに、増幅トランジスタＴｒ３のソースは選択トランジスタＴｒ４のドレインに接続される。選択トランジスタＴｒ４のゲートは選択配線１５に接続され、選択トランジスタＴｒ４のソースは垂直信号線１４に接続される。

第３実施の形態に係るＣＭＯＳイメージセンサは、このような２画素でＭＯＳトランジスタを共有した構成において、その各配線１１Ａ，１１Ｂ，１２，１４，１５，ウェルコンタクト用配線などを、前述したような水平、垂直方向に沿うと共に、フォトダイオード付近ではフォトダイードの辺に沿って斜めに形成した配線レイアウトで形成して構成される。

第３実施の形態に係るＣＭＯＳイメージセンサの配線レイアウトについて、図１３〜図１７図を用いて具体的に説明する。図１３は、撮像領域２２の画素のレイアウトを示す。
本実施の形態は、第１導電型の半導体基板、例えばｎ型のシリコン基板に第２導電型の例えばｐ型の半導体ウェル領域が形成され、このｐ型半導体ウェル領域に光電変換部となる２つのフォトダイオード（ＰＤ）２３ａ，２３ｂと、各フォトダイオード２３ａ，２３ｂに接続された転送トランジスタＴｒ１a，Ｔｒ１ｂと共有するリセットトランジスタＴｒ２と増幅トランジスタＴｒ３と選択トランジスタＴｒ４とからなる２画素を１組とした画素単位２４１が、前述したように、斜めずらし配列をもって２次元的に規則的に形成されている。各々の隣合う画素単位２４１間、及び画素単位２４１内には、素子分離領域２６が形成されている。３０は、画素単位２４１における半導体ウェル領域の電位を安定化させるために所要電位を印加するウェルコンタクト部である。

転送トランジスタＴｒ１ａ，Ｔｒ１ｂは、それぞれフォトダイオード２３ａ，２３ｂと、フローティング・ディフージョンＦＤとなるソース・ドレイン領域（ここではドレイン領域）２７と、ゲート絶縁膜を介して形成された転送ゲート電極３１ａ，３１ｂとで形成される。リセットトランジスタＴｒ２は、一対のソース・ドレイン領域（ここではソース領域）２７及びソース・ドレイン領域（ここではドレイン領域）２８と、ゲート絶縁膜を介して形成されたリセットゲート電極３２とで形成される。増幅トランジスタＴｒ３は、一対のソース・ドレイン領域（ここではドレイン領域）２８及びソース・ドレイン領域（ここではソース領域）２９と、ゲート絶縁膜を介して形成された増幅ゲート電極３３とで形成される。選択トランジスタＴｒ４は、一対のソース・ドレイン領域（ここではドレイン領域）２９及びソース・ドレイン領域（ここではドレイン領域）４１と、ゲート絶縁膜を介して形成された選択ゲート電極４２とで形成される。

本例では、このフォトダイオード２３ａ，２３ｂ及び５つのＭＯＳトランジスタＴｒ１ａ〜Ｔｒ４による画素単位２４１が複数形成された半導体基板上に、層間絶縁膜を介して第１、第２及び第３層メタルによる各配線が形成される。

図１４及び図１５（図１４の拡大図）は、半導体基板上に層間絶縁膜を介して形成された第１層メタルによる垂直方向に延びる配線のレイアウトを示す。ここでは、垂直方向に延びる配線として、選択トランジスタＴｒ４のソース領域４１に接続される垂直信号線１４と、半導体ウェル領域の電位を安定化するために、画素単位内の半導体ウェル領域、すなわちそのウェルコンタクト部３０に接続されるウェルコンタクト用配線３５とが形成される。これら垂直信号線１４及びウェルコンタクト用配線３５は、撮像領域２２に対して垂直方向に沿って且つ画素単位２４１内あるいは画素単位２４１間、の隣り合うフォトダイオード（ＰＤ１，ＰＤ２）２３ａ及び２３ｂ間を通して形成されるも、フォトダイオード２３ａ，２３ｂ付近ではフォトダイオード２３ａ，２３ｂ上に可及的に被らず、フォトダイオード２３ａ，２３ｂの辺に沿って直線的に斜めに形成される。すなわち、垂直信号線１４及びウェルコンタクト用配線３５は、フォトダイオード２３ａ，２３ｂの辺に沿った直線的な斜め配線部１４ａ，３５ａを有して垂直方向に沿って形成される。

図１６及び図１７（図１６の拡大図）は、第１層メタル上に層間絶縁膜を介して形成された第２層メタルによる水平方向に延びる配線のレイアウトを示す。ここでは、水平方向に延びる配線として、転送トランジスタＴｒ１ａのゲート電極３１ａに接続される転送用配線（転送ゲート線）１１Ａと、転送トランジスタＴｒ１ｂのゲート電極３１ｂに接続される転送用配線（転送ゲート線）１１Ｂと、リセットトランジスタＴｒ２のゲート電極３２に接続さるリッセト用配線（リセット線）１２と、選択トランジスタＴｒ４のゲート電極４２に接続される選択用配線（選択配線）１５が形成される。これら転送用配線１１Ａ，１１Ｂ、リセット用配線１２及び選択用配線１５は、撮像領域２２に対して水平方向に沿って且つ画素単位２４１内あるいは画素単位２４１間、の隣合うフォトダイオード（ＰＤ１，ＰＤ２）２３ａ及び２３ｂ間を通して形成されるも、フォトダイオード２３ａ，２３ｂ付近ではフォトダイオード２３ａ，２３ｂ上に可及的に被らず、フォトダイオード２３ａ，２３ｂ辺に沿って直線的に斜めに形成される。すなわち、転送用配線１１Ａ，１１Ｂリセット用配線１２及び選択用配線１５は、フォトダイオード２３ａ，２３ｂの辺に沿った直線的な斜め配線部１１ａ，１１ｂ，１２ａ，１５ａを有して水平方向に沿って形成される。

なお、図示しないが、第２層メタル上に層間絶縁膜を介して形成された３層メタルにより、電源配線が形成される。この３層メタルは、遮光層も兼ねており、フォトダイオード２３ａ，２３ｂに対応する部分が開口された格子状に形成することができる。また、３層メタルによる電源配線は、線状に形成することもできる。

第３実施の形態に係るＣＭＯＳイメージセンサによれば、上述の実施の形態と同様に、フォトダイオード２３ａ，２３ｂの光学開口率（実質的な受光面積）を広げ、集光効率の向上、感度の向上を図ることができる。また、イメージセンサの感度、ダイナミックレンジなどの特性の改善などを図ることができる。

上述の２画素共有などの複数画素共有の場合、フォトダイオードの面積が共有しない場合に比べてトランジスタの数が減る分、広く形成できる。トランジスタの数を減らした分、配線数が減るが、しかしピッチが狭くなるほど配線が密になる部分が存在する。このような構成でも、配線の斜め配線部を直線状に形成することにより、フォトダイオードの受光開口率を向上することができる。

図１８〜図２１に、上述の２画素でＭＯＳトランジスタを共有した構成に対応した、本発明に係るＣＯＳイメージセンサの第４の実施の形態を示す。画素単位２４１のレイアウトは前述の図１３と同様であるので、詳細説明を省略する。また、図１８〜図２１において、図１４〜図１７と対応する部分には同一符号を付す。

図１８及び図１９（図１８の拡大図）は、半導体基板上に層間絶縁膜を介して形成された第１層メタルによる垂直方向に延びる配線のレイアウトを示す。ここでは、垂直方向に延びる配線として、前述の第３実施の形態と同様に、選択トランジスタＴｒ４のソース領域４１に接続される垂直信号線１４と、半導体ウェル領域の電位を安定化するために、画素単位２４１内のウェルコンタクト部３０に接続されるウェルコンタクト用配線３５とが形成される。これら垂直信号線１４及びウェルコンタクト用配線３５は、撮像領域２２に対して垂直方向に沿って且つ画素例えば２４１内あるいは画素単位２４１間、の隣合うフォトダイオード（ＰＤ１、ＰＤ２）２３ａ及び２３ｂ間を通して形成されるも、フォトダイオード２３ａ，２３ｂ付近ではフォトダイオード２３ａ，２３ｂ上に出来るだけ被らず、フォトダイオード２３ａ，２３ｂの辺に沿ってジグザグ状に斜めに形成される。すなわち、垂直信号線１４及びウェルコンタクト用配線３５は、フォトダイオード２３ａ，２３ｂの辺に沿ったジグザグ状の斜め配線部１４ｂ，３５ｂを有して垂直方向に沿って形成される。

図２０及び図２１（図２０の拡大図）は、第１層メタル上に層間絶縁膜を介して形成された第２層メタルによる水平方向に延びる配線のレイアウトを示す。ここでは、水平方向に延びる配線として、前述の第３実施の形態と同様に、転送トランジスタＴｒ１ａのゲート電極３１ａに接続される転送用配線（転送ゲート線）１１Ａと、転送トランジスタＴｒ１ｂのゲート電極３１ｂに接続される転送用配線（転送ゲート線）１１Ｂと、リセットトランジスタＴｒ２のゲート電極３２に接続さるリッセト用配線（リセット線）１２と、選択トランジスタＴｒ４のゲート電極４２に接続される選択用配線（選択配線）１５が形成される。これら転送用配線１１Ａ，１１Ｂ、リセット用配線１２及び選択用配線１５は、撮像領域２２に対して水平方向に沿って且つ画素単位２４１内あるいは画素単位２４１間、の隣合うフォトダイオード２３ａ及び２３ｂ間を通して形成されるも、フォトダイオード２３ａ，２３ｂ付近ではフォトダイオード２３ａ，２３ｂ上に出来るだけ被らず、フォトダイオード２３ａ，２３ｂの辺に沿ってジグザグ状に斜めに形成される。すなわち、転送用配線１１Ａ，１１Ｂ，リセット用配線１２及び選択用配線１５は、フォトダイオード２３ａ，２３ｂの辺に沿ったジオグザグ状の斜め配線部１１ｃ，１１ｄ，１２ｂ，１５ｂを有して水平方向に沿って形成される。

第４実施の形態に係るＣＭＯＳイメージセンサによれば、上述の実施の形態と同様に、フォトダイオード２３ａ，２３ｂの光学開口率（実質的な受光面積）を広げ、集光効率の向上、感度の向上を図ることができる。また、イメージセンサの感度、ダイナミックレンジなどの特性の改善などを図ることができる。２画素共有などの複数画素共有の場合、フォトダイオードの面積が共有しない場合に比べてトランジスタの数が減る分、広く形成できる。

上例の第１、第２の実施の形態に係るＣＭＯＳイメージセンサでは、画素トランジスタを、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成したが、その他、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタで構成することもでき、あるいはそれ以上の複数トランジスタで構成することもできる。その場合にも、本発明は上述した効果を奏する。

上例の第３、第４の実施の形態に係るＣＭＯＳイメージセンサでは、画素単位の画素トランジスタを、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタで構成したが、その他、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することもでき、あるいは４つ以上の複数トランジスタで構成することもできる。その場合にも、本発明は上述した効果を奏する。

因みに、前述した特許文献２の斜め配線を有するＣＣＤイメージセンサと、本発明に係る斜め配線を有するＣＭＯＳイメージセンサとの相違について説明する。
ＣＣＤイメージセンサでの斜め配線は、ポリシリコン転送電極の裏打ち配線であり、この斜め配線が無くても動作可能である。したがって、受光開口率を上げるにはその裏打ち配線を省略すれば良い。これに対して、ＣＭＯＳイメージセンサの場合は、複数の配線層（多層配線層）が必須であり、多層配線層を無くして受光開口率を上げることはできない。
また、ＣＣＤイメージセンサでは配線は全て駆動用である。これに対して、ＣＭＯＳイメージセンサの場合は、駆動以外に電源線、垂直信号線が存在する。それらを斜め配線部を有するようにレイアウトすることにより、受光開口率が向上し、配線レイアウトの自由度が増すことになる。

ＣＭＯＳイメージセンサでは、配線によって画素内（１つの画素内、またはトランジスタをＮ数の画素で共有しているときはＮ数の画素内）のトランジスタ、フォトダイオードなどを接続する必要がある。斜め配線部を用いる配線は駆動用として用いるリセット線、選択線、転送線以外に、電源線、垂直信号線、ウェルコンタクト線、画素内のトランジスタやフォトダイオード、キャパシタを接続する線があり多様である。ＣＣＤイメージセンサではこのような配線は必要ない。
通常ＣＭＯＳイメージセンサの場合、上述したように複数の配線層から構成される。画素構造によっては斜め配線部を用いることで、配線のレイアウトの自由度があがり、受光開口率を犠牲にせず配線層を少なくすることが可能になる。これにより工程数削減やシェーディングを緩和できる。ＣＣＤイメージセンサではこのような構成上の効果は得られない。

本発明に係るＣＭＯＳ型の固体撮像装置の第１実施の形態の配線レイアウトを示す模式図である。本発明に係るＣＭＯＳ型の固体撮像装置の第２実施の形態の配線レイアウトを示す模式図である。本発明の第１実施の形態に係る具体的構成を示す配線形成前の平面図である。本発明の第１実施の形態に係る具体的構成を示す第１層メタルによる垂直方向の配線形成後の平面図である。図４の拡大図である。本発明の第１実施の形態に係る具体的構成を示す第２層メタルによる水平方向の配線形成後の平面図である。図６の拡大図である。本発明の第２実施の形態に係る具体的構成を示す第１層メタルによる垂直方向の配線形成後の平面図である。図８の拡大図である。本発明の第２実施の形態に係る具体的構成を示す第２層メタルによる水平方向の配線形成後の平面図である。図１０の拡大図である。本発明に係る第３実施の形態の画素の等価回路図である。本発明の第３実施の形態に係る具体的構成を示す配線形成前の平面図である。本発明の第３実施の形態に係る具体的構成を示す第１層メタルによる垂直方向の配線形成後の平面図である。図１４の拡大図である。本発明の第３実施の形態に係る具体的構成を示す第２層メタルによる水平方向の配線形成後の平面図である。図１６の拡大図である。本発明の第４実施の形態に係る具体的構成を示す第１層メタルによる垂直方向の配線形成後の平面図である。図１８の拡大図である。本発明の第４実施の形態に係る具体的構成を示す第２層メタルによる水平方向の配線形成後の平面図である。図２０の拡大図である。ＣＭＯＳイメージセンサの等価回路図である。従来の斜め画素ずらし配列のＣＭＯＳ型の固体撮像装置の配線レイアウトを示す模式図である。

符号の説明

１１，１１Ａ，１１Ｂ・・転送用配線、１２・・リセット配線、１３・・電源配線、１４・・垂直信号線、２１，４１・・ＣＭＯＳイメージセンサ、２２・・撮像領域、２３，２３ａ，２３ｂ・・フォトダイオード、２４・・画素、２４１・・２画素１組とした画素単位、２５・・配線、１１ａ，１１ｂ，１１ｃ，１１ｄ，１２ａ，１２ｂ，１４ａ，１４ｂ，２５ａ，２５ｂ，３５ａ，３５ｂ・・斜め配線部、Ｔｒ１〜Ｔｒ４・・ＭＯＳトランジスタ、３０・・ウェルコンタクト部、３５・・ウェルコンタクト用配線

Claims

第１導電型の半導体基板に形成された第２導電型の半導体ウェル領域と、
前記半導体ウェル領域に形成され、光電変換部と少なくとも転送トランジスタ、リセッ
トトランジスタ、増幅トランジスタを含む複数の画素トランジスタからなる画素が斜めに
ずらして配列された撮像領域と、
前記半導体基板の上方に層間絶縁膜を介して形成された３層の配線と、
前記撮像領域に対して垂直方向に延びる１層目の前記配線による垂直信号線及び前記半
導体ウェル領域に所要電位を与えるウェルコンタクト用配線と、
前記撮像領域に対して水平方向に延びる２層目の前記配線による所要の前記画素トラン
ジスタのゲートに接続された複数のゲート配線と、
３層目の前記配線で形成された遮光層を兼ねる電源配線と
を有し、
前記垂直信号線、前記ウェルコンタクト用配線及び前記複数のゲート配線が、前記光電
変換部付近では該光電変換部の辺に沿って斜めに形成され、
前記斜めに形成された配線部分は、ジグザグ状に形成されて成る
ことを特徴とする固体撮像装置。
複数の光電変換部に対して所要の画素トランジスタが共有されて成る
ことを特徴とする請求項１記載の固体撮像装置。