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JP6778866B2 - 磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路 - Google Patents

磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路 Download PDF

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Description

この発明は、磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路に関する。
磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ素子：ＭＴＪ素子）を使用するＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。
特許文献１には、３端子型のＳＴＴ−ＭＲＡＭに適した積層体が開示されている。この積層体は、非磁性体からなる第１外層と、磁性体からなる中心層（記録層）と、非磁性体からなる第２外層と、が積層された構造を有する。第１外層には、磁性体からなる参照層が積層されている。書き込みの際には、中心層に平行な書き込み電流を第２外層（導電層）に流して、ＳＴＴにより中心層の磁化の向きを反転させる。なお、中心層、参照層の磁化の方向はいずれも第２外層の面内方向に対して垂直である。
また、特許文献２には、３端子型のＳＴＴ−ＭＲＡＭに適した積層体が開示されている。この積層体は、非磁性体からなる第１外層と、磁性体からなる中心層（記録層）と、非磁性体からなる第２外層とが積層された構造を有する。第１外層には、参照層が積層されている。書き込みの際には、中心層に平行な書き込み電流を第２外層（導電層）に流して、ＳＴＴにより中心層の磁化の向きを反転させる。なお、中心層、参照層の磁化の方向はいずれも、第２外層の面内方向に対して平行であり、書き込み電流の流入方向に対して垂直である。
特許文献１、特許文献２ともに、第１外層、第２外層の少なくとも一方は非磁性の金属から構成される。非磁性の金属の具体的な材料としてＰｔ、Ｗ、Ｉｒ、Ｒｕ、Ｐｄ、Ｃｕ、Ａｕ、Ａｇ、Ｂｉ、及びそれらの合金が記載されている。
米国特許出願公開第２０１２／００１８８２２号明細書 特表２０１３−５４１２１９号公報 国際公開第２０１３／０２５９９４号
特許文献１に開示されている積層体には、外部から磁界を定常的に印加する必要がある。このため、特許文献１に開示された積層体を使用するＳＴＴ−ＭＲＡＭは、磁界を積層体に印加するための装置を備える必要があり、その構成が複雑になる。さらに、ＳＴＴ−ＭＲＡＭの製造コストも増加する。
特許文献２に開示されている積層体は、その中心層が、書き込み電流の流入方向（第２外層の長手方向）に対して垂直の磁化方向を有する。このため、中心層を第２外層の短手方向に長く形成する必要がある。従って、メモリセルのサイズが大きくなってしまう。さらに、特許文献２の積層体では、記録層の磁化が歳差運動して、向きが反転する。このため、ナノ秒領域でしきい電流が増大し、高速の書き込みが難しいという問題がある。
特許文献３は、書き込み電流と記録層の磁化の方向が垂直な積層体を開示している。この積層体は、特許文献２に開示された積層体と同様の問題を有する。
本発明は、上記実情に鑑みてなされたものであり、磁界が外部から印加される必要がなく、小型で、高速書き込みが可能な磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路を提供することを目的とする。
上記目的を達成するために、本発明の磁気抵抗効果素子は、
反強磁性体から構成され、第１の方向に延伸された形状を有するバイアス層と、
強磁性体から構成され、前記バイアス層の上に形成された記録層と、
絶縁体から構成され、前記記録層の上に形成された障壁層と、
強磁性体から構成され、前記障壁層の上に形成された参照層と、
を備え、
前記参照層の磁化の方向は固定されており、
前記記録層の磁化の方向は反転可能である。
また、本発明の磁気抵抗効果素子は、
ＰｔｘＭｎ１００−ｘ（ｘは３０から７０である）、又はＩｒｙＭｎ１００−ｙ（ｙは２０から８０である）を含む材料から構成され、第１の方向に延伸された形状を有するバイアス層と、
強磁性体から構成され、前記バイアス層の上に形成された記録層と、
絶縁体から構成され、前記記録層の上に形成された障壁層と、
強磁性体から構成され、前記障壁層の上に形成された参照層と、
を備え、
前記参照層の磁化の方向は固定されており、
前記記録層の磁化の方向は反転可能である。
前記バイアス層に書き込み電流が順方向または逆方向に流れることで前記記録層に加わる縦磁場によって、前記書き込み電流が流れる方向に応じた方向に前記記録層の磁化の方向が反転することが望ましい。
前記バイアス層の長手方向に沿って前記書き込み電流が流れてもよい。
前記バイアス層から前記記録層に作用する交換バイアスによって、前記記録層の縦磁場による磁化の方向の反転方向が決定されることが望ましい。
前記記録層に加わる縦磁場による磁化の方向の反転には、外部からの磁場の印加を要しなくてもよい。
前記バイアス層は、Ｐｔ又はＩｒ及びＭｎを含み、前記バイアス層の膜厚は、１ｎｍから１５ｎｍの範囲内であってもよい。
前記記録層は、Ｃｏ及びＮｉが積層された構造を含み、前記記録層の膜厚は、０．８ｎｍから５ｎｍの範囲内であってもよい。
前記バイアス層は、前記記録層に交換バイアスを与えてもよい。
前記記録層は、前記バイアス層内の、隣り合っていて互い違いになっている磁気モーメントの方向に垂直な磁化容易軸を有してもよい。
本発明の磁気メモリ装置は、
上記の磁気抵抗効果素子と、
前記磁気抵抗効果素子の前記バイアス層の長手方向に、書き込み電流を流すことにより、前記磁気抵抗効果素子にデータを書き込む書き込み手段と、
前記障壁層を貫通する方向に電流を流してトンネル抵抗を求めることにより、前記磁気抵抗効果素子に書き込まれているデータを読み出す読み出し手段と、
を備える。
本発明の製造方法は、
反強磁性体から構成され、第１の方向に延伸された形状を有するバイアス層と、強磁性体から構成され、前記バイアス層の上に形成された記録層と、絶縁体から構成され、前記記録層の上に形成された障壁層と、強磁性体から構成され、前記障壁層の上に形成された参照層と、を備えた積層構造を形成するステップと、
前記積層構造を磁場中にて熱処理するステップと、
前記積層構造中の層をリソグラフィー技術にてパターニングするステップと、
を有する。
上記製造方法の、前記熱処理するステップにおける磁場は、前記バイアス層の長手方向に対して、＋４５度から−４５度の方向に印加するようにしてもよい。
本発明の動作方法は、
上記の磁気抵抗効果素子の前記バイアス層の長手方向に流す電流の向きを変化させることにより、前記磁気抵抗効果素子の抵抗を変化させる。
また、本発明の動作方法は、
上記の磁気抵抗効果素子の前記バイアス層の長手方向に流す電流の大きさを変化させることにより、前記磁気抵抗効果素子のトンネル抵抗を連続的に変化させる。
本発明の集積回路は、
アレイ状に配置された上記の磁気抵抗効果素子と周辺回路とを備える。
あるいは、本発明の集積回路は、
上記の磁気抵抗効果素子が、ロジック回路上に分散して配置されている。
あるいは、本発明の集積回路は、
上記の磁気抵抗効果素子が、デジタルメモリとして動作する素子である、あるいは、アナログメモリとして動作する素子である。
または、上記集積回路においては、上記の磁気抵抗効果素子が、多値メモリとして動作する素子である。
本発明のシナプス素子は、
前記磁気抵抗効果素子から構成され、脳型情報処理を実行するためのシナプス素子であって、
前記バイアス層に流される２つの電流パルスの極性と大きさに依存して、前記記録層と前記参照層との間の抵抗値を変換する。
前記磁気抵抗効果素子は、前記記録層と前記参照層との間の抵抗値がＮ段階に変化する多値メモリとして機能してもよい。
本発明によれば、外部磁場の印加を必要とせず、小型で、高速書き込みが可能な磁気抵抗効果素子、及び磁気メモリ装置を提供することができる。
本発明の実施の形態１に係る磁気抵抗効果素子の構造を示す図であり、（ａ）は正面図、（ｂ）は側面図、（ｃ）は上面図である。 磁気抵抗効果素子の形状の一例を示す図である。 （ａ）、（ｂ）は、磁気抵抗効果素子の記憶データを読み出す読み出し動作を説明するための図である。 （ａ）〜（ｃ）は、磁気抵抗効果素子にデータ“１”を書き込む動作を説明するための図であり、（ａ）は書き込み前の磁気抵抗効果素子を示す図、（ｂ）は書き込み電流の波形図、（ｃ）は書き込み後の磁気抵抗効果素子を示す図である。 （ａ）〜（ｃ）は、磁気抵抗効果素子にデータ“０”を書き込む動作を説明するための図であり、（ａ）は書き込み前の磁気抵抗効果素子を示す図、（ｂ）は書き込み電流の波形図、（ｃ）は書き込み後の磁気抵抗効果素子を示す図である。 磁気抵抗効果素子の書き込み電流とバイアス層から参照層までの抵抗Ｒの変化を示す図である。 交換バイアスの作用を説明するための図である。 スピン軌道トルクによって磁化方向が反転する仕組みを説明するための図であり、（ａ）はスピン流を説明する図であり、（ｂ）（ｉ）〜（ｉｖ）は、スピン軌道トルクによる磁化方向の回転を説明する図である。 実施の形態１に係る磁気抵抗効果素子を使用した１ビット分のメモリセル回路の回路構成を示す例である。 図９に示すメモリセル回路を複数個配置した磁気メモリ装置のブロック図である。 参照層を多層構造とした実施の形態２に係る磁気抵抗効果素子の構成を示す図であり、（ａ）は正面図、（ｂ）は側面図、（ｃ）は上面図である。 （ａ−１）、（ａ−２）は、磁気抵抗効果素子の積層構造の変形例を示す図であり、（ａ−１）は正面図、（ａ−２）は側面図である。また、（ｂ−１）、（ｂ−２）は、磁気抵抗効果素子の積層の順を逆にした変形例である。（ｂ−１）は正面図、（ｂ−２）は側面図である。 バイアス層上の記録層の配置位置についての変形例を示す図である。 （ａ−１）、（ａ−２）は、記録層１２と障壁層１３との間に、センサー層１５と導電層１６とを設けた変形例を示す図であり、（ａ−１）は正面図、（ａ−２）は側面図である。また、（ｂ−１）、（ｂ−２）は、記録層１２と障壁層１３との間に、センサー層１５を設けた変形例を示す図であり、（ｂ−１）は正面図、（ｂ−２）は側面図である。 バイアス層の両端を導電層とした変形例を示す図であり、（ａ）は正面図、（ｂ）は側面図である。 バイアス層を２層構造とした変形例を示す図であり、（ａ）は正面図、（ｂ）は側面図である。 （ａ）〜（ｃ）は、３端子構造において、端子の配置位置の例を示す図である。 反強磁性体が垂直方向における磁気モーメントを有している場合の、交換バイアスの作用を説明するための図である。 （ａ）、（ｂ）は、所定の膜厚構成を有する磁気抵抗効果素子に電流を流した場合の抵抗値の変化を示す電流−抵抗特性を示す図である。 磁気抵抗効果素子をロジックインメモリに採用した例を示す図である。 磁気抵抗効果素子の配置について示す図であり、（ａ）は、従来の配置例を示し、（ｂ）は、複数レイヤーにランダムに配置する例を示す。
以下、図面を参照しながら本発明の実施の形態に係る磁気抵抗効果素子及び該磁気抵抗効果素子を用いた磁気メモリ装置を説明する。
（実施の形態１）
以下、図１〜図８を参照して、実施の形態１に係る磁気抵抗効果素子を説明する。
実施の形態１に係る磁気抵抗効果素子１００は、図１（ａ）に正面図、（ｂ）に側面図、（ｃ）に平面図（上面図）で示すように、バイアス層１１、記録層１２、障壁層１３、参照層１４が積層された構成を有する。ここでは、バイアス層１１の長手（延伸）方向（図１（ａ）の右方向）をＸ軸方向、バイアス層１１の短手方向（図１（ａ）の奥行方向）をＹ軸方向、磁気抵抗効果素子１００の高さ方向（図１（ａ）の上方向）をＺ軸方向とする。
バイアス層１１は、反強磁性体を含み、第１の方向（Ｘ軸方向）に延伸された（長い）平面形状を有する。バイアス層１１は、厚さ１ｎｍ〜１５ｎｍ、望ましくは、３ｎｍ〜１０ｎｍ、Ｘ軸方向に長さ４０ｎｍ〜９２０ｎｍ、望ましくは、６０ｎｍ〜６００ｎｍ、Ｙ軸方向に幅１５ｎｍ〜１５０ｎｍ、望ましくは、２０ｎｍ〜１００ｎｍ程度に形成された層である。
バイアス層１１は導電性を有する。バイアス層１１に書き込み電流を流して発生するスピン流によって、記録層１２の磁化の方向が書き換えられる（反転される）。書き込み電流は、バイアス層１１の長手方向（Ｘ軸方向）に流される。バイアス層１１は、第１の群から選択された少なくともひとつの元素と、第２の群から選択された少なくともひとつの元素と、を含む合金からなる。第１の群に含まれる元素は、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉである。第２の群に含まれる元素は、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕである。バイアス層１１を構成する合金の例としては、Ｐｔ−Ｍｎ合金、Ｉｒ−Ｍｎ合金が挙げられる。Ｐｔ−Ｍｎ合金を使用する場合、その組成比は、ＰｔＸＭｎ１００−Ｘにおいて、Ｘが３０から７０であることが好ましい。例えば、Ｐｔ４０Ｍｎ６０の合金を使用することが好ましい。また、Ｉｒ−Ｍｎ合金を使用する場合、その組成比は、ＩｒＸＭｎ１００−Ｘにおいて、Ｘが２０から８０であることが好ましい。
記録層１２は、バイアス層１１に隣接する、強磁性体の層である。記録層１２は、バイアス層１１の上に形成されている。記録層１２は、厚さ０．８ｎｍ〜５ｎｍ、望ましくは、１ｎｍ〜３ｎｍ、Ｘ軸方向に１０ｎｍ〜１２０ｎｍ、望ましくは、２０ｎｍ〜１００ｎｍ、Ｙ軸方向に１０ｎｍ〜１２０ｎｍ、望ましくは、２０ｎｍ〜１００ｎｍ程度に形成された層である。
なお、記録層１２はバイアス層１１の上に形成されるとしたが、ここで「上」とは、重力の方向の反対の方向を意味するのではない。ここで、記録層１２がバイアス層１１の上に形成されているとは、例えば、記録層１２に隣接するようバイアス層１１が形成されていることをいう。また、隣接に限らず、例えば、近接であってもよい。また、他の層、空間等を介して、記録層１２とバイアス層１１とが配置されてもよい。以下の説明においても、同様とする。他の層についても同様である。
記録層１２は、膜面に垂直な方向（Ｚ軸方向）に磁化容易軸を有する（垂直磁化容易軸を有する）。ただし、バイアス層１１からの交換バイアスによって、定常状態において磁化の方向が、膜面に垂直な方向から傾斜していてもよい。後述するスピン軌道トルクにより、矢印Ｍ１２で示す磁化のＺ成分が＋Ｚ軸方向と−Ｚ軸方向とで変化する。
記録層１２は、Ｆｅ、Ｃｏ、Ｎｉ等の強磁性体を含む。具体的には、記録層１２は、Ｃｏ／Ｎｉ，Ｃｏ／Ｐｔ，Ｃｏ−Ｐｄ，Ｃｏ／Ａｕ，Ｆｅ／Ａｕの積層膜、Ｃｏ−Ｐｔ，Ｃｏ−Ｃｒ−Ｐｔ，Ｃｏ−Ｐｄ，Ｆｅ−Ｐｔ，Ｆｅ−Ｐｄ，Ｆｅ−Ｃｏ−Ｐｔ，Ｆｅ−Ｃо−Ｐｄを含む合金、あるいは、ＣоＦｅＢ，ＦｅＢを含む合金を使用することができる。あるいは、記録層１２は、カテゴリの異なる材料を積層した積層構造、例えば、［Ｃｏ／Ｎｉ］／Ｔａ／ＣｏＦｅＢ、から構成されてもよい。
障壁層１３は、記録層１２に隣接する、絶縁体から構成された層である。障壁層１３は、記録層１２の上に形成されている。障壁層１３は、ＭｇＯ、Ａｌ２Ｏ３、ＡｌＮなどの絶縁体から構成される。障壁層１３は、例えば、厚さ０．１ｎｍ〜５ｎｍ、望ましくは、０．５ｎｍ〜２．５ｎｍに形成されている。障壁層１３のＸ軸方向、Ｙ軸方向のサイズは、記録層１２と同様である。
参照層１４は、障壁層１３に隣接する、強磁性体から構成された層である。参照層１４は、障壁層１３の上に形成されている。参照層１４は、その磁化方向Ｍ１４がＺ軸方向に実質的に固定された層である。参照層１４のＸ軸方向、Ｙ軸方向のサイズは、記録層１２と同一である。
図２に、磁気抵抗効果素子１００の形状の一例を示す。
記録層１２、障壁層１３、参照層１４のＸ軸方向の長さＬｍ１は典型的には１０〜１２０ｎｍに設計される。記録層１２、障壁層１３、参照層１４のｙ方向の長さＬｍ２は典型的には１０〜１２０ｎｍに設計される。バイアス層１１の記録層１２、障壁層１３、参照層１４とｘ−ｙ面内においてオーバーラップしていない領域のＸ軸方向の長さＬｂ１とＬｂ２は典型的には２０〜４００ｎｍに設計される。また、バイアス層１１のｙ方向の長さＬｂ３は典型的には１５〜１５０ｎｍに設計される。これらＬｍ１、Ｌｍ２、Ｌｂ１、Ｌｂ２、Ｌｂ３の大小関係は以下の不等式を満たすことが望ましい。Ｌｍ１〜Ｌｍ２。Ｌｍ２≦Ｌｂ３。Ｌｍ１＜〜Ｌｂ１〜Ｌｂ２。ここで記号「〜」は同程度であることを表し、例えば±５０％の範囲に収まる。また、記号「＜〜」は、右辺は左辺と同程度かそれよりも大きいことを表し、例えば右辺は左辺の−５０％以上である。また、図ではバイアス層１１は長方形、記録層１２、障壁層１３、参照層１４は正方形として描かれているが、実際にはその形状は自由に変形されうる。例えば記録層１２、障壁層１３、参照層１４のｘ−ｙ面の形状は、円形、楕円形、平行四辺形、菱形、六角形等、好適なデバイス動作が得られるように適宜設計することができる。
バイアス層１１〜参照層１４は、それぞれ、図示せぬ基板上に、超高真空スパッタリング法等により堆積され、その後、磁場中にて熱処理が施される。処理条件は、例えば、温度：３００℃、保持時間：２時間、磁束密度：１．２Ｔである。磁場は、バイアス層１１の長手方向に対して±４５度以内、好ましくは、±３０度以内の方向とする。この処理により、バイアス層１１に含まれる反強磁性体の磁化の方向を揃えることができ、さらに、バイアス層１１に含まれる反強磁性体が、交換バイアスにより、隣接する記録層１２に含まれる強磁性体に内部磁場を及ぼすことが可能となる。その後、堆積された膜を、リソグラフィー技術などにより適当な形状にパターニングする。
あるいは、熱処理を行わず、所定の磁束密度の磁場中において、バイアス層１１〜参照層１４を堆積し、堆積膜をパターニングしてもよい。
磁気抵抗効果素子１００の各層の構成（膜構成）の一例を示すと、以下のようになる。
下地層：Ｔａ、厚さ３ｎｍ、
シード層：Ｐｔ、厚さ４ｎｍ、
バイアス層１１：ＰｔＭｎ、厚さ７ｎｍ、
記録層１２：Ｃо、厚さ０．３ｎｍ、Ｎｉ、厚さ０．６ｎｍ、Ｃо、厚さ０．３ｎｍ、Ｎｉ、厚さ０．６ｎｍ、Ｃо、厚さ０．３ｎｍ、
障壁層１３：ＭｇＯ、厚さ１．２ｎｍ、
参照層１４：ＣоＦｅＢ、厚さ１．５ｎｍ、Ｔａ、厚さ０．５ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｒｕ、厚さ０．４５ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｔ、厚さ０．４ｎｍ、
キャップ層：Ｒｕ、厚さ５ｎｍ。
この例では、参照層１４として積層フェリ構造を採用しており、積層フェリ構造における結合層としてＲｕを使用している。また、下地層、シード層、キャップ層は基板密着性や結晶配向性、電気伝導性、耐腐食性を向上するために適宜設けられる層である。
また、磁気抵抗効果素子１００の膜構成の他の例を示すと、以下のようになる。
下地層：Ｔａ、厚さ３ｎｍ、
バイアス層１１：ＩｒＭｎ、厚さ３ｎｍ、
記録層１２：ＣоＦｅ、厚さ１．２ｎｍ、
障壁層１３：ＭｇＯ、厚さ１．２ｎｍ、
参照層１４：ＣоＦｅＢ、厚さ１．５ｎｍ、Ｔａ、厚さ０．５ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｄ、厚さ０．８ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｄ、厚さ０．８ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｄ、厚さ０．８ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｄ、厚さ０．８ｎｍ、Ｃо、厚さ０．４ｎｍ、Ｐｄ、厚さ０．８ｎｍ、
キャップ層：Ｒｕ、厚さ５ｎｍ。
なお、ここで例示された膜厚や寸法に関する好適な範囲は、現在の半導体集積回路の技術水準に照らし合わせて設定されたものであり、将来の加工技術の進歩に伴い、本発明の効果が得られる膜厚や寸法の範囲は変更されうる。
磁気抵抗効果素子１００は、バイアス層１１を流れる書き込み電流により記録層１２の磁化Ｍ１２のＺ成分が＋Ｚ軸方向と−Ｚ軸方向とで反転する。これにより、磁気抵抗効果素子１００は、バイアス層１１と参照層１４との間の抵抗が、相対的に高い高抵抗状態と相対的に低い低抵抗状態の間で変化する。磁化Ｍ１２の方向（即ち、抵抗状態）に“０”と“１”の１ビットデータを割り当てることにより、磁気抵抗効果素子１００にデータを記憶させることができる。
磁気抵抗効果素子１００からデータを読み出す際には、参照層１４に設けられた電極とバイアス層１１との間に電圧を印加し、電流（読み出し電流）Ｉｒを流す。印加電圧と読み出し電流Ｉｒとから、参照層１４とバイアス層１１との間の抵抗（高抵抗か低抵抗か）を判別することにより、参照層１４の磁化Ｍ１４の向きに対する記録層１２の磁化Ｍ１２の向きを求める。求めた磁化M１２の向きに相当するデータを特定する。
以下、読み出し動作と書き込み動作を詳細に説明する。
なお、磁気抵抗効果素子１００においては、バイアス層１１がバイアス磁場として作用する。このため、記録層１２にはＸ軸方向の定常的な磁場（定常磁場Ｈｏ）が印加されているものとみなすことができる。バイアス層１１によるバイアス磁場の作用については後述する。
まず、図３（ａ）、（ｂ）を参照して、読み出し動作を説明する。なお、図３は、バイアス層１１から働くバイアス磁場による記録層１２の磁化Ｍ１２の方向の傾斜は無視して書かれている。
磁気抵抗効果素子１００からデータを読み出す際には、参照層１４に設けられた電極とバイアス層１１との間に予め定められた電圧を印加する。図３（ａ）の状態においては、記録層１２の磁化Ｍ１２の方向は＋Ｚ軸方向であり、参照層１４の磁化Ｍ１４と向きが揃っている（平行状態）。このため、磁気抵抗効果素子１００は、バイアス層１１から参照層１４に至る電流路の抵抗が相対的に小さい低抵抗状態にある。このため、読み出し電流Ｉｒは、相対的に大きい。
一方、図３（ｂ）の状態においては、記録層１２の磁化Ｍ１２の方向は−Ｚ軸方向であり、参照層１４の磁化Ｍ１４の向きである＋Ｚ軸方向とは、反対である（反平行状態）。このため、磁気抵抗効果素子１００は、バイアス層１１から参照層１４に至る電流路の抵抗が相対的に大きい高抵抗状態にある。このため、読み出し電流Ｉｒは、相対的に小さい。
印加電圧と読み出し電流の大きさから、バイアス層１１から参照層１４に至る電流路の抵抗状態を判別する。高抵抗状態と低抵抗状態をそれぞれ“０”、“１”と対応付け、記録層１２の磁化Ｍ１２の向きをスイッチさせることで、磁気抵抗効果素子１００をメモリとして動作させることができる。本実施の形態では、図３（ａ）に示す低抵抗状態を“０”とし、（ｂ）に示す高抵抗状態を“１”と定義する。
記憶データの割り当ては逆でもよい。ここでは＋Ｚ軸方向に流れる読み出し電流Ｉｒを図示したが、読み出し電流Ｉｒの向きは逆向きでも構わない。また、図３では読み出し電流Ｉｒはバイアス層１１から参照層１４に向かって流れる形態が示されているが、記録層１２、障壁層１３、参照層１４からなる磁気トンネル接合を貫通する方向に電流が流れれば、それ以外の経路はいかようであっても構わない。
次に、図４、図５を参照して、書き込み動作を説明する。なお、上述したように、バイアス層１１によりＸ軸方向の定常磁場Ｈｏが発生している。データ“０”を記憶している磁気抵抗効果素子１００にデータ“１”を書き込む際には、図４（ａ）に示すように、バイアス層１１の長手方向に、図４（ｂ）に示すような書き込み電流Ｉｗをパルス状に流す。すると、スピンホール効果等によって発生するスピン流（スピン角運動量の流れ）Ｊｓは、＋Ｚ軸方向となる。このため、スピンが偏在し、スピン軌道トルクが記録層１２に作用し、図４（ｃ）に示すように、記録層１２の磁化Ｍ１２の向きが回転して反転し、磁化Ｍ１２とＭ１４とは反平行状態になり、磁気抵抗効果素子１００は高抵抗状態となる。即ち、磁気抵抗効果素子１００の記憶データ“０”が“１”に書き換えられる。記録層１２の磁化Ｍ１２の向きは、書き込み電流Ｉｗが０になった後も維持される。書き込み電流Ｉｗのパルス高は、図６を参照して後述する順方向の閾値ＩＣ１以上であり、パルス幅Ｔｗは書き換えに要する時間以上の時間であり、本実施の形態においては、２００ナノ秒未満の時間、例えば、０．１ナノ秒以上３０ナノ秒未満である。
一方、データ“１”を記憶している磁気抵抗効果素子１００にデータ“０”を書き込む際には、図５（ａ）に示すように、バイアス層１１の長手方向に、図５（ｂ）に示すような書き込み電流Ｉｗをパルス状に流す。この場合、スピンホール効果等によって、−Ｚ軸方向にスピン流Ｊｓが発生する。このため、スピンが偏在し、スピン軌道トルクが記録層１２に作用し、図５（ｃ）に示すように、記録層１２の磁化Ｍ１２の向きが回転して反転する。その結果、磁化Ｍ１２とＭ１４とは平行状態になり、磁気抵抗効果素子１００は低抵抗状態となる。即ち、磁気抵抗効果素子１００の記憶データが“０”に書き換えられる。記録層１２の磁化Ｍ１２の向きは、書き込み電流Ｉｗが０になった後も、維持される。書き込み電流Ｉｗのパルス高は、図６を参照して後述する逆方向の閾値ＩＣ０以上であり、パルス幅Ｔｗはデータの書き換えに要する時間以上の時間であり、本実施の形態においては、２００ナノ秒未満の時間、例えば、０．１ナノ秒以上３０ナノ秒未満である。
このようにして、磁気抵抗効果素子１００が保持するデータを書き換えることができる。
なお、データ“０”を記憶している磁気抵抗効果素子１００のバイアス層１１にデータ“０”を書き込む書き込み電流Ｉｗを流した場合、及び、データ“１”を記憶している磁気抵抗効果素子１００のバイアス層１１にデータ“１”を書き込む書き込み電流Ｉｗを流した場合、スピン軌道トルクが定常磁場Ｈｏと相殺するため、データの書き換えは起こらない。
書き込み電流Ｉｗとバイアス層１１と参照層１４との間の抵抗値Ｒの関係の一例を、図６に示す。図示するように、閾値ＩＣ１以上の順方向（−Ｘ軸方向）の書き込み電流Ｉｗが流れることにより、記録層１２の磁化Ｍ１２の向きが参照層１４の磁化Ｍ１４の向きと反対となり（反平行）、抵抗Ｒは相対的に大きな値ＲＡＰとなる。一方、閾値ＩＣ０以上の逆方向（＋Ｘ軸方向）の書き込み電流Ｉｗが流れることにより、記録層１２の磁化Ｍ１２の向きが参照層１４の磁化Ｍ１４の向きと同一となり（平行）、抵抗Ｒは相対的に小さな値ＲＰとなる。記憶データの書き換えが起こる書き込み電流Ｉｗの閾値ＩＣ１とＩＣ０は、その絶対値がほぼ等しい。
なお、書き込み電流Ｉｗの向きとスピン流の向きとの関係は、バイアス層１１と記録層１２と障壁層１３に使用する材料とその組み合わせにより変化する。
次に、バイアス層１１によるバイアス磁場の作用を図７を参照して説明する。
反強磁性体内部には、隣り合う磁気モーメントが互い違いになった磁気的な秩序が存在している。この反強磁性体を強磁性体に隣接させると、反強磁性体から働く一方向のバイアス磁場は、強磁性体に作用する。この反強磁性体の磁場が強磁性体に与える作用を交換バイアスという。図示する例では、反強磁性体内部の磁気モーメントは、面内方向において、その向きが互い違いになっている。このため、強磁性体には、面内方向の交換バイアスが働く。強磁性体が垂直磁化容易軸を有する場合、強磁性体の磁化は、反強磁性体界面付近では、面内方向に回転し、反強磁性体から遠ざかるにつれて強磁性体自身が有する磁化容易軸方向へ向く。即ち、反強磁性体が隣接していることで、強磁性体には面内方向の磁場が印加されているものとみなすことができる。
磁気抵抗効果素子１００においては、バイアス層１１が反強磁性体を含んでおり、記録層１２が強磁性体を含んでいる。このため、図７に示すように、バイアス層１１と記録層１２とが隣接することで、記録層１２には、交換バイアスが働く。本実施形態では、記録層１２の面内方向にバイアス磁場が働くよう構成されている。このため、本実施の形態においては、外部磁場を磁気抵抗効果素子１００に印加する機構を必要としない。以下の説明において、バイアス層１１の交換バイアスにより発生するバイアス磁場を定常磁場Ｈｏという。
次に、上述したようにスピン軌道トルクによって記録層１２の磁化Ｍ１２の向きが反転する仕組みを図８を参照して説明する。ここでは、スピンホール効果によってスピン軌道トルクが働く場合における磁化Ｍ１２の方向の反転のメカニズムを説明する。
図８（ａ）は、バイアス層１１に＋Ｘ軸方向の書き込み電流Ｉｗが流れたときのスピン流Ｊｓの流れを模式的に示している。＋Ｘ軸方向に書き込み電流Ｉｗが流れると、＋Ｙ軸方向にスピン偏極した電子は−Ｚ軸方向に散乱され、−Ｙ軸方向にスピン偏極した電子は＋Ｚ軸方向に散乱される。これによって、記録層１２に、―Ｙ軸方向にスピン偏極した電子が蓄積される。なお、電流の符号（電流の向き）と偏極スピンの散乱される方向や大きさはスピンホール角の符号で決まり、上記と逆となることもあり得る。上記の説明は、スピンホール角が正の場合の電流方向とスピン散乱方向の関係に基づく。
―Ｙ軸方向にスピン偏極した電子は記録層１２の磁化Ｍ１２の方向にトルクを及ぼす。これがスピン軌道トルクである。スピン軌道トルクには２種類の働き方があり、それぞれ、縦磁場と横磁場で表すことができる。縦磁場はトルクの種類としてはスロンチェフスキートルク（Ｓｌｏｎｃｚｅｗｓｋｉ ｔｏｒｑｕｅ）に対応し、一方、横磁場はフィールドライクトルク（Ｆｉｅｌｄ−ｌｉｋｅ ｔｏｒｑｕｅ）に対応する。
図８（ｂ）（ｉ）〜（ｉｖ）は、記録層１２の磁化Ｍ１２が４つの方向を向いているときの縦磁場、横磁場の方向を模式的に示している。
横磁場は常に＋Ｙ軸方向を向く。一方、縦磁場は磁化Ｍ１２の方向をＸ−Ｚ面内で回転させる方向を向く。なお、縦磁場と横磁場の方向は用いる材料の組み合わせによって変化する。
ここで、図８（ａ）に示すように、バイアス層１１による＋Ｘ軸方向の定常磁場Ｈｏが記録層１２に作用していると仮定する。
このとき、図８（ｂ）（ｉ）に示す状態、即ち、磁場Ｍ１２が＋Ｚ軸方向を向いている状態から、縦磁場によって磁化Ｍ１２が＋Ｘ軸方向に回転し、図８（ｂ）（ｉｉ）に示す状態を経由して、図８（ｂ）（ｉｉｉ）に示す磁場Ｍ１２が−Ｚ軸方向を向いた状態になる。図８（ｂ）（ｉｉｉ）に示す状態では縦磁場が−Ｘ軸方向に働いているが、＋Ｘ軸方向への定常磁場Ｈｏが働いているので、これ以上の磁化Ｍ１２の向きの回転は起こらない。従って、図８（ｂ）（ｉｉｉ）に示す状態が終状態となる。
一方、図８（ｂ）（ｉｉｉ）に示す状態において、バイアス層１１に流す書き込み電流Ｉｗの向きを変えた場合、縦磁場の方向は逆方向に変わる。これによって、磁化Ｍ１２は、図８（ｂ）（ｉｉｉ）に示す状態から、図８（ｂ）（ｉｉ）に示す状態を経由して図８（ｂ）（ｉ）に示す状態に変化し、この状態で落ち着く。
一方、定常磁場Ｈｏの方向が−Ｘ軸方向で、書き込み電流Ｉｗや有効磁場が上述の例と同様とすると、図８（ｂ）（ｉｉ）に示す状態は許されない状態となる。この場合、書き込み電流Ｉｗの向きに応じて、図８（ｂ）（ｉｉｉ）に示す状態から図８（ｂ）（ｉｖ）に示す状態を経て図８（ｂ）（ｉ）の状態へと変化し、また、図８（ｂ）（ｉ）に示す状態から図８（ｂ）（ｉｖ）に示す状態を経て図８（ｂ）（ｉｉｉ）に示す状態へ変化する。これによって、電流Ｉｗの向きに応じて、図８（ｂ）（ｉ）に示す状態、又は、図８（ｂ）（ｉｉｉ）に示す状態に安定させることができる。
上記はスピンホール効果に基づいた説明であるが、ラシュバ効果であっても縦磁場と横磁場の両方が磁化Ｍ１２に作用する。よって磁化方向の反転過程は上記説明と同一である。またスピンホール効果やラシュバ効果以外でも、電流によって縦磁場を生じさえすれば、ここで説明した様式により磁化方向を制御することができる。
なお、本実施の形態の磁気抵抗効果素子１００は、記録層に、その磁化の方向に直交する面内方向のスピンが注入される点で特許文献１に開示された磁気抵抗効果素子と共通し、記録層に、その磁化の方向に反平行方向のスピンが注入される特許文献２に記載の磁気抵抗効果素子とは異なっている。反平行方向のスピンが記録層に注入される場合は、歳差運動により記録層の磁化の方向が反転する。このため、ナノ秒領域での磁化方向反転を起こすために大きな電流を必要としてしまう。一方で直交方向のスピンが記録層に注入される場合は、ナノ秒領域でのしきい電流の増大が小さくて済み、高速動作を実現する上で好適である（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ． １０４，０７２４１３ （２０１４）．参照）。一般的に横磁場で情報を書き換える場合に１０ナノ秒以上のパルス幅が必要になる。これに対して、上記実施の形態の構成によれば、縦磁場で情報を書き換えることにより、０．１ナノ秒〜１０ナノ秒未満のパルス幅で書き換えが可能であり、高速書き換え性能が得られる。なお、書き換え電流Ｉｗのパルス幅を１０ナノ秒〜３０ナノ秒とした範囲でも、従来の反平行方向のスピンの注入による書き換えと遜色ない書き換え速度が確保できる。
次に、上記構成を有する磁気抵抗効果素子１００を、記憶素子として使用するメモリセル回路の構成例を図９を参照して説明する。
図９は、１ビット分の磁気メモリセル回路２００の構成を示している。磁気メモリセル回路２００は、１ビット分のメモリセルを構成する磁気抵抗効果素子１００と、一対のビット線ＢＬ１、ＢＬ２と、ワード線ＷＬと、グランド線ＧＮＤと、第１トランジスタＴｒ１と、第２トランジスタＴｒ２とを備える。
磁気抵抗効果素子１００は、バイアス層１１の一端部に第１端子Ｔ１、他端部に第２端子Ｔ２が接続され、参照層１４に第３端子Ｔ３が配置された３端子構造を有する。
第３端子Ｔ３はグランド線ＧＮＤに接続されている。第１端子Ｔ１は第１トランジスタＴｒ１のドレインに接続され、第２端子Ｔ２は第２トランジスタＴｒ２のドレインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲート電極はワード線ＷＬに接続されている。また、第１トランジスタＴｒ１のソースは第１ビット線ＢＬ１に接続され、第２トランジスタＴｒ２のソースは第２ビット線ＢＬ２に接続されている。
磁気抵抗効果素子１００に情報を書き込む際には、まず、磁気抵抗効果素子１００を選択するため、ワード線ＷＬにトランジスタＴｒ１、Ｔｒ２をオンさせるアクティブレベルの電圧を印加する。ここでは、トランジスタＴｒ１とＴｒ２がＮチャネルＭＯＳトランジスタから構成することとする。この場合、ワード線ＷＬはＨｉｇｈレベルに設定される。これによって第１トランジスタＴｒ１と第２トランジスタＴｒ２はオン状態になる。一方、書き込み対象のデータに応じて、第１ビット線ＢＬ１と第２ビット線ＢＬ２の一方をＨｉｇｈレベルに設定し、他方をグランドレベルに設定する。
具体的には、データ“１”を書き込む場合は、第１ビット線ＢＬ１をＬｏｗレベルに、第２ビット線ＢＬ２をＨｉｇｈレベルにする。これにより、図４（ａ）に示すように、順方向に書き込み電流Ｉｗが流れ、図４（ｂ）に示すように、データ“１”が書き込まれる。
一方、データ“０”を書き込む場合は、第１ビット線ＢＬ１をＨｉｇｈレベルに、第２ビット線ＢＬ２をＬｏｗレベルにする。これにより、図５（ａ）に示すように、逆方向書き込み電流Ｉｗが流れ、図５（ｂ）に示すように、データ“０”が書き込まれる。
このようにして、磁気抵抗効果素子１００へのビットデータの書き込みが行われる。
一方、磁気抵抗効果素子１００に記憶されている情報を読み出す際には、ワード線ＷＬをアクティブレベルに設定し、第１トランジスタＴｒ１と第２トランジスタＴｒ２とをオン状態とする。また、第１ビット線ＢＬ１と第２ビット線ＢＬ２の両方をＨｉｇｈレベルに設定する、或いは、ビット線ＢＬ１とＢＬ２の一方をＨｉｇｈレベルに、他方を開放状態に設定する。Ｈｉｇｈレベルとなったビット線よりバイアス層１１→記録層１２→障壁層１３→参照層１４→第３端子Ｔ３→グランド線ＧＮＤと電流が流れる。この電流の大きさを測定することにより、バイアス層１１から参照層１４に至る経路の抵抗の大きさ、即ち、記憶データが求められる。
なお、磁気メモリセル回路２００の構成や回路動作は一例であって、適宜変更されうる。例えば、グランドをグランド電圧以外の基準電圧に設定してもよい。また、第３端子Ｔ３をグランド線ＧＮＤではなく、第３ビット線（図示せず）に接続し、読み出しの際は、ワード線ＷＬをＨｉｇｈレベルに設定するとともに、第３ビット線をＨｉｇｈレベルにし、第１ビット線と第２のビット線の一方又は両方をグランドレベルとして、電流を第３ビット線から第１ビット線ＢＬ１、第２ビット線ＢＬ２に流すように構成してもよい。
次に、図９に例示した磁気メモリセル回路２００を複数備える磁気メモリ装置３００の構成を図１０を参照して説明する。
磁気メモリ装置３００は、図１０に示すように、メモリセルアレイ３１１、Ｘドライバ３１２、Ｙドライバ３１３、コントローラ３１４を備えている。メモリセルアレイ３１１はＮ行Ｍ列のアレイ状に配置された磁気メモリセル回路２００を有している。各列の磁気メモリセル回路２００は対応する列の第１ビット線ＢＬ１と第２ビット線ＢＬ２の対に接続されている。また、各行の磁気メモリセル回路２００は、対応する行のワード線ＷＬとグランド線ＧＮＤに接続されている。
Ｘドライバ３１２は、複数のワード線ＷＬに接続されており、ローアドレスを受け、ローアドレスをデコードして、アクセス対象の行のワード線ＷＬをアクティブレベルに駆動する（第１トランジスタＴｒ１と第２トランジスタＴｒ２がＮチャネルＭＯＳトランジスタの場合、Ｈｉｇｈレベルとする）。
Ｙドライバ３１３は、磁気抵抗効果素子１００にデータを書き込む書き込み手段及び磁気抵抗効果素子１００からデータを読み出す読み出し手段として機能するものである。Ｙドライバ３１３は、複数の第１ビット線ＢＬ１と第２ビット線ＢＬ２に接続されている。Ｙドライバ３１３は、i)カラムアドレスを受け、ii)カラムアドレスをデコードして、iii)アクセス対象の磁気メモリセル回路２００に接続されている第１ビット線ＢＬ１と第２ビット線ＢＬ２を所望のデータ書き込み状態或いは読み出し状態に設定する。即ち、Ｙドライバ３１３は、データ“１”を書き込む場合に、書き込み対象の磁気メモリセル回路２００に接続された第１ビット線ＢＬ１をＬｏｗレベルとし、第２ビット線ＢＬ２をＨｉｇｈレベルとする。また、データ“０”を書き込む場合に、第１ビット線ＢＬ１をＨｉｇｈレベルとし、第２ビット線ＢＬ２をＬｏｗレベルとする。
さらに、Ｙドライバ３１３は、磁気メモリセル回路２００に記憶されている情報を読み出す際に、第１ビット線ＢＬ１と第２ビット線ＢＬ２の両方をＨｉｇｈレベルに、或いは、ビット線ＢＬ１とＢＬ２の一方をＨｉｇｈレベルに他方を開放状態に設定する。その際にビット線ＢＬ１、ＢＬ２を流れる電流と基準値とを比較して、各列の磁気メモリセル回路２００の抵抗状態を判別し、記憶データを読み出す。
コントローラ３１４は、データ書き込み、あるいはデータ読み出しに応じて、Ｘドライバ３１２とＹドライバ３１３のそれぞれを制御する。
なお、磁気抵抗効果素子１００の参照層１４に接続されるグランド線ＧＮＤはＸドライバ３１２に接続されているが、これは、前述のように、Ｙドライバ３１３に接続される読み出しビット線によって代用することも可能である。
（実施の形態２）
実施の形態１に係る磁気抵抗効果素子１００において、記憶データを安定して書き込み且つ読み出すためには、参照層１４の磁化Ｍ１４の方向を安定的に固定する必要がある。参照層１４の磁化Ｍ１４を安定させるため参照層１４を積層フェリ結合層から構成することが有効である。
以下、図１１を参照して、参照層１４を積層フェリ結合層から構成した磁気抵抗効果素子１０１を説明する。
本実施の形態において、参照層１４は、強磁性層１４ａと結合層１４ｂと強磁性層１４ｃとが積層され、積層フェリ結合した積層構造を有する。強磁性層１４ａと強磁性層１４ｃとは、結合層１４ｂによって反強磁的に結合している。その他の点は、基本的に実施の形態１と同様である。
強磁性層１４ａと強磁性層１４ｃは、Ｆｅ、Ｃｏ、Ｎｉを含む強磁性材料を使用することが望ましい。また、結合層１４ｂは、Ｒｕ、Ｉｒ等を使用することが望ましい。
この構成によれば、記録層１２の磁化Ｍ１２の向きと、参照層１４を構成する強磁性層１４ａ、１４ｃのうちで、記録層１２に近接する強磁性層１４ａの磁化Ｍ１４ａの向きが一致したときに、磁気抵抗効果素子１０１は、平行状態となり、低抵抗状態となる。一方、記録層１２の磁化Ｍ１２の向きと、強磁性層１４ａの磁化Ｍ１４ａの向きが反対方向となったときに、磁気抵抗効果素子１０１は、反平行状態となり、高抵抗状態となる。
上述の実施の形態１及び２においては、バイアス層１１により交換バイアスが発生するため、外部磁場を記録層１２に印加するための機構を別途設ける必要がない。このため、磁気抵抗効果素子１００及び１０１を採用した記録装置等においては、外部磁場印加の機構を有する構成に比べ、その構成を簡略化することができる。
また、導電性を有するバイアス層１１の短手方向であるＹ軸方向を記録層１２の長手方向とする必要がないので、導電層の長手方向と記録層の長手方向とをほぼ垂直方向とする構成（書き込み電流と記録層の磁化の方向が直角な構成）に比較して、セル面積を小さくすることができる。
この発明は、上記実施の形態に限定されず、種々の変形が可能である。以下、変形例、応用例について説明する。
（変形例１）
磁気抵抗効果素子の抵抗とデータの割り当ては任意であり、低抵抗状態にデータ“１”、高抵抗状態にデータ“０”を割り当てても良い。
（変形例２）
上述の例では、バイアス層１１の上面の一部に記録層１２等が積層されている例を説明したが、図１２（ａ−１）、（ａ−２）に示すように、バイアス層１１の上面全体に記録層１２等を積層してもよい。この場合、積層体の製造が容易である。
また、バイアス層１１を一番下に積層する必要はなく、図１２（ｂ−１）、（ｂ−２）に示すように、下から、参照層１４、障壁層１３、記録層１２、バイアス層１１の順に積層してもよい。
（変形例３）
上述の例では、バイアス層１１の長手方向の中心に、記録層１２等を積層していたが、図１３に示すように、バイアス層１１の長手方向の中心からずれた位置に記録層１２等を積層してもよい。
（変形例４）
また、磁気抵抗効果素子１００において、記録層１２は以下の２点において優れた特性を有していることが望ましい。一点目は書き込みに関し、小さな電流、かつ短いパルス幅で磁化の方向を反転させられることが望ましい。二点目は読出しに関し、記録層１２、障壁層１３、参照層１４の間に電流を流した時の磁化の平行／反平行状態での抵抗差に相当するトンネル磁気抵抗効果比（ＴＭＲ比）が大きいことが望ましい。これら、読み出し特性、書き込み特性の両方を独立に設計し、良好な特性を得るために、図１４（ａ−１）、（ａ−２）に示すように、記録層１２と障壁層１３との間に、センサー層１５と導電層１６とを設けてもよい。
センサー層１５と導電層１６とを設けることで、センサー層１５はＴＭＲ比が大きくなるように設計すればよい。一方、記録層１２は書き込み特性が良くなるように設計すればよい。すなわち独立な設計が可能となり、製造容易性が高まる。なお、センサー層１５と記録層１２は磁気的に結合している。結合の形態としては例えば静磁気的な相互作用を用いることができる。
センサー層１５は、記録層１２の磁場をセンシングするための層であり、その磁化容易軸は記録層１２と同じく膜面に垂直である。センサー層１５には、読み出し特性が良好な材料が使用される。導電層１６は、記録層１２と、センサー層１５とを電気的に接続するための層である。導電層１６には、記録層１２やセンサー層１５の材料と相性のよい材料が使用される。記録層１２にＣｏ／Ｎｉ積層膜が使用されている場合、導電層１６には、Ｔａなどを使用することができる。
記録層１２の磁化方法の反転により、記録層１２からは磁場が漏洩し、この漏洩した磁場が導電層１６を介してセンサー層１５に伝えられる。この磁場に応答して、センサー層１５の磁化方法が上下反転する。この記録素子からデータを読み出す際には、読み出し特性の良好な材料が使用されたセンサー層１５の磁化方向を検出すればよい。このように、センサー層１５と導電層１６とを磁気抵抗効果素子１００に追加することにより、読み出し、書き込みの両方の特性を良好にすることができる。
図１４（ｂ−１）、（ｂ−２）に示すように、センサー層１５のみを追加してもよい。この場合も、図１４（ａ−１）、（ａ−２）に示した例と同様に、記録層１２は書き込み特性のみに特化して設計することができる。さらに、センサー層１５により、読み出し特性も良好となる。
ここでは、参照層１４に端子Ｔ１、センサー層１５に端子Ｔ２、バイアス層１１の長手方向の一方の端部に端子Ｔ３、バイアス層１１の長手方向の他方の端部に端子Ｔ４を設ける、４端子構造を採用している。読み出し時には、端子Ｔ１と端子Ｔ２との間に読み出し電流を流し、書き込み時には、端子Ｔ３と端子Ｔ４との間に書き込み電流を流す。このように構成することで、読み出し時の電流路と書き込み時の電流路が独立したものとなる。これによって、書き込み動作と読み出し動作を同時に実行できるほか、１セル内の回路を工夫することで１ビットの素子に求められるエラーレートの要求値を緩和することもできる。なお、読み出し動作に関して３端子構造、４端子構造のいずれも、読み出し電流は障壁層を貫通する方向に電流を流してトンネル抵抗を求めるという点で共通している。
（変形例５）
上述の例においては、バイアス層１１は、反強磁性体を含む材料からなる例を示したが、図１５に示すように、バイアス層１１の長手方向の両端を導電体を含む材料からなる導電層１７としてもよい。このような構成により、書き込み電流を流しやすくなるという効果がある。
（変形例６）
図１６に示すように、バイアス層１１を、反強磁性材料を含む第１バイアス層１１ａと、高スピンホール効果材料からなる第２バイアス層１１ｂと、の２層構造としてもよい。
第１バイアス層１１ａに含まれる反強磁性材料の例としては、Ｃｒ、Ｍｎ、Ｃｒ−Ｏ、Ｍｎ−Ｏ、Ｆｅ−Ｏ、Ｆｅ−Ｍｎ等がある。
第２バイアス層１１ｂに含まれる高スピンホール効果材料の例としては、Ｐｔ、Ｗ、Ｔａ、Ｉｒ等がある。
バイアス層１１を２層構造とする場合、バイアス層１１の設計の自由度が上がり、製造が容易となる他、書き込みに用いる電流の大きさやパルス幅を低減されるように設計することも可能である。
磁気抵抗効果素子１００の端子を設ける位置は適宜変更可能である。例えば、図１７（ａ）に示す磁気抵抗効果素子１００は、参照層の上面に端子Ｔ１を、バイアス層１１の長手方向の一端のバイアス層の底面側に第２端子Ｔ２を、バイアス層１１の長手方向の他の一端の底面側に第３端子Ｔ３を備える。また、図１７（ｂ）に示す磁気抵抗効果素子１００は、バイアス層１１の長手方向の端部の上面に配置された第２端子Ｔ２と第３端子Ｔ３を備える。図１７（ｃ）の磁気抵抗効果素子１００は、バイアス層１１の長手方向の一端の上面に配置された第２端子Ｔ２と、バイアス層１１の他の一端の底面に第３端子Ｔ３を備える。いずれの構成においても、バイアス層１１による、交換バイアス及びスピン軌道トルクによる磁化方向反転が同様に作用する。
（変形例７）
バイアス層１１の下に下地層とシード層を、参照層１４の上にキャップ層を設けてもよい。下地層は、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ等を含むことができる。シード層は、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、ＮｉＦｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕ、Ｉｒ、Ｐｔ、Ａｕ等を含むことができる。キャップ層は、Ｔａ、Ｒｕ、Ｃｕ、Ｐｔ等を含むことができる。
（変形例８）
バイアス層１１は、図１８に示すように、垂直方向における磁気モーメントを有していてもよい。この場合、バイアス層１１内部の磁気モーメントは、膜面に垂直方向において、その向きが互い違いになっている。このとき、バイアス層１１に隣接する記録層１２は、面内磁化容易軸を有するものとする。記録層１２の磁化方向は、バイアス層１１との界面付近では、垂直方向に回転し、バイアス層１１から遠ざかるにつれて、記録層１２自体が有する磁化容易軸方向へ向く。即ち、記録層１２には垂直方向の磁場が印加されているものとみなすことができる。
（実施例）
磁気抵抗効果素子１００は、実験の結果、次のような抵抗特性を有することがわかった。
実験に使用した磁気抵抗効果素子１００の膜構成は次に示すとおりである。基板：Ｔａ、３ｎｍ、シード層：Ｐｔ、４ｎｍ、バイアス層：ＰｔＭｎ、８ｎｍ、記録層：［Ｃｏ／Ｎｉ］２、０．３ｎｍ（Ｃｏ）、０．６ｎｍ（Ｎｉ）、参照層：Ｃｏ、０．３ｎｍ、障壁層：ＭｇＯ、２ｎｍ。熱処理条件は、温度：３００℃、保持時間：２時間、磁束密度：１．２Ｔとした。
このように製作した磁気抵抗効果素子１００に電流を流し、抵抗値の変化を測定した。測定条件としては、無磁場、室温（２０℃）、電流パルス幅：１秒、印加した電流の電流密度１０１０Ａ／ｍ２台とした。
図１９（ａ）に、記録層１２の磁化を下方向に向けた状態で、負電流パルスを流し、その後、正電流パルスを流したときの抵抗と電流の関係を示す。電流パルスの振幅は、断続的に、０からある値まで徐々に大きくし、その後、０まで徐々に小さくした。測定した抵抗値は、各パルス電流印加後の値である。
図１９（ｂ）に、記録層１２の磁化を上方向に向けた状態で、正電流パルスを流し、その後、負電流パルスを流したときの抵抗と電流の関係を示す。電流パルスの振幅は、断続的に、０からある値まで徐々に大きくし、その後、０まで徐々に小さくした。測定した抵抗値は、各パルス電流印加後の値である。
実験で上述の交換バイアスの作用により、無外部磁場で記録層の磁化の向きが反転すること、及び、流れる電流の大きさに対して、抵抗がアナログ的に変化することが確認された。なお、膜構成（主にPtMn, Co/Niの膜厚）を変えることによって、このようなアナログ動作はせず、デジタル動作に適した特性を示すように設計することも可能であることも確認された。デジタル動作を実現するためには、ヒステリシスループの角型性を高めることが有効である。このためには、バイアス磁場を小さくすることや、記録層１２の膜面に垂直な方向の磁気異方性を大きくすることが有効である。例えば、ＰｔＭｎの膜厚を７ｎｍに薄くした場合、Ｐｔシード層の膜厚を５ｎｍに厚くするとデジタル動作に適した角型性の高いヒステリシスループが得られることが確認された。
流した電流に応じて抵抗値が連続的に変化するデバイスはメモリとレジスタの両方の機能を備えることからメモリスタと呼ばれている。メモリスタの使用により、脳型情報処理のような、現在のフォンノイマン型の情報処理のアーキテクチャとは抜本的に異なるような情報処理をコンパクトな回路で実現できることが知られている。なお、脳型情報処理を用いると、画像や音声認識のような複雑なタスクを短時間かつ低電力で行えることも知られている。
以上より、本発明に係る反強磁性体を含むバイアス層を含む磁気抵抗効果素子は、磁気メモリのような既存のデジタル情報処理の枠組みで使用されるデバイスとしてだけではなく、新たな情報処理の枠組みを切り拓くデバイスとしても用いることができる。
また、磁気抵抗効果素子１００の抵抗を電流によって任意の値に設定できることから“０”と“１”を記憶するデジタルメモリだけではなく、３値以上を取り得る多値メモリを製造することも可能である。磁気抵抗効果素子１００を“０”、“１”、“２”、・・・、“Ｎ”のＮ値を取り得る多値メモリとして使用する場合、各々の抵抗値を実現するために素子に流す書き込み電流Ｉｗ０，Ｉｗ１，Ｉｗ２，・・・、ＩｗＮはＩｗ０＜Ｉｗ１＜Ｉｗ２＜・・・＜ＩｗＮを満たす。また、多値メモリとして使用する場合には、ＮＡＮＤフラッシュメモリ等で行われているようなＶｅｒｉｆｙ動作を行ってもよい。すなわち、意中の抵抗値が実現されるように書き込み電流を何段階かに分けて導入してもよい。
また、アナログメモリとして使用する場合でも多値メモリとして使用する場合でも、書き込みの前に抵抗状態を初期化する初期化プロセスを設けてもよい。初期化の方法としては、個別の素子に電流を通電することによって、任意の状態に初期化することができる。図１９に示した例であれば、十分大きな正電流を流すことで低抵抗状態への初期化が可能であり、一方、十分大きな負電流を流すことによって高抵抗状態へ初期化することが可能である。また、適当な大きさの電流を流すことや、十分長いパルス幅を有する電流パルスを流すこと、さらには正負で振動する交流電流を流すこと等によって、最低の抵抗と最高の抵抗の中間値に抵抗を初期化することも可能である。この他、外部からの一様磁場を印加する機構を別途備えることによって、ブロック単位で一括して抵抗状態を初期化することも可能である。
また、磁気抵抗効果素子１００を用いて脳型情報処理を実現する場合、情報を書込む際に、磁気抵抗効果素子１００に２つの電流パルスを、そのタイミングを適宜調整して導入してもよい。生体におけるシナプスの結合荷重はパルスのタイミングに依存して正方向、又は負方向に変化することが知られており、これは「スパイクタイミング依存シナプス可塑性（Ｓｐｉｋｅ Ｔｉｍｉｎｇ Ｄｅｐｅｎｄｅｎｔ Ｓｙｎａｐｔｉｃ Ｐｌａｓｔｉｃｉｔｙ（ＳＴＤＰ））」と呼ばれる。本発明においても磁気抵抗効果素子１００がＳＴＤＰ特性を示すように適宜設計することによって、脳型情報処理に適した人工シナプス素子を形成することができる。
（変形例９）
本発明に係る磁気抵抗効果素子をアナログメモリとして使用した場合、このアナログメモリを用いてロジックインメモリアーキテクチャを採用した集積回路を構築することができる。具体的には、アナログメモリとして動作するように作製した磁気抵抗効果素子を、図１０に示したようなメモリセルアレイ３１１として構成し、このメモリセルアレイ３１１、及び単体のアナログメモリ素子を、図２０に示すように、論理回路内に適宜分散して配置する。このように、アナログメモリとして作製した磁気抵抗効果素子をロジックインメモリに採用することで、脳型情報処理をより効率的に実現することができる。
（変形例１０）
磁気抵抗効果素子を使用したメモリを作製する場合、従来、同一レイヤー（層）に複数の磁気抵抗効果素子を配置した。図２１（ａ）に、従来のメモリの断面の概略図を示す。ここでは、複数の磁気抵抗効果素子１００は全て配線層Ｍ４とＭ５の間に配置されている。しかし、上述したように、アナログメモリとしても利用可能な磁気抵抗効果素子を、例えば、図２１（ｂ）に示すように、複数のレイヤーにランダムに配置することで、脳型情報処理等に活用することができる。なお、図２１において記号「Ｔｒ」はトランジスタを表す。また、図では当集積回路はＳｉ基板上に集積されるものとして書かれているが、実際にはあらゆる基板を用いることができる。また、図２１は当発明を用いた集積回路の一断面の構造の典型的な例を示しており、この断面において接続されていない磁気抵抗効果素子や配線も、紙面の奥行き方向のある場所において好適な動作が得られるように接続される。
上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
本出願は、２０１５年３月３１日に出願された日本国特許出願２０１５−７３１７８号に基づくものであり、その明細書、特許請求の範囲、図面および要約書を含むものである。上記日本国特許出願における開示は、その全体が本明細書中に参照として含まれる。
本発明は、磁気抵抗効果素子、磁気メモリ装置、集積回路等の分野で利用可能である。
１００ 磁気抵抗効果素子
１１、１１ａ、１１ｂ バイアス層
１２、１２ａ 記録層
１３ 障壁層
１４ 参照層
１４ａ、１４ｃ 強磁性層
１４ｂ 結合層
１５ センサー層
１６、１７ 導電層
１０１〜１０８ 磁気抵抗効果素子
２００ 磁気メモリセル回路
３００ 磁気メモリ装置
３１１ メモリセルアレイ
３１２ Ｘドライバ
３１３ Ｙドライバ
３１４ コントローラ
５００ ロジックインメモリ

Claims (21)

  1. 反強磁性体から構成され、第１の方向に延伸された形状を有するバイアス層と、
    強磁性体から構成され、前記バイアス層の上に形成された記録層と、
    絶縁体から構成され、前記記録層の上に形成された障壁層と、
    強磁性体から構成され、前記障壁層の上に形成された参照層と、
    を備え、
    前記参照層の磁化の方向は固定されており、
    前記記録層の磁化の方向は反転可能である、
    磁気抵抗効果素子。
  2. ＰｔｘＭｎ１００−ｘ（ｘは３０から７０である）、又はＩｒｙＭｎ１００−ｙ（ｙは２０から８０である）を含む材料から構成され、第１の方向に延伸された形状を有するバイアス層と、
    強磁性体から構成され、前記バイアス層の上に形成された記録層と、
    絶縁体から構成され、前記記録層の上に形成された障壁層と、
    強磁性体から構成され、前記障壁層の上に形成された参照層と、
    を備え、
    前記参照層の磁化の方向は固定されており、
    前記記録層の磁化の方向は反転可能である、
    磁気抵抗効果素子。
  3. 前記バイアス層に書き込み電流が順方向または逆方向に流れることで前記記録層に加わる縦磁場によって、前記書き込み電流が流れる方向に応じた方向に前記記録層の磁化の方向が反転する、
    請求項１又は２に記載の磁気抵抗効果素子。
  4. 前記バイアス層の長手方向に沿って前記書き込み電流が流れる、
    請求項３に記載の磁気抵抗効果素子。
  5. 前記バイアス層から前記記録層に作用する交換バイアスによって、前記記録層の縦磁場による磁化の方向の反転方向が決定される、
    請求項１乃至４のいずれか１項に記載の磁気抵抗効果素子。
  6. 前記記録層に加わる縦磁場による磁化の方向の反転には、外部からの磁場の印加を要しない、
    請求項３乃至５のいずれか１項に記載の磁気抵抗効果素子。
  7. 前記バイアス層は、Ｐｔ又はＩｒ及びＭｎを含み、前記バイアス層の膜厚は、１ｎｍから１５ｎｍの範囲内である、
    請求項１乃至６のいずれか１項に記載の磁気抵抗効果素子。
  8. 前記記録層は、Ｃｏ及びＮｉが積層された構造を含み、前記記録層の膜厚は、０．８ｎｍから５ｎｍの範囲内である、
    請求項１乃至７のいずれか１項に記載の磁気抵抗効果素子。
  9. 前記バイアス層は、前記記録層に交換バイアスを与える、
    請求項１乃至８のいずれか１項に記載の磁気抵抗効果素子。
  10. 前記記録層は、前記バイアス層内の、隣り合っていて互い違いになっている磁気モーメントの方向に垂直な磁化容易軸を有する、
    請求項１乃至９のいずれか１項に記載の磁気抵抗効果素子。
  11. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子と、
    前記磁気抵抗効果素子の前記バイアス層の長手方向に、書き込み電流を流すことにより、前記磁気抵抗効果素子にデータを書き込む書き込み手段と、
    前記障壁層を貫通する方向に電流を流してトンネル抵抗を求めることにより、前記磁気抵抗効果素子に書き込まれているデータを読み出す読み出し手段と、
    を備える磁気メモリ装置。
  12. 反強磁性体から構成され、第１の方向に延伸された形状を有するバイアス層と、強磁性体から構成され、前記バイアス層の上に形成された記録層と、絶縁体から構成され、前記記録層の上に形成された障壁層と、強磁性体から構成され、前記障壁層の上に形成された参照層と、を備えた積層構造を形成するステップと、
    前記積層構造を磁場中にて熱処理するステップと、
    前記積層構造中の層をリソグラフィー技術にてパターニングするステップと、
    を有する製造方法。
  13. 前記熱処理するステップにおける磁場は、前記バイアス層の長手方向に対して、＋４５度から−４５度の方向に印加する、
    請求項１２に記載の製造方法。
  14. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子の前記バイアス層の長手方向に流す電流の向きを変化させることにより、前記磁気抵抗効果素子の抵抗を変化させる、
    動作方法。
  15. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子の前記バイアス層の長手方向に流す電流の大きさを変化させることにより、前記磁気抵抗効果素子のトンネル抵抗を連続的に変化させる、
    動作方法。
  16. アレイ状に配置された請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子と周辺回路とを備える、
    集積回路。
  17. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子が、ロジック回路上に分散して配置された、
    集積回路。
  18. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子が、デジタルメモリとして動作する素子である、あるいは、アナログメモリとして動作する素子である、
    集積回路。
  19. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子が、多値メモリとして動作する素子である、
    集積回路。
  20. 請求項１乃至１０の何れか１項に記載の磁気抵抗効果素子から構成され、脳型情報処理を実行するためのシナプス素子であって、
    前記バイアス層に流される２つの電流パルスの極性と大きさに依存して、前記記録層と前記参照層との間の抵抗値を変換する、
    シナプス素子。
  21. 前記磁気抵抗効果素子は、前記記録層と前記参照層との間の抵抗値がＮ段階に変化する多値メモリとして機能する、
    請求項２０に記載のシナプス素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102390388B1 (ko) * 2021-03-29 2022-04-25 한국과학기술연구원 뉴로모픽 장치

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490731B2 (en) 2015-11-27 2019-11-26 Tdk Corporation Spin current magnetization rotational element, magnetoresistance effect element and magnetic memory
CN108780779B (zh) * 2016-06-10 2023-04-25 Tdk株式会社 交换偏置利用型磁化反转元件、交换偏置利用型磁阻效应元件、交换偏置利用型磁存储器、非易失性逻辑电路及磁神经元元件
JP6743641B2 (ja) * 2016-10-18 2020-08-19 Tdk株式会社 磁場変調機構、磁場変調素子、アナログメモリ素子、及び、高周波フィルタ
KR101963482B1 (ko) 2016-10-20 2019-03-28 고려대학교 산학협력단 자기 터널 접합 소자 및 자기 메모리 소자
JP6801405B2 (ja) * 2016-11-30 2020-12-16 Tdk株式会社 スピン軌道トルク型磁化反転素子、磁気抵抗効果素子及び磁気メモリ
JP6972542B2 (ja) * 2016-12-02 2021-11-24 Tdk株式会社 スピン流磁化反転素子、磁気抵抗効果素子および磁気メモリ
CN108701721B (zh) * 2016-12-02 2022-06-14 Tdk株式会社 自旋流磁化反转元件及其制造方法、磁阻效应元件、磁存储器
JP6258452B1 (ja) 2016-12-02 2018-01-10 株式会社東芝 磁気メモリ
JP6416180B2 (ja) 2016-12-16 2018-10-31 株式会社東芝 磁気記憶装置
US11107615B2 (en) 2017-02-24 2021-08-31 Tdk Corporation Magnetization rotational element, magnetoresistance effect element, and memory device
CN108886062B (zh) * 2017-02-27 2021-09-03 Tdk株式会社 自旋流磁化旋转元件、磁阻效应元件及磁存储器
JP2020068214A (ja) 2017-02-28 2020-04-30 Tdk株式会社 強磁性多層膜、磁気抵抗効果素子、及び強磁性多層膜を製造する方法
US11489109B2 (en) 2017-02-28 2022-11-01 Tdk Corporation Magnetoresistive effect element and magnetic memory
JP6954089B2 (ja) * 2017-03-01 2021-10-27 Tdk株式会社 乱数発生器、乱数発生装置、ニューロモロフィックコンピュータ及び量子コンピュータ
JP6290487B1 (ja) * 2017-03-17 2018-03-07 株式会社東芝 磁気メモリ
EP4236663B1 (en) * 2017-03-29 2024-09-11 TDK Corporation Spin-current magnetization reversal element, magnetoresistive element, and magnetic memory
US9953692B1 (en) * 2017-04-11 2018-04-24 Sandisk Technologies Llc Spin orbit torque MRAM memory cell with enhanced thermal stability
WO2019031226A1 (ja) * 2017-08-07 2019-02-14 Tdk株式会社 スピン流磁気抵抗効果素子及び磁気メモリ
KR101856906B1 (ko) * 2017-08-31 2018-05-10 연세대학교 산학협력단 스핀-궤도 토크 자기 소자
US10971293B2 (en) 2017-12-28 2021-04-06 Tdk Corporation Spin-orbit-torque magnetization rotational element, spin-orbit-torque magnetoresistance effect element, and spin-orbit-torque magnetization rotational element manufacturing method
CN109994598B (zh) 2017-12-28 2024-01-16 Tdk株式会社 自旋轨道转矩型磁化旋转元件及磁阻效应元件
JP6540786B1 (ja) 2017-12-28 2019-07-10 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US11195992B2 (en) * 2018-01-10 2021-12-07 Tdk Corporation Spin-orbit torque type magnetization rotational element, spin-orbit torque type magnetoresistance effect element, and magnetic memory
JP7168231B2 (ja) * 2018-02-06 2022-11-09 国立大学法人東北大学 磁気抵抗効果素子、回路装置及び回路ユニット
JP7267623B2 (ja) * 2018-02-13 2023-05-02 国立大学法人東北大学 磁気抵抗効果素子及び磁気メモリ
JP6539008B1 (ja) 2018-02-19 2019-07-03 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US11031541B2 (en) 2018-02-19 2021-06-08 Tdk Corporation Spin-orbit torque type magnetization rotating element, spin-orbit torque type magnetoresistance effect element, and magnetic memory
WO2019167575A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP6557444B1 (ja) * 2018-03-08 2019-08-07 Tdk株式会社 スピン素子及び磁気メモリ
JP6919608B2 (ja) * 2018-03-16 2021-08-18 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP7168241B2 (ja) * 2018-03-30 2022-11-09 国立大学法人東北大学 集積回路装置
US11088318B2 (en) 2018-04-06 2021-08-10 Everspin Technologies, Inc. Spin orbit torque magnetoresistive devices and methods therefor
US10762941B2 (en) 2018-05-16 2020-09-01 Tdk Corporation Spin-orbit torque magnetization rotating element, spin-orbit torque magnetoresistance effect element, and magnetic memory
JP2020035971A (ja) 2018-08-31 2020-03-05 Tdk株式会社 スピン流磁化回転型磁気素子、スピン流磁化回転型磁気抵抗効果素子及び磁気メモリ
JP6838694B2 (ja) 2019-02-06 2021-03-03 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US20220149269A1 (en) * 2019-02-15 2022-05-12 The University Of Tokyo Spintronics element and magnetic memory device
JP2021015839A (ja) 2019-07-10 2021-02-12 Tdk株式会社 磁気メモリ及び磁気メモリの制御方法
JP7346967B2 (ja) 2019-07-19 2023-09-20 Tdk株式会社 磁気抵抗効果素子及び磁気メモリ
CN113762461B (zh) * 2020-06-05 2024-09-06 辉达公司 使用可逆增强算子采用有限数据训练神经网络
WO2022003957A1 (ja) * 2020-07-03 2022-01-06 Tdk株式会社 集積装置及びニューロモーフィックデバイス
CN111864060B (zh) * 2020-07-30 2023-02-28 浙江驰拓科技有限公司 基于自旋轨道矩的存储单元
JP7520673B2 (ja) 2020-10-02 2024-07-23 Tdk株式会社 集積装置及びニューロモーフィックデバイス
JP7215645B2 (ja) 2020-10-23 2023-01-31 Tdk株式会社 ニューロモーフィックデバイス
JP7606684B2 (ja) 2021-01-22 2024-12-26 三星電子株式会社 磁気メモリ装置、及びその動作方法
WO2022196741A1 (ja) 2021-03-17 2022-09-22 国立大学法人東北大学 磁気抵抗効果素子、磁気メモリ及び人工知能システム
US20250031581A1 (en) 2021-06-15 2025-01-23 Tohoku University Magnetic stacked film and magnetoresistive effect element

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4423658B2 (ja) * 2002-09-27 2010-03-03 日本電気株式会社 磁気抵抗素子及びその製造方法
US7973349B2 (en) * 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
WO2009154009A1 (ja) * 2008-06-20 2009-12-23 キヤノンアネルバ株式会社 磁気抵抗素子の製造方法、スパッタ成膜チャンバー、スパッタ成膜チャンバーを有する磁気抵抗素子の製造装置、プログラム、記憶媒体
JP4738462B2 (ja) * 2008-09-25 2011-08-03 株式会社東芝 磁気ランダムアクセスメモリ
FR2963153B1 (fr) 2010-07-26 2013-04-26 Centre Nat Rech Scient Element magnetique inscriptible
WO2012033571A1 (en) * 2010-09-09 2012-03-15 New York University Aggregated spin-tprque nano-oscillators
FR2966636B1 (fr) 2010-10-26 2012-12-14 Centre Nat Rech Scient Element magnetique inscriptible
CN103890855B (zh) * 2011-08-18 2016-09-21 康奈尔大学 自旋霍尔效应磁性设备、方法及应用
US8451565B1 (en) 2011-11-21 2013-05-28 HGST Netherlands B.V. Magnetoresistive head having perpendicularly offset anisotropy films and a hard disk drive using the same
CN104704564B (zh) * 2012-08-06 2017-05-31 康奈尔大学 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US20140252439A1 (en) * 2013-03-08 2014-09-11 T3Memory, Inc. Mram having spin hall effect writing and method of making the same
US20150213867A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated Multi-level cell designs for high density low power gshe-stt mram
JP6168578B2 (ja) * 2014-08-08 2017-07-26 国立大学法人東北大学 磁気抵抗効果素子、及び磁気メモリ装置
FR3025655B1 (fr) * 2014-09-09 2016-10-14 Thales Sa Systeme de generation de skyrmions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102390388B1 (ko) * 2021-03-29 2022-04-25 한국과학기술연구원 뉴로모픽 장치

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Publication number Publication date
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