JP6353440B2 - シリコンオンインシュレータ基板上に導波路の光分離を提供する方法および構造 - Google Patents
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Description
［政府の許認可権］
本発明は、ＤＡＲＰＡによって与えられる助成金第ＨＲ００１１−９−０００９号の下で政府支援によって作成された。政府は、本発明におけるある権利を有する。
本明細書に説明する様々な実施形態は、導波路を、それを支持する基板に含まれる材料から光学的に減結合することに関する。
現在、光子デバイスおよび電子デバイスを同じ基板上に集積する傾向がある。シリコンオンインシュレータ（ＳＯＩ）基板は、このような集積のための支持基板として用いることが可能である。光導波路が形成されるとき、伝搬される光を導波路に沿って閉じ込めるために、導波路コアの周りにクラッディングを提供する。コア材料は、クラッディングの屈折率よりも大きいそれを有する。約３．４７の屈折率を有するシリコンを導波路のコア材料として用いると、導波路のクラッディングは、約１．５４の屈折率を有する二酸化シリコンから形成することが可能である。シリコンオンインシュレータ基板を支持基板として用いるとき、導波路コアの下のクラッディング材料は、ＳＯＩ基板の埋め込み酸化物（ＢＯＸ）絶縁体であり得るが、これもまた、典型的には、二酸化シリコンである。ＢＯＸクラッディングは、シリコン導波路コアからＳＯＩ構造の支持シリコンへのエバネセント結合によって、光信号の漏えいを防止するように機能することもできる。しかしながら、このようなエバネセント結合を防止するためには、導波路コアの下方のＢＯＸクラッディング材料は、比較的厚く、例えば、１．０μｍよりも大きく、および、しばしば、２．０μｍ〜３．０μｍの厚さでなければならない。ＢＯＸクラッディング材料が厚いとき、それは、放熱装置の役割を果たし得る下層のシリコンに熱が流れることを阻止する。加えて、高速論理回路などのある電子デバイスが光子デバイスと同じＳＯＩ基板に集積されるとき、ＳＯＩ基板のＢＯＸは、比較的薄くなければならず、典型的には、１００〜２００ｎｍの範囲の厚さを有する。このような薄いＢＯＸ絶縁体が電子デバイスに良好な基板を提供する一方で、ＳＯＩ基板の下層の支持シリコンへのシリコン導波路コアの光学的結合を防止するには不十分であり、これが、好ましくない信号損失を引き起こす。
シリコン導波路コアの支持基板シリコンへのエバネセント結合を防止する１つの方法が、米国特許第７，９２０，７７０号に記載されている。そこでは、エッチングされた空洞が、シリコン支持材料中の、埋め込み絶縁体より下の区域に形成される。この空洞は、導波路コアと支持シリコンとの間の距離を増加させる働きをする。空洞は、空のままであったり、または、シリコンの導波路コアが、空洞が形成される空洞材料すなわちシリコンに容易に光学的に結合することを防止する屈折率を有する気体または他の材料で充填されたりし得る。空洞は、導波路が、導波路コアの区域の外部の区域で支持シリコンのエッチングを開始することによって形成された後で、形成され得る。このエッチングプロセスは、エッチング位置の下方および上方に延在する支持シリコンに空洞を生成する。これは、導波路の下方にはなく、光分離に必要ではないシリコン基板の区域を含み得る大規模な空洞を生成する。加えて、この空洞は、導波路に接続された光変調器などの導波路に結合された光子デバイスの下方に形成され得る。導波路に結合された光変調器または他の光子デバイスが、動作中に熱を生成するまたは熱の追加を必要とする様式で動作されると、空洞および／または空洞内の材料は、支持シリコン基板材料への熱流を中断して、放熱板としてのその有効性を低下させる。
従って、比較的薄いＢＯＸ絶縁体を有し、かつ導波路コアを基板材料から光学的に減結合することが可能なシリコンオンインシュレータ構造を形成する別の方法および構造が望ましい。
以下の詳細な説明において、実施され得る特定の実施形態の一部を形成し、これらの実施形態を例示によって示す添付図面が参照される。これらの実施形態は、当業者がそれらを作成するおよび用いることを可能とするに十分詳細に説明され、また、構造上、論理上、または手順上の変更が、本発明の精神および範囲から逸脱することなく、開示される特定の実施形態に対して可能であることを理解すべきである。
本明細書に説明する実施形態は、導波路コアが第１支持基板から光学的に十分減結合されて、良好な熱消費を維持しながらもエバネセント結合による光学的損失を防止した状態で、光子デバイスと電気回路との双方を形成することが可能なシリコンオンインシュレータ（ＳＯＩ）構造を提供する。光学的減結合は、導波路コアの下方にあって、かつそれに沿って延在する第１の基板に形成される浅いトレンチ分離区域によって提供される。第１の基板が、ＢＯＸ絶縁体と、導波路および電気回路が形成されるシリコンとを有する第２の基板と接合するとき、この浅いトレンチ分離は、導波路が第２の基板中に形成されるところの下方の区域に整列される。従って、シリコンオンインシュレータ（ＳＯＩ）構造は、薄いＢＯＸによって形成することが可能であり、より熱を消費することが可能な支持第１基板を提供しながらも、光分離構造は、必要とされる区域により狙いを定められる。
図１は、本体ウエハ１０６の一部である第２の基板に接合している支持半導体材料、例えば、支持シリコン１１１から形成されるハンドルウエハ１１２の一部である第１の基板を含むシリコンオンインシュレータの実施形態を示す。本体ウエハ１０６は、埋め込み酸化物であるＢＯＸ層１０３上にシリコン区域１０１ａ（図４Ｂ）を含む。シリコン区域１０１ａは、図１では、シリコン導波路コア１０７および他の光子デバイスが形成可能なシリコンフォトニクス区域１０２と、ＭＯＳＦＥＴトランジスタ１２５などの電子回路が形成可能なシリコンＣＭＯＳ区域１０４とに分割されているところが示されている。ハンドルウエハ１１２は、誘電体材料１１５で充填された支持シリコン１１１に形成されたトレンチ１１３を含む浅いトレンチアイソレーション（ＳＴＩ）領域を含む。浅いトレンチアイソレーションは、本体ウエハ１０６上に形成されたシリコン導波路コア１０７とハンドルウエハ１１２中の支持シリコン１１１との間の光学的結合を防止するに十分である。
充填されたトレンチ１１３は、ＢＯＸ１０３の厚さおよび充填されたトレンチの厚さが少なくとも１０００ｎｍであるような厚さを有する。例として、ＢＯＸ１０３の厚さが２００ｎｍである場合、トレンチ１１３の厚さは、８００ｎｍを超える、例えば、約８００ｎｍ〜約１２００ｎｍの範囲である。充填されたトレンチは、導波路コア１０７の幅Ｗｗｇよりも広い幅Ｗｔを有し、これによって、トレンチが、少なくとも１ミクロン、典型的には、１〜１．３ミクロンの範囲の距離ｄだけ、導波路コア１０７のどちらの側面も超えて延在するようにする。充填されたトレンチ１１３は、導波路コア１０７の下方で、かつその全長に沿って延在する。
シリコンから形成されている導波路コア１０７は、シリコンコアよりもはるかに低い屈折率を有するクラッディングによって包囲されている。このクラッディングは、薄く、例えば２００ｎｍ以下に作ることが可能な埋め込みＢＯＸ１０３によって、部分的には形成されている。薄いＢＯＸ１０３は、単独で、ハンドルウエハの支持シリコン１１１からシリコン導波路コア１０７の十分な光学的減結合を提供することが不可能である。図１に示されるように、浅いトレンチアイソレーション領域のトレンチ１１３は、シリコン導波路コア１０７の下方で整列されて、ハンドルウエハ１１２の支持シリコン１１１からの導波路コア１０７の必要とされる光学的減結合を提供する。導波路コア１０７の周りのクラッディングは、下層のＢＯＸ１０３、導波路コア１０７の両側上に提供されている誘電体１２１、ならびに中間層誘電体構造１２７の下層および一部として提供されている誘電体１３０によって提供される。ＢＯＸ１０３、誘電体１２１、および中間層誘電体構造１２７中の誘電体１３０に用いることが可能な材料は二酸化シリコンであるが、シリコンの屈折率よりも低いそれを有する他の誘電体材料も用いることが可能である。
図１は、ゲート構造１２４ならびにソースおよびドレイン領域１２８を有する、ＭＯＳＦＥＴ１２５によって代表される電子デバイスを含む回路区域１０９を有するＣＭＯＳ回路区域１０４を示す。図１はまた、導波路コア１０７および電子回路１０９の区域を含む本体ウエハ１０６にハンドルウエハ１１２を接合するために提供され得る非晶質シリコン接合材料１１７を示す。以下に詳述するように、ハンドルウエハ１１２と導波路コア１０７および電子回路１０９の区域を含む本体ウエハ１０６との間に別様に十分な接合力が存在する場合、この接合材料１１７は省略され得る。非晶質シリコン接合材料１１７が提供される場合、それは、電子電流を形成するための後のＣＭＯＳ処理中に、非晶質形態から結晶質形態に変化し得る。
図２〜４は、図１に示す構造を製造する例としての方法における様々な段階を示す。図２Ａ〜２Ｂは本体ウエハ１０６を形成する例としてのプロセスを示し、一方、図３Ａ〜３Ｄは、ハンドルウエハ１１２を形成する例としてのプロセスを示す。
図２Ａは、完成されたシリコンオンインシュレータ構造中に埋め込み酸化物（ＢＯＸ）層１０３を形成する酸化物材料１０３、例えば、ＳｉＯ２の形成を示す。水素原子は、以下により詳しく説明する切断線１０５（図２Ｂ）を形成するために本体ウエハ１０６にインプラントされる。
ここで図３Ａ〜３Ｄを参照して、ハンドルウエハ１１２を形成するプロセスを説明する。半導体、例えば支持シリコン１１１（図３Ａ）は、図１に示す完成された構造中の導波路コア１０７の下に存在する位置で内部に形成される浅いトレンチ１１３を有する（図３Ｂ）。このトレンチは、マスクを通してエッチングし、その後で誘電体材料１１５で充填して（図３Ｃ）、次に、例えば、ＣＭＰプロセスによって平坦化することによって形成して、完成された支持ハンドル１１２を形成する。トレンチは、トレンチが誘電体材料で充填されて平坦化されたときに、導波路コア１０７がハンドルウエハ１１２（図１）の支持シリコン１１１から光学的に減結合されるに十分な深さにまで形成することが可能である。一例として、３００ｎｍの幅および２００ｎｍの高さを有する導波路コア１０７の場合、周囲のクラッディングの厚さは１ｕｍ以上であるべきである。従って、ＢＯＸ層１０３と浅いトレンチ内の誘電体を合わせた厚さは、少なくとも１ｕｍであるべきである。ＢＯＸ層１０３は、例えば２００ｎｍの厚さである場合、トレンチ１１３の厚さは、少なくとも８００ｎｍであるべきである。上記のように、この厚さに対する例としての動作範囲は、約８００ｎｍ〜約１２００ｎｍである。トレンチは、ハンドルウエハ１１２の支持シリコン１１１に対するシリコンコア材料１０７のエバネセント結合を軽減するために、コア材料１０７の屈折率よりも低いそれを有する材料で充填することが可能である。トレンチを充填する誘電体材料１１５は、二酸化シリコンでもよい。ＢＯＸ１０３および誘電体１２１を形成して、さらにトレンチ１１３を充填することが可能な他の誘電体材料は、窒化シリコン（屈折率２．０１）ならびにＴＥＯＳ（屈折率１．４４〜１．４６）もしくは真空を含む。誘電体材料１１５は、例として、高密度プラズマ蒸着法またはプラズマ化学気相成長法によって堆積させることが可能である。
薄い接合材料１１７、例えば、非晶質シリコンは、本体ウエハ１０６に対するその接合を容易化するために、ハンドルウエハ１１２に塗布することが可能である。代替的には、接合材料１１７は、本体ウエハ１０６上のＢＯＸ層１０３と接合可能な二酸化シリコンから形成することが可能である。２つのウエハを一緒に接合するための他の周知の界面材料も用いることが可能である。別の代替案として、接合材料１１７は、接合プロセス中に十分な温度および圧力が用いられる場合、省略可能である。非晶質シリコンの接合材料１１７を用いる場合、それは、導波路コア１０７中の光信号のこの層に対するエバネセント結合を回避するに十分薄くなければならない。単一モード光信号波長が約１．２ｕｍ〜約１．５５ｕｍの範囲の波長を有する導波路コア１０７中を伝搬する場合、３０Ｅ−９ｍ未満の厚さが非晶質シリコン接合材料１１７への光学的結合を防止するのに十分である。接合材料１１７は、提供される場合、代替案として、本体ウエハ１０６のＢＯＸ層１０３に、または、本体ウエハ１０６のＢＯＸ層１０３とハンドルウエハ１１２の双方に塗布することが可能である。
図４Ａ〜４Ｅは、本体ウエハ１０６をハンドルウエハ１１２に接合することによってシリコンオンインシュレータ基板を形成するプロセスを示す。本体ウエハ１０６はひっくり返されて、ＢＯＸ層１０３が、誘電体で充填されたトレンチ１１３を含むハンドルウエハ１１２の上部表面１６０に取り付けられる。従来のウエハ整列技法を用いて、本体ウエハ１０６とハンドルウエハ１１２とを、それらを一緒に接合する前に整列させることが可能である。上記のように、接合層１１７を、接合を容易化するために用いることが可能であるが、接合条件が、本体ウエハ１０６とハンドルウエハ１１２の上部表面１６０との間に良好な接合物を形成するに別様に十分である場合、省略され得る。技術上周知の他のウエハ接合技法および材料も用いることが可能である。
本体ウエハ１０６がハンドルウエハ１１２に接合された後、水素がインプラントされた切断線１０５に沿った半導体１０１の部分１０１ｂ（図４Ｂ）を、周知の切断プロセスによって除去し、それによって、薄い半導体材料１０１ａをデバイス形成用に残しておくことが可能である。本体ウエハ１０６の除去されたウエハ部分１０１ｂは、次に再利用されて、別のＳＯＩ基板を構築するために本体ウエハ１０６として用いることが可能である。説明した切断プロセスの代替案として、半導体１０１は、図２Ｂに示す切断線１０５に水素をインプラントする必要がなく、その代わりに、本体ウエハ１０６中の半導体１０１を、ＣＭＰまたは研削などの他の従来のプロセスによって薄くすることが可能である。半導体１０１ａは、ハンドルウエハ１１２のＳＴＩトレンチ１１３上に位置付けられ、これと整列された導波路コア１０７を含む光子デバイスの形成用の区域にパターン化することが可能である。半導体１０１ａはまた、ＭＯＳＦＥＴトランジスタ１２５および他の電子デバイスなどの電子回路デバイスの構築のための１つ以上の区域１０９を提供するようにパターン化することも可能である。従って、図４Ｃに示されるように、シリコンオンインシュレータ構造は、ＳＴＩトレンチ１１３が導波路コア１０７の下に提供された状態で、点線で示されるように、区域に、すなわち、フォトニクス区域１０２および電子回路区域１０４に分割することが可能である。
図４Ｄにさらに示されるように、誘電体材料１２１、例えば、二酸化シリコンは、その後、シリコン導波路コア１０７が、クラッディング材料、例えば、ＢＯＸ１０３および誘電体材料１２１を含む二酸化シリコンによって３つの側面上に包囲されるように、塗布および平坦化される。さらなる処理を次に実行して、導波路１０７および導波路１０７と関連付けられた光子デバイスならびに、電子回路区域１０９中の電子デバイスを形成することが可能である。図１および４Ｅに示されるように、ゲート構造１２４およびソース／ドレイン領域１２８を有するＭＯＳＦＥＴ１２５が、区域１０９に製造することが可能な電子回路およびデバイスを代表するものとして示されている。導波路コア１０７および電子回路１２５を含む光子デバイスが構築された後で、そして図４Ｅにさらに示されるように、シリコンオンインシュレータ基板は、多層の中間層誘電体（ＩＬＤ）構造１２７の第１の誘電体１３０で覆われる。ＩＬＤ構造１２７のこの第１の誘電体１３０もまた、例えば、二酸化シリコンまたは、導波路コア１０７の上部クラッディングとして働く他の誘電体材料で形成され得る。様々な電気的配線が、次に、導波路１０７と関連付けられたデバイスと、電子回路とに対して、中間層誘電体構造１２７のいくつかの金属化層および誘電体層を介してなされる。
様々な実施形態を本明細書で説明したが、本発明はこれらの実施形態に制限されないが、それは、様々な修正が、本発明の精神または範囲から逸脱することなく可能であるからである。従って、本発明は、開示される実施形態によっては制限されず、添付クレームの範囲によってのみ制限される。
Claims (20)
- 集積構造を形成する方法であって、
第１の基板中に分離領域を形成することと、
第２の基板上に酸化物層を形成することと、
前記分離領域が前記酸化物層と相対するように、前記第１の基板と前記第２の基板を接合することと、
前記第１の基板と接合された前記第２の基板を切断して、前記酸化物層上に前記第２の基板の一部を残存させた半導体材料層を形成することと、
前記半導体材料層をパターン化して、前記分離領域の上方に整列され、前記半導体材料層からなる導波路コアを形成することと、
を含み、
前記第１の基板および前記第２の基板が各々、シリコンからなり、前記分離領域と整列する区域で画定されるシリコンフォトニクス区域をさらに備え、
前記分離領域を形成することは、前記第１の基板中にトレンチを形成し、前記トレンチを第１の誘電体材料で充填することを含み、
前記第２の基板上の前記酸化物層はＢＯＸであって、前記ＢＯＸと前記分離領域の前記第１の誘電体材料を合わせた厚さが少なくとも１ｕｍであり、
前記ＢＯＸの厚さが、２００ｎｍ以下である、集積構造を形成する方法。 - 前記導波路コアを形成することは、前記導波路コアが前記シリコンフォトニクス区域内に配置されるように前記半導体材料層をパターン化する、請求項１に記載の集積構造を形成する方法。
- 前記酸化物層上に前記第２の基板の一部を残存させた半導体材料層を形成することは、ＣＭＰまたは研削を含む技術により形成する、請求項１に記載の集積構造を形成する方法。
- 前記分離領域の前記第１の誘電体材料の厚さが、約８００ｎｍ〜約１２００ｎｍの範囲である、請求項１に記載の集積構造を形成する方法。
- 前記導波路コアを包囲するクラッディング領域を形成することをさらに含み、前記クラッディング領域は、前記トレンチ内の前記第１誘電体材料と、前記シリコンフォトニクス区域内にある前記酸化物層の一部からなる、請求項１に記載の集積構造を形成する方法。
- 前記導波路コアがシリコンからなる、請求項５に記載の集積構造を形成する方法。
- 前記酸化物層が二酸化シリコンを含む、請求項６に記載の集積構造を形成する方法。
- 前記クラッディング領域を形成することは、前記導波路コアの側面上に第２の誘電体材料を形成することをさらに備える、請求項５に記載の集積構造を形成する方法。
- 前記第１の誘電体材料および前記第２の誘電体材料のそれぞれが、二酸化シリコンを含む、請求項８に記載の集積構造を形成する方法。
- 前記第１の基板と前記第２の基板を接合することは、非晶質シリコンを前記第１の基板および前記第２の基板上の酸化物層のうちのいずれか一方の上に形成することと、前記非晶質シリコンが接合材料として機能して前記第１の基板を前記第２の基板に接合するように、前記基板を一緒に押圧することと、をさらに含む、請求項１に記載の集積構造を形成する方法。
- 前記第１の基板と前記第２の基板を接合することは、前記酸化物層からなる埋め込み絶縁体を有するシリコンオンインシュレータ構造を形成する、請求項１に記載の集積構造を形成する方法。
- 前記第２の基板を切断することは、前記切断前に前記第２の基板中に切断線を形成するドーパントをインプラントすること、を含む請求項１に記載の集積構造を形成する方法。
- 前記第２の基板を切断することは、前記切断線に沿って切断して、前記第２の基板の一部分を除去することによって前記半導体材料層を形成すること、を含む請求項１２に記載の集積構造を形成する方法。
- 前記第２の基板の前記除去された部分を、別の集積構造中の基板として用いられるように再利用することをさらに含む、請求項１３に記載の集積構造を形成する方法。
- 前記分離領域は、前記導波路コアの幅よりも広い幅を有し、前記導波路コアの両側面を超えて外側に延在する、請求項１に記載の集積構造を形成する方法。
- 前記分離領域は、導波路コアの全長に沿って延在する、請求項１５に記載の集積構造を形成する方法。
- 前記導波路コアの側面上の前記第２の誘電体材料上に第３の誘電体材料を形成すること、をさらに含む請求項８に記載の集積構造を形成する方法。
- 前記第３の誘電体材料は二酸化シリコンを含み、上部クラッディングとして機能する、請求項１７に記載の集積構造を形成する方法。
- 前記半導体材料層からなる導波路コアを形成することは、前記シリコンフォトニクス区域以外の前記酸化物層上に前記半導体材料層からなる電子回路区域を形成することをさらに含む、請求項１に記載の集積構造を形成する方法。
- 前記電子回路区域に電界効果トランジスタを形成することをさらに含む、請求項１９に記載の集積構造を形成する方法。
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