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KR101770886B1 - 실리콘-온-절연체 기판 상의 도파로의 광학 격리를 제공하는 방법 및 구조물 - Google Patents

실리콘-온-절연체 기판 상의 도파로의 광학 격리를 제공하는 방법 및 구조물 Download PDF

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KR101770886B1
KR101770886B1 KR1020147036322A KR20147036322A KR101770886B1 KR 101770886 B1 KR101770886 B1 KR 101770886B1 KR 1020147036322 A KR1020147036322 A KR 1020147036322A KR 20147036322 A KR20147036322 A KR 20147036322A KR 101770886 B1 KR101770886 B1 KR 101770886B1
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silicon
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waveguide
dielectric
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로이 미드
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마이크론 테크놀로지, 인크
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Abstract

얕은 트렌치 격리부 영역에 의해 도파로의 코어 물질이 지지 기판으로부터 광학 분리되는, 광 소자가 형성되는 실리콘-온-절연체 기판을 제공하는 방법 및 구조물이 개시된다.

Description

실리콘-온-절연체 기판 상의 도파로의 광학 격리를 제공하는 방법 및 구조물{METHOD AND STRUCTURE PROVIDING OPTICAL ISOLATION OF A WAVEGUIDE ON A SILICON-ON-INSULATOR SUBSTRATE}
정부 사용권 권리
본 발명은 정부 지원 하에서 DARPA가 지원하는 보조금 No. HR0011-9-0009로
만들어졌다. 정부는 본 발명에 대해 특정 권리를 가진다.
본 명세서에 기재되는 다양한 실시예는 도파로를 지지하는 기판에 포함된
물질로부터 도파로(waveguide)를 광학 분리하는 것과 관련된다.
광 소자와 전자 소자를 동일한 기판상에 일체 구성하는 것이 현재의 추세이다. 이러한 일체 구성을 위한 지지 기판으로서 실리콘-온-절연체(siliconon-insulator)(SOI) 기판이 사용될 수 있다. 광 도파로가 형성될 때, 도파로를 따라 전파되는 광파를 가두기 위해 도파로의 코어(core)를 중심으로 클래딩(cladding)이 제공된다. 코어 물질은 클래딩의 굴절률보다 큰 굴절률을 가진다. 약 3.47의 굴절률을 갖는 실리콘이 도파로의 코어 물질로서 사용되는 경우, 도파로 클래딩은 약 1.54의 굴절률을 갖는 실리콘 다이옥사이드로 형성될 수 있다. 실리콘-온-절연체 기판이 지지 기판으로서 사용될 때, 도파로 코어 아래의 클래딩 물질이 SOI 기판의 매립 옥사이드(BOX) 절연체일 수 있으며, 일반적으로 실리콘 다이옥사이드이다. 또한 BOX 클래딩은, 실리콘 도파로 코어에서 SOI 구조물의 지지 실리콘으로의 에바네센트 결합(evanescent coupling)에 의한 광 신호 누설(optical signal leakage)을 방지하도록 기능할 수 있다. 그러나 이러한 에바네센트 결합을 방지하기 위해, 도파로 코어 아래의 BOX 클래딩 물질이 비교적 두꺼워야 하는데, 가령, 1.0㎛ 초과 및 종종 2.0㎛ - 3.0㎛ 두께여야 한다. 상기 Box 클래딩 물질은 두꺼울 때 방열기(heat dissipator)로서 역할할 수 있는 아래 놓인 실리콘으로의 열 흐름을 억제한다. 덧붙여, 특정 전자 소자, 가령, 고속 논리 회로가 광 소자와 동일한 SOI 기판 상에 일체 구성될 때, SOI 기판의 BOX가 비교적 얇아야 하는데, 일반적으로 100-200㎚의 두께를 가져야 한다. 이러한 얇은 BOX 절연체는, 전자 소자를 위한 우수한 기판을 제공하지만, 바람직하지 않은 광 신호 손실을 초래하는, 실리콘 도파로 코어의 SOI 기판의 아래 놓인 지지 실리콘으로의 광학 결합을 방지하기엔 불충분하다.
기판의 지지 실리콘으로의 실리콘 도파로 코어의 에바네센트 결합을 방지하기 위한 한 가지 방법이 미국 특허 번호 7,920,770에 개시되어 있다. 여기서, 매립 절연체 아래의 영역에서 실리콘 지지 물질 내에 에칭된 공동이 형성된다. 상기 공동은 도파로 코어와 지지 실리콘 간의 거리를 증가시키는 역할을 수행한다. 상기 공동은 비어 있거나, 실리콘 도파로 코어가 공동이 형성되는 공동 물질 또는 실리콘과 용이하게 광학 결합되는 것을 막는 굴절 속성을 갖는 가스 또는 그 밖의 다른 물질로 채워져 있을 수 있다. 상기 공동은 도파로 코어의 영역 외부의 영역에서 지지 실리콘의 에칭을 시작함으로써 도파로가 형성된 후 형성될 수 있다. 에칭 공정은 지지 실리콘 내에, 에칭 위치의 하향 또는 외향으로 뻗어 있는 공동을 생성한다. 이는 도파로 밑이 아니며 광 격리(optical isolation)가 요구되지 않는 실리콘 기판의 영역을 포함할 수 있는 큰 공동을 생성한다. 덧붙여, 상기 공동은 도파로로 연결되는 광 소자, 가령, 도파로로 연결된 광 변조기(optical modulator) 아래에 형성될 수 있다. 상기 광 변조기 또는 상기 도파로로 연결된 또 다른 광 소자가 동작 동안 열의 추가를 생성하거나 필요로 하는 방식으로 동작하는 경우, 공동 및/또는 공동 내 물질이 지지 실리콘 기판 물질로의 열 흐름을 방해하여 열 싱크(heat sink)로서의 이의 영향을 감소시킬 수 있다.
따라서 비교적 얇은 BOX 절연체를 갖고 기판 물질로부터 도파로 코어를 광학
분리할 수 있는 실리콘-온-절연체 구조물을 형성하기 위한 또 다른 방법 및 구조물이 바람직하다.
도 1은 본 발명에 따라 형성된 SOI 구조물의 하나의 실시예를 단면도를 도시한다.
도 2A 및 2B는 도 1 구조물에서 사용되는 바디 웨이퍼를 형성하기 위한 공정을 연속 단면도로 도시한다.
도 3A 내지 3D는 도 1 구조물에서 사용되는 핸들 웨이퍼를 형성하기 위한 공정을 연속 단면도로 도시한다.
도 4A 내지 4E는 도 1 실시예를 형성하기 위한 공정을 연속 단면도로 도시한다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 실시될 수 있는 특정
실시예를 예시로서 나타난 첨부된 도면들이 참조된다. 이들 실시예가 해당 분야의 통상의 기술자가 본 발명을 만들고 사용하기에 충분히 상세히 기재되며, 본 발명의 사상 및 범위 내에 구조적, 논리적, 또는 절차적 변경이 개시된 특정 실시예에 이뤄질 수 있음이 자명하다.
본 명세서에 기재된 실시예가 실리콘 온 절연체(SOI) 구조물을 제공하며, 우수한 방열을 유지하면서 에바네센트 결합에 의한 광학 손실을 방지하기 위해 제 1 지지 기판으로부터의 도파로의 코어의 충분한 광학 분리를 갖고 실리콘 온 절연체 상에 광 소자와 전자 회로 모두가 형성될 수 있다 광학 분리는 도파로 코어 아래에서 이를 따라 뻗어 있는 제 1 기판 내에 형성되는 얕은 트렌치 격리부(shallow trench isolation) 영역에 의해 제공된다. 제 1 기판이 도파로와 전기 회로가 형성될 BOX 절연체 및 실리콘을 갖는 제 2 기판과 접합될 때, 상기 얕은 트렌치 격리부가 제 2 기판 내 도파로가 형성될 곳 아래의 영역에서 정렬된다. 따라서 얇은 BOX를 갖는 실리콘-온-절연체(SOI) 구조물이 형성될 수 있고, 이때 열을 더 잘 방출할 수 있는 지지 제 1 기판을 제공하면서 광 격리 구조물이 필요한 영역에 더 집중된다.
도 1은 바디 웨이퍼(body wafer)(106)의 일부분인 제 2 기판에 접합되는 지지 반도체 물질, 가령, 지지 실리콘(111)으로 형성된 핸들 웨이퍼(handle wafer)(112)의 일부분인 제 1 기판을 포함하는 실리콘-온-절연체 구조물의 하나의 실시예를 도시한다. 상기 바디 웨이퍼(106)는 매립 옥사이드 BOX 층(103) 위의 실리콘 영역(101a)(도 4B)을 포함한다. 상기 실리콘 영역(101a)은 도 1에서 실리콘 도파로 코어(107) 및 또 다른 광 소자가 형성될 수 있는 실리콘 광소자 영역(silicon photonics area)(102)과 전자 회로, 가령, MOSFET 트랜지스터(125)가 형성될 수 있는 실리콘 CMOS 영역(104)으로 분할되는 것으로 나타난다. 상기 핸들 웨이퍼(112)는 지지 실리콘(111) 내에 형성되고 유전 물질(dielectric material)(115)로 채워지는 트렌치(113)를 포함하는 얕은 트렌치 격리부(STI) 영역을 포함한다. 상기 얕은 트렌치 격리부는 바디 웨이퍼(106) 상에서 형성되는 실리콘 도파로 코어(107)와 핸들 웨이퍼(112) 내 지지 실리콘(111) 간 광학 결합을 방지하기에 충분하다.
BOX(103)의 두께와 채워진 트렌치의 두께가 적어도 1000㎚이도록 채워진
트렌치(113)의 두께가 정해진다. 예를 들어, BOX(103) 두께가 200㎚인 경우, 트렌치(113) 두께는 800㎚ 초과, 가령, 약 800㎚ 내지 약 1200㎚이다. 트렌치가 도파로 코어(107)의 어느 한 측부 너머까지 적어도 1 마이크론, 및 일반적으로 1 내지 1.3 마이크론의 거리 d만큼 뻗어 있도록, 채워진 트렌치는 도파로 코어(107)의 폭 Wwg보다 넓은 폭 Wt를 가진다. 채워진 트렌치(113)는 도파로 코어(107) 아래에서 이의 길이를 따라 뻗어 있다.
상기 도파로 코어(107)는 실리콘으로 형성되며 실리콘 코어보다 훨씬 작은 굴절률을 갖는 클래딩에 의해 감싸진다. 상기 클래딩은 얇게 만들어질 수 있는, 가령, 200㎚ 이하로 만들어질 수 있는 매립 옥사이드 BOX(103)에 의해 부분적으로 형성된다. 얇은 BOX(103)는, 그 자체로는, 핸들 웨이퍼의 지지 실리콘(111)으로부터의 실리콘 도파로 코어(107)의 충분한 광학 분리를 제공할 수 없다. 도 1에 도시된 바와 같이, 얕은 트렌치 격리부 영역의 트렌치(113)는 실리콘 도파로 코어(107) 아래에서 정렬되고 핸들 웨이퍼(112)의 지지 실리콘(111)으로부터의 도파로 코어(107)의 필요한 광학 분리를 제공한다. 도파로 코어(107) 주변의 클래딩은, 아래 놓인 BOX(103), 도파로 코어(107)의 측부 상에 제공된 유전체(121), 및 하부 층 및 중간 층 유전체 구조물(127)의 일부로서 제공된 유전체(130)에 의해 제공된다. BOX(103)용으로 사용될 수 있는 물질, 유전체(121) 및 중간층 유전체 구조물(127) 내 유전체(130)가 실리콘 다이옥사이드이지만, 실리콘의 굴절률보다 낮은 굴절률을 갖는 다른 유전 물질도 사용될 수 있다.
도 1은 MOSFET(125)에 의해 나타내어지는 전자 소자를 포함하는 회로 영역(109)을 갖고, 거기에 형성된 게이트 구조물(124) 및 소스 및 드레인 영역(128)을 갖는 CMOS 회로 영역(104)을 도시한다. 도 1은 또한 핸들 웨이퍼(112)를 도파로 코어(107) 및 전자 회로(109) 영역을 포함하는 바디 웨이퍼(106)로 본딩하도록 제공될 수 있는 비정질 실리콘 본딩 물질(117)을 도시한다. 이하에서 더 상세히 기재될 바와 같이, 핸들 웨이퍼(112)와 도파로 코어(107) 및 전자 회로(109) 영역을 포함하는 바디 웨이퍼(106) 간 충분한 본딩 강도가 그 밖의 다른 방식으로 존재하는 경우, 이 본딩 물질(117)은 생략될 수 있다. 비정질 실리콘 본딩 물질(117)이 제공되는 경우, 전자 전류 형성을 위한 차후 CMOS 공정 중에 비정질 형태에서 결정질 형태로 변화될 수 있다.
도 2-4는 도 1에 나타난 구조물을 제조하는 예시적 방법의 다양한 스테이지를 도시한다. 도 2A-2B는 바디 웨이퍼(106)를 형성하는 예시적 공정을 도시하며 도 3A-3D는 핸들 웨이퍼(112)를 형성하는 예시적 공정을 도시한다.
도 2A는 완성된 실리콘-온-절연체 구조물 내 매립 옥사이드(BOX)(103) 층을 형성할 옥사이드 물질(103), 가령, SiO2의 형성을 도시한다. 수소 원자가 바디 웨이퍼(106)로 주입되어 이하에서 더 상세히 언급되는 절단 라인(105)(도 2B)을 형성할 수 있다.
도 3A-3D를 참조하면, 핸들 웨이퍼(112)를 형성하기 위한 공정이 기재된다. 반도체, 가령, 지지 실리콘(111)(도 3A)은, 도 1에 도시된 완성된 구조물 내 도파로 코어(107) 아래에 위치할 위치에 형성되는 얕은 트렌치(113)(도 3B)를 가진다. 트렌치는 마스크를 관통 에칭하고, 유전 물질(115) 충전(도 3C)에 의해 형성되고, 그 후 예를 들어 CMP 공정에 의해 평탄처리되어, 완성된 지지 핸들(112)을 형성할 수 있다. 트렌치는 트렌치가 유전 물질로 채워지고 평탄처리될 때, 도파로 코어(107)가 핸들 웨이퍼(112)(도 1)의 지지 실리콘(111)으로부터 광학 분리되는 충분한 깊이까지 형성될 수 있다. 예를 들어, 300㎚의 폭 및 200㎚의 높이를 갖는 도파로 코어(107)의 경우, 감싸는 클래딩의 두께가 1um 이상이어야 한다. 따라서 BOX 층(103) 및 얕은 트렌치 내 유전체의 조합된 두께는 적어도 1um이어야 한다. 상기 BOX 층(103)이 가령 200㎚ 두께인 경우, 트렌치(113) 두께는 적어도 800㎚이어야 한다. 앞서 언급된 바와 같이, 이 두께에 대한 예시적 작업 범위는 약 800㎚ 내지 약 1200㎚이다. 핸들 웨이퍼(112)의 지지 실리콘(111)으로의 실리콘 코어 물질(107)의 에바네센트 결합을 감소시키기 위해, 트렌치가 코어 물질(107)의 굴절률보다 낮은 굴절률을 갖는 물질로 충전될 수 있다. 트렌치를 채우는 유전 물질(115)은 실리콘 다이옥사이드일 수 있다. BOX(103), 유전체(121)를 형성할 수 있고 트렌치(113)를 채울 수 있는 그 밖의 다른 유전 물질은 실리콘 니트라이드(굴절률 2.01) 및 TEOS(굴절률 1.44-1.46) 또는 진공을 포함한다. 상기 유전 물질(115)은 가령, 고밀도 플라스마 기상 증착 또는 플라스마 강화 화학 기상 증착에 의해 증착될 수 있다.
얇은 본딩 물질(117), 가령, 비정질 실리콘이 핸들 웨이퍼(112)에 도포되어 바디 웨이퍼(106)로의 이의 본딩을 촉진시킬 수 있다. 대안적으로, 본딩 물질(117)은 바디 웨이퍼(106) 상의 BOX 층(103)과 본딩될 수 있는 실리콘 다이옥사이드로 형성될 수 있다. 2개의 웨이퍼를 함께 본딩하기 위한 그 밖의 다른 공지된 경계부 물질이 또한 사용될 수 있다. 대안적으로, 본딩 공정 동안 충분한 온도와 압력이 사용되는 경우 본딩 물질(117)은 생략될 수 있다. 비정질 실리콘의 본딩 물질(117)이 사용되는 경우, 이는 이 층으로의 도파로 코어(107) 내 광학 신호의 에바네센트 결합을 피하기에 충분히 얇아야 할 것이다. 약 1.2um 내지 약 1.55um의 범위의 파장을 갖는 싱글 모드 광학 신호 파장이 도파로 코어(107) 내에서 전파되는 경우, 30E-9m 미만의 두께가 비정질 실리콘 본딩 물질(117)로의 광학 결합을 방지하기에 충분하다. 제공되는 경우, 본딩 물질(117)은, 대안예로서, 바디 웨이퍼(106)의 BOX 층(103)에, 또는 바디 웨이퍼(106)의 BOX 층(103)과 핸들 웨이퍼(112) 모두에 도포될 수 있다.
도 4A 내지 4E는 핸들 웨이퍼(112)에 바디 웨이퍼(106)를 본딩시킴으로써 실리콘-온-절연체 기판을 형성하기 위한 공정을 도시한다. 상기 바디 웨이퍼(106)는 뒤집히고 BOX 층(103)은 유전체가 채워진 트렌치(113)를 포함하는 핸들 웨이퍼(112)의 상부 표면(160)에 부착된다. 바디 웨이퍼(106)와 핸들 웨이퍼(112)를 함께 본딩하기 전에 이들을 정렬하기 위해 종래의 웨이퍼 정렬 기법이 사용될 수 있다. 언급된 바와 같이, 본딩 층(117)은 본딩을 촉진시키기 위해 사용될 수 있지만, 본딩 조건이 그 밖의 다른 방식으로 바디 웨이퍼(106)와 핸들 웨이퍼(112)의 상부 표면(160) 간에 우수한 본딩을 형성하기에 충분한 경우 생략될 수 있다. 공지된 또 다른 웨이퍼 본딩 기법 및 물질이 또한 사용될 수 있다.
바디 웨이퍼(106)가 핸들 웨이퍼(112)에 본딩된 후, 수소 주입된 절단 라인(105)을 따르는 반도체(101)의 일부분(101b)(도 4B)이 알려진 절단 공정에 의해 제거되어, 소자 형성을 위한 더 얇은 반도체 물질(101a)이 남겨진다. 그 후 바디 웨이퍼(106)의 제거된 웨이퍼 부분(101b)은 또 다른 SOI 기판을 구성하기 위한 바디 웨이퍼(106)로서 재활용 및 사용될 수 있다. 기재된 절단 공정의 대안으로서, 반도체(101)는 수소가 도 2B에 도시된 절단 라인(105)에 주입되게 할 필요가 없으며, 대신, 그 밖의 다른 종래의 공정, 가령, CMP 또는 연삭에 의해 바디 웨이퍼(106) 내 반도체(101)가 얇아질 수 있다. 반도체(101a)는 광 소자, 가령, 핸들 웨이퍼(112) 내 STI 트렌치(113) 위에 배치되고 이와 정렬되는 도파로 코어(107)의 형성을 위한 영역 내로 패터닝될 수 있다. 또한 반도체(101a)는 전자 회로 소자, 가령, MOSFET 트랜지스터(125) 및 그 밖의 다른 전자 소자의 구성을 위한 하나 이상의 영역(109)을 제공하도록 패터닝될 수 있다. 따라서 도 4C에 도시된 바와 같이, 실리콘-온-절연체 구조물이 영역들, 점선으로 도시된 바와 같이, 광소자 영역(102) 및 전자 회로 영역(104)로 나뉠 수 있으며, STI 트렌치(113)가 도파로 코어(107) 아래에 제공된다.
도 4D에 추가로 도시된 바와 같이, 그 후, 유전 물질(121), 가령, 실리콘 다이옥사이드가 도포되고 평탄처리되어 실리콘 도파로 코어(107)가 3개의 측부 상에서 BOX(103) 및 유전 물질(121)을 포함하는 클래딩 물질, 가령, 실리콘 다이옥사이드로 감싸진다. 그 후 도파로(107) 및 상기 도파로(107)와 연관된 광소자, 및 전자 회로 영역(109) 내 전자 소자를 형성하기 위해 추가 공정이 실시될 수 있다. 도 1 및 도 4E에 도시된 바와 같이, 게이트 구조물(124) 및 소스/드레인 영역(128)을 갖는 MOSFET(125)이 전자 회로 및 영역(109) 내에 제조될 수 있는 소자를 대표하는 것으로 도시된다. 광 소자, 가령, 도파로 코어(107) 및 전자 회로(125)가 구성된 후, 그리고 도 4E에 더 도시된 바와 같이, 실리콘-온- 절연 기판이 다층 층간 유전체(ILD) 구조물(127)의 제 1 유전체(130)로 덮인다. 또한 ILD 구조물(127)의 제 1 유전체(130)가, 가령, 실리콘 다이옥사이드, 또는 도파로 코어(107)에 대해 상부 클래딩으로서 역할하는 그 밖의 다른 유전 물질로 형성될 수 있다. 그 후 층간 유전체 구조물(127)의 몇 개의 금속화부 및 유전체 층을 통해 도파로(107)와 연관된 소자 및 전자 회로로의 다양한 전기적 인터커넥션이 이뤄진다.
다양한 실시예가 본 명세서에 기재되었지만, 본 발명의 사상 또는 범위 내에서 다양한 변경이 이뤄질 수 있기 때문에, 본 발명은 이들 실시예에 의해 한정되지 않는다. 따라서 본 발명은 개시된 실시예에 의해 한정되지 않으며 이하의 특허청구범위에 의해서만 한정된다.

Claims (34)

  1. 집적 구조물을 형성하는 방법으로서, 상기 방법은 제 1 기판의 상면 내에 트렌치 격리 영역(isolation region)을 형성하는 단계, - 상기 트렌치 격리 영역은 제 1 굴절률을 가지는 유전체 물질을 포함함 -
    제 2 기판 상에 광소자 영역(photonics area)을 형성하는 단계,
    상기 제 1 기판의 상면이 상기 제 2 기판을 마주보고, 상기 트렌치 격리 영역이 상기 광소자 영역과 정렬되도록 제 1 기판과 제 2 기판을 함께 본딩하는 단계, 및
    도파로를 상기 광소자 영역에 형성하는 단계 - 상기 도파로는 상기 제 1 굴절률보다 큰 제 2 굴절률을 갖는 물질로 형성된 코어를 포함함 -
    를 포함하는, 집적 구조물을 형성하는 방법.
  2. 제1항에 있어서, 상기 제 1 기판 및 제 2 기판 각각은 실리콘 기판을 포함하고, 상기 광소자 영역은 실리콘 광소자 영역인, 집적 구조물을 형성하는 방법.
  3. 제2항에 있어서, 상기 본딩된 기판의 실리콘 광소자 영역 내에 도파로를 형성하는 단계, - 상기 도파로는 도파로 코어와 클래딩을 포함하며, 상기 도파로 코어는 상기 본딩된 기판의 상기 트렌치 격리 영역과 정렬됨 -
    를 더 포함하는, 집적 구조물을 형성하는 방법.
  4. 제3항에 있어서, 상기 제 1 기판과 제 2 기판이 함께 본딩된 후, 상기 도파로가 형성되는, 집적 구조물을 형성하는 방법.
  5. 삭제
  6. 제1항에 있어서, BOX를 실리콘 광소자 영역 아래에서 상기 제 2 기판의 일부로서 형성하는 단계 - BOX와 트렌치 격리부 영역의 조합된 두께가 적어도 1um임 - 를 더 포함하는, 집적 구조물을 형성하는 방법.
  7. 제6항에 있어서, 상기 BOX의 두께는 200㎚ 이하인, 집적 구조물을 형성하는 방법.
  8. 제6항에 있어서, 트렌치 격리부 영역의 두께는 800㎚ 내지 1200㎚인, 집적 구조물을 형성하는 방법.
  9. 제3항에 있어서, 상기 도파로 코어를 감싸도록 클래딩 영역을 형성하는 단계 - 상기 클래딩 영역은 도파로 아래에 위치하는 제 2 기판 상의 제 1 유전체에 의해 적어도 부분적으로 형성됨 - 를 더 포함하는, 집적 구조물을 형성하는 방법.
  10. 제9항에 있어서, 상기 도파로 코어는 실리콘으로 형성되고 상기 제 1 유전체는 옥사이드를 포함하는, 집적 구조물을 형성하는 방법.
  11. 제10항에 있어서, 상기 제 1 유전체가 실리콘 다이옥사이드를 포함하는, 집적 구조물을 형성하는 방법.
  12. 제9항에 있어서, 상기 클래딩 영역은 상기 도파로의 측부 상의 제 2 유전체를 더 포함하는, 집적 구조물을 형성하는 방법.
  13. 제10항에 있어서, 상기 제 1 유전체와 제 2 유전체는 실리콘 다이옥사이드를 포함하는, 집적 구조물을 형성하는 방법.
  14. 제2항에 있어서, 본딩하는 단계는 제 1 기판 및 제 2 기판 중 적어도 하나 상에 비정질 실리콘을 형성하는 단계 및 비정질 실리콘이 제 1 기판을 제 2 기판에 본딩하도록 본딩 물질로서 기능하도록 기판들을 함께 압착(press)시키는 단계를 더 포함하는, 집적 구조물을 형성하는 방법.
  15. 제2항에 있어서, 상기 제 2 기판은 절연체를 더 포함하고, 제 1 기판과 제 2 기판의 본딩은 매립 절연체를 갖는 실리콘-온-절연체 구조물을 형성하는, 집적구조물을 형성하는 방법.
  16. 제2항에 있어서, 상기 제 2 기판은 실리콘에 인접한 유전 물질을 더 포함하고, 상기 방법은 도파로가 형성되기 전에 상기 제 2 기판을 박막화하는 단계를 더 포함하는, 집적 구조물을 형성하는 방법.
  17. 제16항에 있어서, 절단 라인을 형성하기 위해 도펀트(dopant)를 주입하고, 실리콘의 일부분을 제거하기 위해 상기 절단 라인을 따라 절단함으로써 상기 제 2 기판의 실리콘이 박막화되는, 집적 구조물을 형성하는 방법.
  18. 제17항에 있어서, 또 다른 집적 구조물에 기판으로서 사용되도록 상기 제 2 기판의 실리콘의 제거된 일부분을 재활용하는 단계를 더 포함하는, 집적 구조물을 형성하는 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제1항에 있어서, 상기 제 1 기판 및 제 2 기판은 반도체 물질을 포함하며, 광소자 영역이 상기 제 2 기판의 반도체 물질로 형성되며, 상기 제 2 기판 상에 광소자 영역을 형성하는 단계는 제 2 기판의 반도체 물질을 이용해 상기 도파로 코어를 형성하는 단계를 더 포함하는, 집적 구조물을 형성하는 방법.
  23. 제22항에 있어서, 상기 반도체 물질은 실리콘을 포함하는, 집적 구조물을 형성하는 방법.
  24. 제1항에 있어서, 상기 제 2 기판 상에 광소자 영역을 형성하는 단계는, 회로 요소 영역을 상기 제 2 기판 상에 형성하는 단계를 더 포함하는, 집적 구조물을 형성하는 방법.
  25. 집적 구조물로서,
    상면에 트렌치 격리부 영역이 형성된 제 1 기판 - 상기 트렌치 격리부 영역은 제 1 굴절률을 갖는 유전 물질로 채워짐 - , 및
    상기 제 1 기판에 부착되고 상기 제 1 기판과 면하는 유전 물질 및 상기 유전 물질 위에서 반도체 물질로 형성된 코어를 가지는 도파로를 포함하는 제 2 기판 - 도파로 코어는 제 1 굴절률보다 큰 제 2 굴절률을 갖는 물질로 형성되고 트렌치 격리부 영역 위에 위치함 - 을 포함하는, 집적 구조물.
  26. 제25항에 있어서, 상기 트렌치 격리부 영역은 상기 트렌치 내에 실리콘 다이옥사이드를 포함하는, 집적 구조물.
  27. 제25항에 있어서, 상기 제 2 기판에 면하는 유전 물질과 트렌치 격리부 영역의 조합된 두께가 적어도 1000㎚인, 집적 구조물.
  28. 제25항에 있어서, 상기 제 1 기판과 제 2 기판은 실리콘을 포함하는, 집적 구조물.
  29. 제25항에 있어서, 상기 도파로는 클래딩 영역(cladding region)에 의해 감싸지는 상기 코어를 포함하고, 상기 클래딩 영역은 제 2 기판 상의 유전 물질에 의해 적어도 부분적으로 형성되는, 집적 구조물.
  30. 제29항에 있어서, 상기 코어는 실리콘을 포함하고 상기 클래딩 영역은 실리콘 다이옥사이드를 포함하는, 집적 구조물.
  31. 제25항에 있어서, 전자 회로 요소가 형성되는 제 2 기판의 반도체 물질의 영역을 더 포함하는, 집적 구조물.
  32. 제25항에 있어서, 부착된 제 1 기판 및 제 2 기판이 실리콘-온-절연체 구조물을 형성하는, 집적 구조물.
  33. 제23항에 있어서, 상기 제 2 기판의 반도체 물질 위의 유전 물질을 더 포함하는, 집적 구조물을 형성하는 방법.
  34. 제33항에 있어서, 상기 제 2 기판의 반도체 물질 위의 유전 물질은 층간 유전체 구조물(interlayer dielectric structure)의 일부분인, 집적 구조물을 형성하는 방법.
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