JP6119674B2 - 駆動回路及び半導体装置 - Google Patents

Description

本発明は、駆動回路及び半導体装置に関する。

従来、ＩＧＢＴのゲートに定電流を流す動作をしてからゲートの電圧を一定にする電子装置が知られている（例えば、特許文献１を参照）。この電子装置は、駆動用電源回路と定電流源とスイッチとを、ゲートと電源との間に直列に備えている。

特開２０１２−１５７２２３号公報

ＩＧＢＴ等のトランジスタがスイッチングする時の動作スピードをある程度確保するためには、トランジスタのゲートに多くの電流を流せる構成（大きな電流能力を有する構成）がゲートと電源との間に必要である。しかしながら、上述の電子装置では、ゲートと電源との間に存在する各部品（駆動用電源回路と定電流源とスイッチ）が大電流に耐えられるようにそれらの各部品のサイズを大きくする必要があるため、ゲートと電源との間の回路規模が大きくなる。

そこで、ゲートと電源との間が大きな電流能力を有する簡素な構成で、ゲートに定電流を流す動作をしてからゲートの電圧を一定にできる、駆動回路及び半導体装置の提供を目的とする。

一つの案では、
ゲート駆動ノードと、
電源電圧が入力される電源ノードと、
前記ゲート駆動ノードと前記電源ノードとの間に接続され、前記ゲート駆動ノードに電流を流す出力トランジスタと、
前記出力トランジスタとカレントミラーを構成し、サイズが前記出力トランジスタよりも小さな入力トランジスタと、
前記ゲート駆動ノードの電圧に応じて入力される電圧と前記電源ノードの電圧よりも低い定電圧との電位差に応じた制御電圧を出力する第１のオペアンプと、
前記第１のオペアンプの出力が入力される制御電極を有し、前記入力トランジスタに直列に接続される制御トランジスタと、
前記制御トランジスタに直列に接続される定電流源とを備え、
前記定電流源は、
前記入力トランジスタとカレントミラーを構成する調整トランジスタと、
前記調整トランジスタの出力電極に前記ゲート駆動ノードの電圧と同じ電圧を生成する電圧生成回路と、
前記出力電極を流れる出力電流が一定になるように第１の定電流を生成する電流生成回路とを有し、
前記電圧生成回路は、
前記ゲート駆動ノードにゲートが接続される第１のトランジスタと、
前記第１のトランジスタのドレイン−ソース間に第２の定電流を流す定電流回路と、
前記第１のトランジスタのソースにゲートが接続され、前記出力電極にソースが接続される第２のトランジスタとを有し、
前記電流生成回路は、前記出力電流に応じて入力される電圧と前記電源ノードの電圧よりも低い一定の基準電圧との電位差に応じて、前記第１の定電流を生成する第２のオペアンプを有する、駆動回路が提供される。

一態様によれば、ゲートと電源との間で大電流が流れる部品を最小限にできるため、ゲートと電源との間の回路規模を小さくできる。よって、ゲートと電源との間が大きな電流能力を有する簡素な構成で、ゲートに定電流を流す動作をしてからゲートの電圧を一定にできる。

駆動回路及び半導体装置の一例を示す構成図である。 駆動回路及び半導体装置の動作の一例を示すタイミングチャートである。 制御トランジスタの動作波形の一例を示す図である。 駆動回路及び半導体装置の一例を示す構成図である。 駆動回路及び半導体装置の動作の一例を示すタイミングチャートである。 駆動回路及び半導体装置の一例を示す構成図である。 出力トランジスタの電流特性の一例を示す図である。 駆動回路及び半導体装置の動作の一例を示すタイミングチャートである。 駆動回路及び半導体装置の一例を示す構成図である。 駆動回路及び半導体装置の動作の一例を示すタイミングチャートである。 駆動回路及び半導体装置の一例を示す構成図である。 駆動回路及び半導体装置の一例を示す構成図である。

以下、本発明の実施形態を図面に従って説明する。

図１は、駆動回路１及び半導体装置４１の一例を示す構成図である。半導体装置４１は、駆動回路１とトランジスタＳ１とを備える半導体装置の一例であり、例えば、トランジスタＳ１をオンオフ駆動する駆動装置である。駆動回路１は、トランジスタＳ１のゲートＧを駆動する駆動回路の一例であり、トランジスタＳ１のゲートＧに接続されるゲート駆動ノード１３を備える。駆動回路１は、ゲート駆動ノード１３と、電源ノード１１と、出力トランジスタＳ２と、入力トランジスタＳ３と、オペアンプＡＭＰ１と、定電流源２１と、制御トランジスタＳ４とを備える。

ゲート駆動ノード１３は、トランジスタＳ１のゲートＧの接続が可能なノードである。電源ノード１１は、電源電圧ＶＣＣの入力が可能なノードである。

出力トランジスタＳ２は、ゲート駆動ノード１３と電源ノード１１との間に接続され、ゲート駆動ノード１３にゲート電流Ｉｇを流すスイッチング素子である。入力トランジスタＳ３は、出力トランジスタＳ２とカレントミラーを構成し、サイズが出力トランジスタＳ２よりも小さなスイッチング素子である。

オペアンプＡＭＰ１は、ゲート駆動ノード１３の電圧に応じて入力される電圧と電源ノード１１の電源電圧ＶＣＣよりも低い定電圧Ｖｒｅｆ１との電位差ΔＶに応じた制御電圧Ｖａを出力する。図１の場合、ゲート駆動ノード１３の電圧と、ゲート駆動ノード１３の電圧に応じて入力される電圧とは、互いに同じ電圧であり、トランジスタＳ１のゲートＧに印加されるゲート電圧Ｖｇｅと等しい電圧である。

定電流源２１は、定電流Ｉｒｅｆ１を生成する。制御トランジスタＳ４は、入力トランジスタＳ３に流れる電流Ｉ３を制御電圧Ｖａに応じて定電流Ｉｒｅｆ１以下に制御するスイッチング素子である。

図２は、駆動回路１及び半導体装置４１の動作の一例を示すタイミングチャートである。図３は、制御トランジスタＳ４の動作波形の一例を示す図であり、制御トランジスタＳ４のゲート−ソース間の電圧Ｖｇｓと制御トランジスタＳ４のドレイン−ソース間に流れる電流Ｉｄｓとの関係を示す。次に、図１に示される駆動回路１及び半導体装置４１の動作の一例を、図２，３を参照して説明する。

トランジスタＳ１がオフからオンに切り替わった直後のターンオン期間ｔ１−ｔ２では、駆動回路１は、ゲート駆動ノード１３に一定のゲート電流Ｉｇを流す定電流動作をする。

例えば、トランジスタＳ１がオフからオンに切り替わった直後では、ゲート電圧Ｖｇｅは比較的低い電圧であるため、ゲート電圧Ｖｇｅに応じてオペアンプＡＭＰ１の反転入力端子−に入力される電圧（図１の場合、ゲート電圧Ｖｇｅに等しい電圧）は、定電圧Ｖｒｅｆ１よりも十分低い。よって、ゲート電圧Ｖｇｅと定電圧Ｖｒｅｆ１との電位差ΔＶは大きいので、オペアンプＡＭＰ１から出力される制御電圧Ｖａは高くなる。制御電圧Ｖａが高くなることで制御トランジスタＳ４のゲート−ソース間の電圧Ｖｇｓが制御トランジスタＳ４の閾値電圧Ｖｔｈ（図３参照）よりも高くなることによって、制御トランジスタＳ４はオン状態となる。

制御トランジスタＳ４がオンすることにより制御トランジスタＳ４に流れる電流Ｉｄｓは、定電流源２１によって生成される定電流Ｉｒｅｆ１によって決定される。つまり、制御トランジスタＳ４は、制御電圧Ｖａに応じて定電流Ｉｒｅｆ１を上限に電流Ｉｄｓを制御する。よって、ターンオン期間ｔ１−ｔ２では、電流値が定電流Ｉｒｅｆ１と同じ電流Ｉｄｓが制御トランジスタＳ４に流れる。また、入力トランジスタＳ３のドレイン−ソース間に流れる電流Ｉ３は、制御トランジスタＳ４のドレイン−ソース間に流れる電流Ｉｄｓと等しいので、ターンオン期間ｔ１−ｔ２では、制御トランジスタＳ４と同じ電流（すなわち、定電流Ｉｒｅｆ１）が入力トランジスタＳ３のドレイン−ソース間にも流れる。

入力トランジスタＳ３と出力トランジスタＳ２は、カレントミラーを構成し、入力トランジスタＳ３のサイズは、出力トランジスタＳ２のサイズよりも小さい。トランジスタのサイズは、トランジスタのチャネル幅Ｗとトランジスタのチャネル長Ｌとの比（Ｗ／Ｌ）で決まる。したがって、入力トランジスタＳ３のサイズが、出力トランジスタＳ２のサイズのｎ分の１であれば（ｎは正の実数）、出力トランジスタＳ２から出力されるゲート電流Ｉｇは、定電流Ｉｒｅｆ１の電流値をｎ倍した一定の電流値で、トランジスタＳ１のゲートＧに供給される。つまり、出力トランジスタＳ２は、この一定のゲート電流Ｉｇ（＝ｎ×Ｉｒｅｆ１）でトランジスタＳ１のゲートＧを充電する。

トランジスタＳ１のゲートＧが一定のゲート電流Ｉｇで充電され始めると、ゲート電圧Ｖｇｅは上昇する。ゲート電圧ＶｇｅはオペアンプＡＭＰ１の反転入力端子−にフィードバック入力されるので、ゲート電圧Ｖｇｅが上昇するにつれて、反転入力端子−に入力される電圧も定電圧Ｖｒｅｆ１に近づく。

反転入力端子−に入力される電圧が定電圧Ｖｒｅｆ１にほぼ等しくなるまで上昇すると（電位差ΔＶがほぼ零になるまで上昇すると）、制御電圧Ｖａは定電流動作時の電圧から低下し始める。制御電圧Ｖａの低下により制御トランジスタＳ４のゲート−ソース間の電圧Ｖｇｓも低下するので、オン状態の制御トランジスタＳ４に流れる電流Ｉｄｓは定電流Ｉｒｅｆ１よりも低下する（図３参照）。電流Ｉｄｓの低下に伴って、電流Ｉ３及びゲート電流Ｉｇも低下する。つまり、出力トランジスタＳ２は、オペアンプＡＭＰ１の反転入力端子−に入力される電圧（図１の場合、ゲート電圧Ｖｇｅ）が定電圧Ｖｒｅｆ１を超えないようなゲート電流ＩｇをトランジスタＳ１のゲートＧに供給する。

オペアンプＡＭＰ１は、ゲート電流Ｉｇの低下によってゲート電圧Ｖｇｅが低下しようとしても、定電圧Ｖｒｅｆ１と反転入力端子−に入力される電圧とが等しくなるように制御電圧Ｖａを調整する。つまり、ゲート電流Ｉｇが低下し始める図２のタイミングｔ２以降では、ゲート電圧Ｖｇｅが定電圧Ｖｒｅｆ１に等しくなるように、オペアンプＡＭＰ１が動作する。

このように、駆動回路１又は半導体装置４１によれば、電源ノード１１とゲート駆動ノード１３との間の構成が、定電流Ｉｒｅｆ１のｎ倍のゲート電流Ｉｇを流す出力トランジスタＳ２だけである。また、トランジスタＳ１のゲートＧに一定のゲート電流Ｉｇ（＝ｎ×Ｉｒｅｆ１）を流してからゲート電圧Ｖｇｅを定電圧Ｖｒｅｆ１にすることができる。つまり、駆動回路１又は半導体装置４１によれば、電源電圧ＶＣＣを出力する電源とトランジスタＳ１のゲートＧとの間を大きな電流能力を有する簡素な構成で、ゲートＧに定電流を流す動作をしてからゲートＧの電圧を一定にできる。

ゲートＧに定電流を流す動作をしてからゲートＧの電圧を一定にすることで、例えば、ターンオン中のトランジスタＳ１が強制的にオフされても、トランジスタＳ１において発生するサージ電圧の上昇と損失の増加の両方を抑制することができる。

次に、図１の構成について、より詳細に説明する。

半導体装置４１は、例えば、トランジスタＳ１をオンオフ駆動することによって、トランジスタＳ１のコレクタＣ又はエミッタＥに接続される誘導性の負荷（例えば、インダクタ、モータなど）を駆動する手段を備えた半導体回路である。

半導体装置４１が単数又は複数使用される装置として、例えば、トランジスタＳ１のオンオフ駆動によって電力を入出力間で変換する電力変換装置が挙げられる。電力変換装置の具体例として、直流電力を昇圧又は降圧するコンバータ、直流電力と交流電力との間で電力変換するインバータなどが挙げられる。

トランジスタＳ１は、例えば、ゲートＧとコレクタＣとエミッタＥとを有するＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ゲートＧは、駆動回路１のゲート駆動ノード１３に接続される制御端子である。コレクタＣは、ダイオードＤ１のカソードに接続される第１の主端子である。エミッタＥは、ダイオードＤ１のアノードに接続される第２の主端子である。

駆動回路１は、例えば、集積化されたＩＣチップである。駆動回路１とトランジスタＳ１は、同一の基板に設けられてもよいし、別々の基板に設けられてもよい。

駆動回路１は、駆動信号に従って、トランジスタＳ１をオンオフする。駆動信号は、トランジスタＳ１のオンオフを指令する指令信号であり、駆動回路１又は半導体装置４１よりも上位のマイクロコンピュータ等の外部装置から供給される信号（例えば、パルス幅変調信号）である。

駆動回路１は、出力トランジスタＳ２をオフさせるスイッチＳ５を備えてもよい。スイッチＳ５は、制御トランジスタＳ４の制御電極の電圧を制御トランジスタＳ４の閾値電圧Ｖｔｈ未満にすることで、制御トランジスタＳ４をオフさせるスイッチング素子である。制御トランジスタＳ４がオフことにより、制御トランジスタＳ４には電流Ｉｄｓが流れないため、入力トランジスタＳ３及び出力トランジスタＳ２もオフする。出力トランジスタＳ２がオフすることにより、ゲート電流Ｉｇ及び電源電圧ＶＣＣはトランジスタＳ１のゲートＧに出力されないので、トランジスタＳ１のオフが可能となる（図２のオフ期間ｔ０−ｔ１及び図３参照）。

スイッチＳ５は、例えば、トランジスタＳ１のオンを指令する駆動信号が入力されるときオフし、トランジスタＳ１のオフを指令する駆動信号が入力されるときオンするトランジスタである。スイッチＳ５がこのようにオンオフすることで、スイッチＳ５と入力トランジスタＳ３と出力トランジスタＳ２とトランジスタＳ１のそれぞれのオンオフを共通の駆動信号で同期させることができる。

スイッチＳ５は、例えば、制御トランジスタＳ４の制御電極とグランドノード１２との間に配置され、制御トランジスタＳ４の制御電極をグランドノード１２に接続することによって、制御トランジスタＳ４をオフさせる。

なお、駆動回路１は、トランジスタＳ１のオフを指令する駆動信号に従って、トランジスタＳ１のゲート電圧ＶｇｅをトランジスタＳ１の閾値電圧未満にするゲートオフ回路を備えてもよい。

ゲート駆動ノード１３は、例えば、トランジスタＳ１のゲートＧが接続されるゲート駆動端子である。電源ノード１１は、例えば、電源電圧ＶＣＣを出力する電源が接続される電源端子である。グランドノード１２は、例えば、グランド電位に接続されるグランド端子である。

出力トランジスタＳ２は、例えば、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。出力トランジスタＳ２は、例えば、入力トランジスタＳ３のゲートに接続されるゲートと、ゲート駆動ノード１３及びオペアンプＡＭＰ１の反転入力端子−及びゲート駆動ノード１３に接続されるドレインと、電源ノード１１に接続されるソースとを有する。

入力トランジスタＳ３は、例えば、出力トランジスタＳ２と同構造のＰチャネル型のＭＯＳＦＥＴであり、出力トランジスタＳ２と相似する特性（ゲート入力に対する出力特性）を有する。入力トランジスタＳ３は、例えば、入力トランジスタＳ３のドレインに接続されるゲートと、制御トランジスタＳ４のドレインに接続されるドレインと、電源ノード１１に接続されるソースとを有する。

制御トランジスタＳ４は、例えば、入力トランジスタＳ３に直列に接続されるＮチャネル型のＭＯＳＦＥＴであり、制御電圧Ｖａが入力されるゲート（制御電極）と、入力トランジスタＳ３のドレイン及びゲートに接続されるドレインと、定電流源２１の上流ノードに接続されるソースとを有する。

定電流源２１は、制御トランジスタＳ４に直列に接続され、入力トランジスタＳ３に制御トランジスタＳ４を介して直列に接続される。定電流源２１は、制御トランジスタＳ４とグランドノード１２との間に配置され、制御トランジスタＳ４のソースに接続される上流ノードと、グランドノード１２に接続される下流ノードとを有する。

オペアンプＡＭＰ１は、反転入力端子−と非反転入力端子＋との電位差である差動入力電圧に応じた制御電圧Ｖａを制御トランジスタＳ４の制御電極に出力する差動増幅器である。オペアンプＡＭＰ１は、ゲート駆動ノード１３に接続される反転入力端子−と、定電圧源３１に接続される非反転入力端子＋とを有している。定電圧源３１は、定電圧Ｖｒｅｆ１を生成する。

図４は、駆動回路２及び半導体装置４２の一例を示す構成図である。上述の実施形態と同様の構成及び効果についての説明は省略する。定電圧動作時のゲート電圧Ｖｇｅと定電圧Ｖｒｅｆ１は、図１では同じ電圧値であるが、同じ電圧値でなくてもよい。図４では、ゲート駆動ノード１３の電圧（図示の場合、ゲート電圧Ｖｇｅ）が抵抗で分圧された電圧が、オペアンプＡＭＰ１に入力される。

例えば、駆動回路２は、直列に接続された複数の抵抗がゲート駆動ノード１３とグランドノード１２との間に挿入される。抵抗Ｒ１と抵抗Ｒ２との接続点が、オペアンプＡＭＰ１の反転入力端子−に接続される。

図５は、駆動回路２及び半導体装置４２の動作の一例を示すタイミングチャートである。トランジスタＳ１のオフ期間ｔ０−ｔ１において、スイッチＳ５がオンすることにより、出力トランジスタＳ２がオフする点は、図１と同じである。トランジスタＳ１がオフからオンに切り替わった直後のターンオン期間ｔ１−ｔ２において、一定のゲート電流Ｉｇ（＝ｎ×Ｉｒｅｆ１）を流す動作をする点は、図１と同じである。

トランジスタＳ１のオン状態が安定するタイミングｔ２以降において、出力トランジスタＳ２は、オペアンプＡＭＰ１の反転入力端子−に入力される電圧（図４の場合、Ｖｇｅ×Ｒ２／（Ｒ１＋Ｒ２））が定電圧Ｖｒｅｆ１を超えないようなゲート電流ＩｇをトランジスタＳ１のゲートＧに供給する。このときのゲート電流Ｉｇの電流値は、一定である（Ｉｇ＝Ｖｒｅｆ１／Ｒ２）。

オペアンプＡＭＰ１は、ゲート電流Ｉｇの低下によってゲート電圧Ｖｇｅが低下しようとしても、定電圧Ｖｒｅｆ１と反転入力端子−に入力される電圧とが等しくなるように制御電圧Ｖａを調整する。つまり、ゲート電流Ｉｇが低下し始める図２のタイミングｔ２以降では、ゲート電圧Ｖｇｅが定電圧（Ｖｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ２）に等しくなるように、オペアンプＡＭＰ１が動作する。なお、定電圧動作時のゲート電圧Ｖｇｅは、「Ｖｇｅ＝Ｖｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ２＜ＶＣＣ」である。

このように、駆動回路２又は半導体装置４２は、ゲート駆動ノード１３の電圧が抵抗で分圧された電圧がオペアンプＡＭＰ１に入力される構成を有する。これにより、抵抗Ｒ１又は抵抗Ｒ２の抵抗値を調整することによって、定電圧動作時のゲート電圧Ｖｇｅを定電圧Ｖｒｅｆ１と異なる任意の電圧値に調整することが可能となる。

図６は、駆動回路３及び半導体装置４３の一例を示す構成図である。上述の実施形態と同様の構成及び効果についての説明は省略する。定電流Ｉｒｅｆ１を絞ることができる制御トランジスタＳ４は、Ｐチャネル型のＭＯＳＦＥＴ又はＰＮＰ型のバイポーラトランジスタでもよい。この場合、オペアンプＡＭＰ１は、ゲート駆動ノード１３に接続される非反転入力端子＋と、定電圧源３１に接続される反転入力端子−とを有している。

トランジスタＳ１がオフからオンに切り替わった直後では、ゲート電圧Ｖｇｅは比較的低い電圧であるため、ゲート電圧Ｖｇｅに応じてオペアンプＡＭＰ１の非反転入力端子＋に入力される電圧（図１の場合、ゲート電圧Ｖｇｅに等しい電圧）は、定電圧Ｖｒｅｆ１よりも十分低い。よって、ゲート電圧Ｖｇｅと定電圧Ｖｒｅｆ１との電位差ΔＶは大きいので、オペアンプＡＭＰ１から出力される制御電圧Ｖａは低くなる。制御電圧Ｖａが低くなることで制御トランジスタＳ４のゲート−ソース間の電圧Ｖｇｓが制御トランジスタＳ４の閾値電圧Ｖｔｈよりも高くなることによって、制御トランジスタＳ４はオン状態となる。

トランジスタＳ１のゲートＧが一定のゲート電流Ｉｇで充電され始めると、ゲート電圧Ｖｇｅは上昇する。ゲート電圧ＶｇｅはオペアンプＡＭＰ１の非反転入力端子＋にフィードバック入力されるので、ゲート電圧Ｖｇｅが上昇するにつれて、非反転入力端子＋に入力される電圧も定電圧Ｖｒｅｆ１に近づく。

非反転入力端子＋に入力される電圧が定電圧Ｖｒｅｆ１にほぼ等しくなるまで上昇すると（電位差ΔＶがほぼ零になるまで上昇すると）、制御電圧Ｖａは定電流動作時の電圧から上昇し始める。制御電圧Ｖａの上昇により制御トランジスタＳ４のゲート−ソース間の電圧Ｖｇｓは低下するので、オン状態の制御トランジスタＳ４に流れる電流Ｉｄｓは定電流Ｉｒｅｆ１よりも低下する（図３参照）。電流Ｉｄｓの低下に伴って、電流Ｉ３及びゲート電流Ｉｇも低下する。つまり、出力トランジスタＳ２は、オペアンプＡＭＰ１の非反転入力端子＋に入力される電圧（図６の場合、ゲート電圧Ｖｇｅ）が定電圧Ｖｒｅｆ１を超えないようなゲート電流ＩｇをトランジスタＳ１のゲートＧに供給する。

オペアンプＡＭＰ１は、ゲート電流Ｉｇの低下によってゲート電圧Ｖｇｅが低下しようとしても、定電圧Ｖｒｅｆ１と非反転入力端子＋に入力される電圧とが等しくなるように制御電圧Ｖａを調整する。つまり、ゲート電流Ｉｇが低下し始める図２のタイミングｔ２以降では、ゲート電圧Ｖｇｅが定電圧Ｖｒｅｆ１に等しくなるように、オペアンプＡＭＰ１が動作する。

図７は、出力トランジスタＳ２の電流特性の一例を示す図である。トランジスタＳ１のオン直後では、出力トランジスタＳ２のドレイン−ソース間の電圧Ｖｄｓは、電源電圧ＶＣＣにほぼ等しい。トランジスタＳ１のゲートＧがゲート電流Ｉｇで充電されるにつれて、ゲート電圧Ｖｇｅが上昇するので、出力トランジスタＳ２のドレイン−ソース間の電圧Ｖｄｓは減少する（Ｖｄｓ＝ＶＣＣ−Ｖｇｅ）。つまり、ゲート電流ＩｇによってトランジスタＳ１のゲート電圧Ｖｇｅが上昇するほど、出力トランジスタＳ２のドレイン−ソース間の電圧Ｖｄｓが低下するので、出力トランジスタＳ２から出力される電流Ｉｄｓは微減する（図７）。出力トランジスタＳ２から出力される電流Ｉｄｓの微減により、ゲート電流Ｉｇも微減する（図８のターンオン期間ｔ１−ｔ２参照）。

そこで、定電流動作時の一定のゲート電流Ｉｇの精度を向上させるため（つまり、一定のゲート電流Ｉｇの微減を防ぐため）、図９の駆動回路４は、出力トランジスタＳ２から出力されるゲート電流Ｉｇが一定になるように、フィードバック回路を備える。

図９は、駆動回路４及び半導体装置４４の一例を示す構成図である。上述の実施形態と同様の構成及び効果についての説明は省略する。定電流源２１は、調整トランジスタＳ６と、電圧生成回路５１と、電流生成回路５２とを有する。

調整トランジスタＳ６は、入力トランジスタＳ３とカレントミラーを構成するスイッチング素子である。調整トランジスタＳ６は、例えば、出力トランジスタＳ２と同構造のＰチャネル型のＭＯＳＦＥＴであり、出力トランジスタＳ２と相似する特性（ゲート入力に対する出力特性）を有する。また、調整トランジスタＳ６のサイズは、例えば、入力トランジスタＳ３のサイズと同じである。

電圧生成回路５１は、調整トランジスタＳ６のドレインＤ（出力電極）にゲート駆動ノード１３と同じ電圧を生成する手段の一例である。電圧生成回路５１は、例えば、第１のトランジスタＳ７と、定電流回路２２と、第２のトランジスタＳ８とを有するレベルシフト回路である。

第１のトランジスタＳ７は、例えば、Ｎチャネル型のＭＯＳＦＥＴであり、ゲート駆動ノード１３に接続されるゲートと、電源ノード１１に接続されるドレインと、定電流回路２２の上流ノードに接続されるソースとを有する。定電流回路２２は、第１のトランジスタＳ７のドレイン−ソース間に定電流Ｉｒｅｆ２を流す定電流源である。第２のトランジスタＳ８は、例えば、Ｐチャネル型のＭＯＳＦＥＴであり、第１のトランジスタＳ７のソースと定電流回路２２との接続点に接続されるゲートと、調整トランジスタＳ６のドレインＤに接続されるソースと、電流生成回路５２の入力点に接続されるドレインとを有する。電流生成回路５２の入力点は、図示の場合、抵抗Ｒ３とオペアンプＡＭＰ２の非反転入力端子＋との接続点である。

電流生成回路５２は、調整トランジスタＳ６のドレインＤを流れる出力電流（ドレイン電流Ｉ６）が所定の一定電流値になるように、定電流Ｉｒｅｆ１を生成する手段の一例である。電流生成回路５２は、例えば、オペアンプＡＭＰ２と、抵抗Ｒ３と、定電圧源３２とを有する。

オペアンプＡＭＰ２は、ドレイン電流Ｉ６に応じて入力される電圧Ｖ３と電源ノード１１の電源電圧ＶＣＣよりも低い一定の基準電圧Ｖｒｅｆ２との電位差に応じて、定電流Ｉｒｅｆ１を生成する差動増幅器である。電圧Ｖ３は、ドレイン電流Ｉ６が第２のトランジスタＳ８を介して抵抗Ｒ３に流れることにより、抵抗Ｒ３の両端に発生する電圧である。抵抗Ｒ３は、例えば、第２のトランジスタＳ８のドレインとグランドノード１２との間に接続される。基準電圧Ｖｒｅｆ２は、定電圧源３２によって生成される。

オペアンプＡＭＰ２は、抵抗Ｒ３とオペアンプＡＭＰ２の非反転入力端子＋との接続点に接続される非反転入力端子＋と、定電圧源３２に接続される反転入力端子−とを有している。したがって、オペアンプＡＭＰ２は、定電流Ｉｒｅｆ１（＝Ｖｅｒｅｆ２／Ｒ３）を出力できる。

第１のトランジスタＳ７のゲートは、ゲート駆動ノード１３に接続されている。したがって、第１のトランジスタＳ７のソース電圧は、トランジスタＳ１のゲート電圧Ｖｇｅから第１のトランジスタＳ７のゲート−ソース間の電圧Ｖｇｓを減じた電圧である。一方、第２のトランジスタＳ８のソース電圧は、第１のトランジスタＳ７のソース電圧に、第２のトランジスタＳ８のゲート−ソース間の電圧Ｖｇｓを加えた電圧である。第１のトランジスタＳ７と第２のトランジスタＳ８のそれぞれのゲート−ソース」間の電圧Ｖｇｓ（すなわち、閾値電圧）は互いに等しいため、調整トランジスタＳ６のドレインＤのドレイン電圧Ｖｄは、トランジスタＳ１のゲート電圧Ｖｇｅに等しくなる。言い換えれば、出力トランジスタＳ２のドレイン−ソース間の電圧Ｖｄｓと調整トランジスタＳ６のドレイン−ソース間の電圧Ｖｄｓとを等しくすることができる。

これにより、出力トランジスタＳ２のドレイン−ソース間に流れる電流ＩｄｓのＶｄｓ電圧依存性が、調整トランジスタＳ６にコピーされる。つまり、出力トランジスタＳ２から出力されるゲート電流Ｉｇが電圧Ｖｄｓに依存する特性と、調整トランジスタＳ６から出力されるドレイン電流Ｉ６が電圧Ｖｄｓに依存する特性とを揃えることができる。

したがって、ゲート電流Ｉｇが微減すると、ドレイン電流Ｉ６の微減により電圧Ｖ３も微減する。しかし、オペアンプＡＭＰ２は、電圧Ｖ３と一定の基準電圧Ｖｒｅｆ２とが一致するように、入力トランジスタＳ３に流れる電流Ｉ３を制御トランジスタＳ４を介して引き込む量を増やすので、出力トランジスタＳ２から出力されるゲート電流Ｉｇの微減が補償される。つまり、ゲート電流Ｉｇは一定に高精度に保たれる。

図１０は、駆動回路４及び半導体装置４４の動作の一例を示すタイミングチャートである。調整トランジスタＳ６のドレイン電圧Ｖｄは、トランジスタＳ１のゲート電圧Ｖｇｅと等しいので、トランジスタＳ１のゲートＧがゲート電流Ｉｇで充電される期間では、調整トランジスタＳ６のドレイン電圧Ｖｄも上昇する。よって、出力トランジスタＳ２と調整トランジスタＳ６の出力電流が電圧Ｖｄｓに依存する特性を揃えることができる。調整トランジスタＳ６の出力電流が一定になるように、オペアンプＡＭＰ２は定電流制御を行うので、出力トランジスタＳ２は、出力トランジスタＳ２のドレイン−ソース間の電圧Ｖｄｓに依存せずに、一定のゲート電流Ｉｇを出力できる。

図１１は、駆動回路５及び半導体装置４５の一例を示す構成図である。上述の実施形態と同様の構成及び効果についての説明は省略する。定電流源２１は、調整トランジスタＳ６と、電圧生成回路５３と、電流生成回路５２とを有する。図１１は、図９に対して、電圧生成回路の構成が異なる。

電圧生成回路５３は、調整トランジスタＳ６のドレインＤ（出力電極）にゲート駆動ノード１３と同じ電圧を生成する手段の一例であり、例えば、オペアンプＡＭＰ３と、トランジスタＳ９とを有する電圧フィードバック回路である。

オペアンプＡＭＰ３は、トランジスタＳ１のゲート電圧Ｖｇｅと調整トランジスタＳ６のドレイン電圧Ｖｄとの電位差に応じた出力電圧Ｖ６を出力する差動増幅器である。オペアンプＡＭＰ３は、ゲート駆動ノード１３に接続される非反転入力端子＋と、調整トランジスタＳ６のドレインＤに接続される反転入力端子−と、トランジスタＳ９の制御電極に接続される出力端子とを有する。

トランジスタＳ９は、例えば、Ｐチャネル型のＭＯＳＦＥＴであり、出力電圧Ｖ６が入力されるゲート（制御電極）と、調整トランジスタＳ６のドレインＤに接続されるソースと、電流生成回路５２の入力点に接続されるドレインとを有する。

図１１の駆動回路５又は半導体装置４５の定電流動作及び定電圧動作は、図９と同じである。したがって、定電流動作時に出力されるゲート電流Ｉｇの微減を防止できる。

図１２は、駆動回路６及び半導体装置４６の一例を示す構成図である。上述の実施形態と同様の構成及び効果についての説明は省略する。

駆動回路６は、出力トランジスタＳ２をオフさせるスイッチＳ５を備えている。スイッチＳ５は、入力トランジスタＳ３及び出力トランジスタＳ２のゲート（制御電極）の電圧を入力トランジスタＳ３及び出力トランジスタＳ２の閾値電圧Ｖｔｈ未満にすることで、入力トランジスタＳ３及び出力トランジスタＳ２をオフさせるスイッチング素子である。入力トランジスタＳ３及び出力トランジスタＳ２がオフすることにより、ゲート電流Ｉｇ及び電源電圧ＶＣＣはトランジスタＳ１のゲートＧに出力されないので、トランジスタＳ１のオフが可能となる（図２のオフ期間ｔ０−ｔ１及び図３参照）。

スイッチＳ５は、例えば、入力トランジスタＳ３及び出力トランジスタＳ２の制御電極と電源ノード１１との間に配置され、入力トランジスタＳ３及び出力トランジスタＳ２の制御電極を電源ノード１１に接続することによって、入力トランジスタＳ３及び出力トランジスタＳ２をオフさせる。

以上、駆動回路及び半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、半導体装置は、集積回路により形成された構成を有する半導体デバイスでもよいし、ディスクリート部品により形成された構成を有する半導体デバイスでもよい。

また、トランジスタＳ１は、ＩＧＢＴ以外の他のスイッチング素子でもよく、例えば、Ｎチャネル型又はＰチャネル型のＭＯＳＦＥＴでもよいし、ＮＰＮ型又はＰＮＰ型のバイポーラトランジスタでもよい。ＭＯＳＦＥＴの場合、「コレクタ」を「ドレイン」に、「エミッタ」を「ソース」に置き換えて読めばよいし、バイポーラトランジスタの場合、「ゲート」を「ベース」に置き換えて読めばよい。

また、出力トランジスタＳ２又は入力トランジスタＳ３は、Ｐチャネル型のＭＯＳＦＥＴ以外の他のスイッチング素子でもよく、例えば、ＰＮＰ型のバイポーラトランジスタでもよい。制御トランジスタＳ４は、Ｎチャネル型のＭＯＳＦＥＴ以外の他のスイッチング素子でもよく、例えば、ＮＰＮ型のバイポーラトランジスタでもよい。

また、例えば、ゲート駆動ノード１３の電圧が抵抗で分圧された電圧が、オペアンプＡＭＰ１に入力される構成は、図４の駆動回路に限られず、図６，９，１１等の他の駆動回路に適用されてもよい。

１，２，３，４，５，６ 駆動回路
１１ 電源ノード
１２ グランドノード
１３ ゲート駆動ノード
２１ 定電流源
２２ 定電流回路
３１，３２ 定電圧源
４１，４２，４３，４４，４５，４６ 半導体装置
５１，５３ 電圧生成回路
５２ 電流生成回路
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３ オペアンプ
Ｓ１ トランジスタ
Ｓ２ 出力トランジスタ
Ｓ３ 入力トランジスタ
Ｓ４ 制御トランジスタ
Ｓ５ スイッチ
Ｓ６ 調整トランジスタ
Ｓ７ 第１のトランジスタ
Ｓ８ 第２のトランジスタ
Ｓ９ トランジスタ

Claims (11)

1. ゲート駆動ノードと、
   電源電圧が入力される電源ノードと、
   前記ゲート駆動ノードと前記電源ノードとの間に接続され、前記ゲート駆動ノードに電流を流す出力トランジスタと、
   前記出力トランジスタとカレントミラーを構成し、サイズが前記出力トランジスタよりも小さな入力トランジスタと、
   前記ゲート駆動ノードの電圧に応じて入力される電圧と前記電源ノードの電圧よりも低い定電圧との電位差に応じた制御電圧を出力する第１のオペアンプと、
   前記第１のオペアンプの出力が入力される制御電極を有し、前記入力トランジスタに直列に接続される制御トランジスタと、
   前記制御トランジスタに直列に接続される定電流源とを備え、
   前記定電流源は、
   前記入力トランジスタとカレントミラーを構成する調整トランジスタと、
   前記調整トランジスタの出力電極に前記ゲート駆動ノードの電圧と同じ電圧を生成する電圧生成回路と、
   前記出力電極を流れる出力電流が一定になるように第１の定電流を生成する電流生成回路とを有し、
   前記電圧生成回路は、
   前記ゲート駆動ノードにゲートが接続される第１のトランジスタと、
   前記第１のトランジスタのドレイン−ソース間に第２の定電流を流す定電流回路と、
   前記第１のトランジスタのソースにゲートが接続され、前記出力電極にソースが接続される第２のトランジスタとを有し、
   前記電流生成回路は、前記出力電流に応じて入力される電圧と前記電源ノードの電圧よりも低い一定の基準電圧との電位差に応じて、前記第１の定電流を生成する第２のオペアンプを有する、駆動回路。
2. ゲート駆動ノードと、
   電源電圧が入力される電源ノードと、
   前記ゲート駆動ノードと前記電源ノードとの間に接続され、前記ゲート駆動ノードに電流を流す出力トランジスタと、
   前記出力トランジスタとカレントミラーを構成し、サイズが前記出力トランジスタよりも小さな入力トランジスタと、
   前記ゲート駆動ノードの電圧に応じて入力される電圧と前記電源ノードの電圧よりも低い定電圧との電位差に応じた制御電圧を出力する第１のオペアンプと、
   第１の定電流を生成する定電流源と、
   前記入力トランジスタに流れる電流を前記制御電圧に応じて前記第１の定電流以下に制御する制御トランジスタとを備え、
   前記定電流源は、
   前記入力トランジスタとカレントミラーを構成する調整トランジスタと、
   前記調整トランジスタの出力電極に前記ゲート駆動ノードの電圧と同じ電圧を生成する電圧生成回路と、
   前記出力電極を流れる出力電流が一定になるように前記第１の定電流を生成する電流生成回路とを有し、
   前記電圧生成回路は、
   前記ゲート駆動ノードにゲートが接続される第１のトランジスタと、
   前記第１のトランジスタのドレイン−ソース間に第２の定電流を流す定電流回路と、
   前記第１のトランジスタのソースにゲートが接続され、前記出力電極にソースが接続される第２のトランジスタとを有し、
   前記電流生成回路は、前記出力電流に応じて入力される電圧と前記電源ノードの電圧よりも低い一定の基準電圧との電位差に応じて、前記第１の定電流を生成する第２のオペアンプを有する、駆動回路。
3. 前記第１のトランジスタは、前記電源電圧が入力されるノードに接続されるドレインと、前記定電流回路に接続されるソースとを有する、請求項１又は２に記載の駆動回路。
4. 前記第２のトランジスタは、前記電流生成回路に接続されるドレインを有する、請求項３に記載の駆動回路。
5. 前記電流生成回路は、抵抗を有し、
   前記出力電流に応じて入力される電圧は、前記出力電流が前記第２のトランジスタを介して前記抵抗に流れることにより発生する電圧である、請求項４に記載の駆動回路。
6. 前記第２のオペアンプは、前記入力トランジスタに流れる電流を前記制御トランジスタを介して引き込む、請求項１から５のいずれか一項に記載の駆動回路。
7. 前記調整トランジスタのサイズは、前記入力トランジスタのサイズと同じである、請求項１から６のいずれか一項に記載の駆動回路。
8. 前記ゲート駆動ノードの電圧が抵抗で分圧された電圧が、前記第１のオペアンプに入力される、請求項１から７のいずれか一項に記載の駆動回路。
9. 前記出力トランジスタをオフさせるスイッチを備える、請求項１から８のいずれか一項に記載の駆動回路。
10. 前記スイッチは、前記制御トランジスタをオフさせることにより、前記出力トランジスタをオフさせる、請求項９に記載の駆動回路。
11. 請求項１から１０のいずれか一項に記載の駆動回路と、
    前記ゲート駆動ノードに接続されるゲートを有するスイッチング素子とを備える、半導体装置。
    

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