JP5637096B2 - バンドギャップ基準電圧回路及びこれを用いたパワーオンリセット回路 - Google Patents

Description

本発明は、バンドギャップ基準電圧回路及びこれを用いたパワーオンリセット回路に関するものである。

従来のパワーオンリセット回路では、特許文献１の図１に示すように、基準電圧生成部１ａ、基準電圧制御部２ａ、およびコンパレータ３から構成されるものがある。

基準電圧生成部１ａは、バンドギャップ基準電圧回路を構成するものであって、トランジスタＰ１、Ｐ２が互いのゲート端子をトランジスタＰ２のドレイン端子に接続して第１のカレントミラー回路を構成し、トランジスタＮ１、Ｎ２が互いのゲート端子をトランジスタＮ１のドレイン端子に接続して第２のカレントミラー回路を構成する。

トランジスタＰ３は、電源とグランドとの間に配置されている。トランジスタＰ３、Ｐ２は、互いのゲート端子がトランジスタＰ２のドレイン端子に接続されて第３のカレントミラー回路を構成している。抵抗素子Ｒ２とダイオードＤ１とがトランジスタＰ３とグランドとの間において直列接続されている。トランジスタＰ４は、電源とトランジスタＮ１、Ｎ２のゲート端子との間に配置されている。

基準電圧制御部２ａは、電源とグランドとの間に配置されてトランジスタＰ１とともに第４のカレントミラー回路を構成するトランジスタＰ５と、電源からトランジスタＰ５を通して流れ込むドレイン電流に基づいて電荷を蓄えるコンデンサＣ１と、トランジスタＰ５とグランドとの間で直列接続される抵抗素子Ｒ３、Ｒ４とを備える。

ここで、電源がオンされて、コンデンサＣ１のプラス電極の電位がトランジスタＰ４のゲート端子の電位の閾値よりも低いときには、トランジスタＰ４がオンして電源からトランジスタＰ４を通してトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第２のカレントミラー回路の作動を開始させる。これに伴い、第１のカレントミラー回路が作動を開始する。つまり、トランジスタＰ４がオンすることにより、第１、第２のカレントミラー回路をスタートアップさせることになる。

このため、第１、第２のカレントミラー回路の作動に基づき、電源からトランジスタＰ１、Ｎ１に流れる第１電流と電源からトランジスタＰ２、Ｎ２に流れる第２電流とが平衡状態となる。これに伴い、第３のカレントミラー回路の作動に基づき、電源からトランジスタＰ３、抵抗素子Ｒ２、およびダイオードＤ１も流れる第３電流の値を一定に近づけることができる。これにより、トランジスタＰ３のドレイン端子と抵抗素子Ｒ２との間の共通接続端子から一定の基準電圧ｒｅｆが出力される。

コンパレータ３は、抵抗素子Ｒ３、Ｒ４の間の共通接続端子Ａから出力される電圧と基準電圧ｒｅｆとを比較する。そして、抵抗素子Ｒ３、Ｒ４の間の共通接続端子から出力される分圧電圧が基準電圧ｒｅｆよりも高くなると、コンパレータ３は、他の装置をリセットするために、他の装置に出力する出力信号レベルをハイレベルからローレベルに変化する。

また、トランジスタＰ１、Ｐ５は、上述の如く、第３のカレントミラー回路を構成する。このため、第１のカレントミラー回路の作動の開始に伴って、トランジスタＰ５がコンデンサＣ１に向けて電流を流し始める。その後、電源からトランジスタＰ５を通してコンデンサＣ１に流れる電流によりコンデンサＣ１が充電されて、コンデンサＣ１のプラス電極の電位がトランジスタＰ５のゲート端子の電位の閾値よりも高くなると、トランジスタＰ４がオフする。このため、第１、第２のカレントミラー回路をスタートアップさせた後に、所定期間経過すると、トランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことを停止させることができる。

特許第３０７１６５４号明細書

上記特許文献１では、基準電圧制御部２ａのトランジスタＰ４がオンして電源からトランジスタＰ４を通してトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第２のカレントミラー回路をスタートアップさせることができるものの、一旦、第２のカレントミラー回路をスタートアップさせた後には、トランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことにより、第１、第２のカレントミラー回路が第１電流と第２電流とを平衡状態にすることを阻害する。このため、トランジスタＰ３と抵抗素子Ｒ２との間の共通接続端子から出力される基準電圧ｒｅｆの値を安定化させることを阻害する恐れがある。

そこで、第２のカレントミラー回路をスタートアップさせた後に、トランジスタＰ４を短期間でオフする必要がある。すなわち、トランジスタＰ４をオン後にて、短期間で、コンデンサＣ１のプラス電極の電位をトランジスタＰ４の閾値よりも高くする必要がある。トランジスタＰ４の閾値は、トランジスタＰ４をオンからオフに移行するためのゲート端子の電位の閾値である。このため、トランジスタＰ５のドレイン電流を増大してコンデンサＣ１を短期間で充電させる必要がある。したがって、トランジスタＰ５においてドレイン電流を流すことができる電流能力を大きくする必要があり、トランジスタＰ５としては、素子サイズ（素子の面積）が大きなものが必要になる。

ここで、トランジスタＰ５の素子サイズの縮小を狙って、トランジスタＰ５のチャネル長およびチャネル幅を小さくすると、トランジスタＰ５においてオフからオンに移行させるためのゲート電圧の閾値と、トランジスタＰ１においてオフからオンに移行させるためのゲート電圧の閾値とが異なるものとなってしまうことがある。

この場合、トランジスタＰ１がオフしてトランジスタＰ５がオンする状態が生じることがある。このため、電源のオン、オフを繰り返してコンデンサＣ１に十分な電荷が残った状態で、零よりも高い中間電圧から電源電圧が起動したとき、トランジスタＰ５からドレイン電流がコンデンサＣ１に流れ込む。このため、コンデンサＣ１のプラス電極の電位がトランジスタＰ４の閾値よりも高い状態を維持して、第２のカレントミラー回路がスタートアップする前に、トランジスタＰ４がオフした状態になる。したがって、スタートアップ電流によって基準電圧生成部１ａをスタートアップさせることができない。

これに伴い、パワーオンリセット回路では、トランジスタＰ３と抵抗素子Ｒ２との間の共通接続端子から、本来出力すべき正しい電圧値の基準電圧ｒｅｆを出力することができない。このため、コンパレータ３は、抵抗素子Ｒ３、Ｒ４の間の共通接続端子から出力される分圧電圧と基準電圧ｒｅｆとを正確に比較することができない。このため、トランジスタＰ１がオフしてトランジスタＰ５がオンする状態では、コンパレータ３の出力信号レベルの変化によって他の装置をリセットさせることができない恐れがある。

本発明は上記点に鑑みて、電源電圧が中間電圧から起動したときでも、確実にスタートアップできるようにしたバンドギャップ基準電圧回路を提供することを第１の目的とし、電源電圧が中間電圧から起動したときでも、他の装置をリセットするようにしたパワーオンリセット回路を提供することを第２の目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタのゲート端子が前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
前記電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子と前記電源との間を接続或いは開放するスイッチ素子（Ｐ６）を備え、前記電源から出力される電源電圧が第２閾値未満であるときには前記スイッチ素子（Ｐ６）により前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を開放させ、前記電源電圧が第２閾値以上になると前記スイッチ素子により前記電源と前記第１、第２、第５、第６のトランジスタの電源側端子との間を接続させる電源電圧判定回路（１３０、１３０ａ）とを備え、
前記第２閾値は、前記第１のトランジスタ（Ｐ１）においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とする。

ここで、第１のトランジスタ（Ｐ１）のゲート電圧とは、第１のトランジスタ（Ｐ１）のゲート端子とグランドとの間の電圧のことである。

請求項１に記載の発明によれば、電源電圧が第２閾値に到達する前には、スイッチ素子（Ｐ６）により電源と第６のトランジスタ（Ｐ５）の電源側端子との間を開放させている。このため、電源電圧が第２閾値に到達する前に、第１の抵抗素子（Ｒ３）によってコンデンサから電荷を放出させてコンデンサのプラス電極側電位を第１閾値未満にすることができる。

これにより、電源電圧が第２閾値に到達して、スイッチ素子が電源と第５のトランジスタ（Ｐ４）の電源側端子との間を接続すると、第５のトランジスタ（Ｐ４）がオンして、電源から第５のトランジスタ（Ｐ４）を通してスタートアップ電流を第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流すことができる。したがって、第１、第２のカレントミラー回路の作動を確実に起動させることができる。このため、バンドギャップ基準電圧回路を確実に起動させることできる。

請求項２に記載の発明では、前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に直列接続される第２、第３の抵抗素子（Ｒ７、Ｒ６）を備え、前記電源電圧を前記第２、第３の抵抗素子により分圧した分圧電圧を前記第２、第３の抵抗素子の間の共通接続端子（５０）から前記第８のトランジスタ（Ｎ５）のゲート端子に与える分圧回路（１５）とを備え、
前記電源電圧が前記第２閾値以上になると、前記第８のトランジスタ（Ｎ５）が前記分圧回路（１５）の出力電圧に基づきオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする。

請求項３に記載の発明では、前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
前記電源電圧判定回路（１３０ａ）は、
前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）とグランドとの間に配置される第２の抵抗素子（Ｒ６）とを備え、
前記電源電圧が前記第２閾値以上になると前記第９のトランジスタ（Ｐ１’）がオンして、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第２の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする。

請求項４に記載の発明では、前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。

請求項５に記載の発明では、前記第１、第９のトランジスタ（Ｐ１、Ｐ１’）は、互いにトラジスタサイズが同一に設定されることにより、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値と前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。

請求項５に記載の発明によれば、第１、第９のトランジスタは、互いにトラジスタサイズが同一に設定されている。このため、第１、第９のトランジスタは、互いに同様な特性となる。このため、第１、第９のトランジスタのゲート電圧の閾値は、温度変化により、それぞれ変化するものの、第１、第９のトランジスタのゲート電圧の閾値は、同様に変化する。このため、電源電圧が第２閾値以上であるか否かの判定において、温度変化が影響され難くすることができる。

請求項６に記載の発明では、第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタがそれぞれのゲート端子を前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
前記電源から出力される電源電圧を第２、第３の抵抗素子（Ｒ８、Ｒ９）で分圧した分圧電圧を出力する分圧回路を備え、
前記電圧生成回路から出力される基準電圧（ＶＲＥＦ）よりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路（２１）と、
前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路（１３０ｂ）と、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路（２２）と、を備えることを特徴とする。

請求項６に記載の発明によれば、第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも電源電圧が小さいときには、比較回路の出力信号レベルの変化をマスクし、第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも電源電圧が大きいときには比較回路の出力信号レベルの変化のマスクを停止するので、比較回路の出力信号レベルの変化により他の回路装置を確実にリセットすることができる。

請求項７に記載の発明では、前記電源電圧判定回路（１３０ｂ）は、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、
前記基準電圧（ＶＲＥＦ）よりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、
前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをＯＲ演算するＯＲ回路であり、
前記電源電圧判定回路からハイレベル信号が出力されているときには前記ＯＲ回路の出力信号レベルを維持し、
前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記ＯＲ回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記ＯＲ回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする。

請求項８に記載の発明では、前記電源電圧判定回路（１３０ｂ）は、
前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、
前記判定回路からハイレベル信号が出力されるときローレベル信号を前記ＯＲ回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記ＯＲ回路に出力するＮＯＴ回路（２０）とを備えることを特徴とする。

請求項９に記載の発明では、前記判定回路は、前記電源とグランドとの間を配置される第７のトランジスタ（Ｐ６）と、
前記第７のトランジスタ（Ｐ６）とグランドとの間を配置される第４の抵抗素子（Ｒ４ａ）と、
前記電源とグランドとの間を配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
前記第９のトランジスタ（Ｐ１’）のグランド側端子とグランドとの間に配置される第５の抵抗素子（Ｒ６）とを備え、
前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値以上になっており、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）のゲート電圧の閾値未満であるときには、前記第９のトランジスタ（Ｐ１’）がオフし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオフすることにより前記第７のトランジスタ（Ｐ６）をオフして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第２の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からローレベル信号が前記ＮＯＴ回路に出力され、
前記電源電圧が前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値以上になると、前記第９のトランジスタ（Ｐ１’）がオンし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位を低下させて前記第７のトランジスタ（Ｐ６）をオンして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第４の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からハイレベル信号が前記ＮＯＴ回路に出力されることを特徴とする。

請求項１０に記載の発明では、前記電圧生成回路（１１０）は、
前記電源とグランドとの間に配置されて、前記第２のトランジスタ（Ｐ２）とともに第４のカレントミラー回路（１３）を構成する第１０のトランジスタ（Ｐ３）と、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間に配置される第７の抵抗素子（Ｒ２）と、
前記第７の抵抗素子（Ｒ２）とグランドとの間に配置されるダイオード（Ｄ１）と、を備え、
前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間の共通接続端子（６２）から前記基準電圧（ＶＲＥＦ）が出力されることを特徴とする。

ここで、第１、第２、第６、第９、第１０のトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ１’、Ｐ３）は、電源側端子に対するゲート端子の電位を低くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。

第３、第４のトランジスタ（Ｎ１、Ｎ２）は、グランド側端子に対するゲート端子の電位を高くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態におけるバンドギャップ基準電圧回路の電気回路構成を示す図である。 第１実施形態におけるバンドギャップ基準電圧回路の作動を説明するためのタイミングチャートである。 第１実施形態におけるバンドギャップ基準電圧回路の作動を説明するためのタイミングチャートである。 本発明の第２実施形態におけるバンドギャップ基準電圧回路の電気回路構成を示す図である。 本発明の第３実施形態におけるパワーオンリセット回路の電気回路構成を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１に本発明のバンドギャップ基準電圧回路１００の第１実施形態の電気回路構成を示す。

図１のバンドギャップ基準電圧回路１００は、一定の基準電圧ＶＲＥＦを出力するもので、電圧生成回路１１０、スタートアップ回路１２０、および電源電圧判定回路１３０を備える。

電圧生成回路１１０は、ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、抵抗素子Ｒ１、Ｒ２、およびダイオードＤ１から構成される。

ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ３、およびｎＭＯＳトランジスタＮ１とは、電源Ｖｄｄとグランドとの間で直列接続されている。

ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ４、ｎＭＯＳトランジスタＮ１、および抵抗素子Ｒ１は、電源Ｖｄｄとグランドと間で直列接続されている。

ｐＭＯＳトランジスタＰ１、Ｐ２は、互いのゲート端子がｐＭＯＳトランジスタＰ２のドレイン端子に共通接続されて、カレントミラー回路１０を構成している。

ｎＭＯＳトランジスタＮ１、Ｎ２は、互いのゲート端子がｎＭＯＳトランジスタＮ１のドレイン端子に共通接続されてカレントミラー回路１１を構成している。

ｎＭＯＳトランジスタＮ３、Ｎ４は、互いのゲート端子がｎＭＯＳトランジスタＮ３のドレイン端子に共通接続されてカレントミラー回路１２を構成している。

ｐＭＯＳトランジスタＰ３、抵抗素子Ｒ２、およびダイオードＤ１は、電源Ｖｄｄとグランドとの間で直列に接続されている。ｐＭＯＳトランジスタＰ３およびｐＭＯＳトランジスタＰ２は、カレントミラー回路１３を構成している。

また、スタートアップ回路１２０は、カレントミラー回路１１をスタートアップするためのものであって、ｐＭＯＳトランジスタＰ４、Ｐ５、コンデンサＣ１、および抵抗素子Ｒ３ａを備える。

ｐＭＯＳトランジスタＰ４は、電源ＶｄｄとｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子との間に配置されている。

ｐＭＯＳトランジスタＰ５は、電源ＶｄｄとｐＭＯＳトランジスタＰ４のゲート端子との間に配置されている。ｐＭＯＳトランジスタＰ５は、電圧生成回路１１０のｐＭＯＳトランジスタＰ１とともに、カレントミラー回路１４を構成している。

コンデンサＣ１および抵抗素子Ｒ３ａは、ｐＭＯＳトランジスタＰ４のゲート端子とグランドとの間にて並列に接続されている。

さらに、電源電圧判定回路１３０は、ｐＭＯＳトランジスタＰ６、ｎＭＯＳトランジスタＮ５、抵抗素子Ｒ４ａ、Ｒ５、Ｒ６、Ｒ７から構成される。

ｐＭＯＳトランジスタＰ６は、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を開放或いは接続するスイッチ素子である。

ｎＭＯＳトランジスタＮ５は、ｐＭＯＳトランジスタＰ６のゲート端子とグランドとの間に配置されている。抵抗素子Ｒ５は、電源ＶｄｄとｎＭＯＳトランジスタＮ５のドレイン端子との間に配置されている。抵抗素子Ｒ４ａは、ｐＭＯＳトランジスタＰ６のドレイン端子とグランドとの間に配置されている。

抵抗素子Ｒ６、Ｒ７は、電源Ｖｄｄとグランドとの間に直列接続されて分圧回路１５を構成する。分圧回路１５は、電源Ｖｄｄの出力電圧（以下、電源電圧という）を抵抗素子Ｒ６、Ｒ７により分圧した分圧電圧を抵抗素子Ｒ６、Ｒ７の間の共通接続端子５０から出力する。

ここで、ｐＭＯＳトランジスタＰ１においてオンからオフに移行するゲート電圧の閾値をＶｔｐ１とし、ｎＭＯＳトランジスタＮ５においてオンからオフに移行するゲート電圧の閾値をＶｔｎ３し、抵抗素子Ｒ６の抵抗値をｒａとし、抵抗素子Ｒ７の抵抗値をｒｂとすると、Ｖｔｎ３は、Ｖｔｐ１を抵抗素子Ｒ６、Ｒ７により分圧した電圧｛＝（Ｖｔｐ１×ｒａ）／（ｒａ＋ｒｂ）｝になる。ｐＭＯＳトランジスタＰ１のゲート電圧は、ゲート端子とグランドとの間の電圧である。ｎＭＯＳトランジスタＮ５のゲート電圧はゲート端子とグランドとの間の電圧である。

このため、本実施形態では、後述するように、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）に到達すると、ｎＭＯＳトランジスタＮ５がオンして、このｎＭＯＳトランジスタＮ５のオンがｐＭＯＳトランジスタＰ６をオフからオンに導くことになる。

次に、本実施形態のバンドギャップ基準電圧回路１００の作動について説明する。

電源Ｖｄｄがオンされると、電源電圧が徐々に上昇する。これに伴い、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）に到達すると、電源電圧判定回路１３０ｂでは、分圧回路１５の共通接続端子５０の出力電圧によってｎＭＯＳトランジスタＮ５がオンする。このため、電源Ｖｄｄから抵抗素子Ｒ５およびｎＭＯＳトランジスタＮ５を通してグランドに電流が流れる。

これに伴い、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１の電位が低下する。したがって、ｐＭＯＳトランジスタＰ６がオンする。すなわち、電源電圧が閾値Ｖｔｐ１（第２閾値）に到達したと判定することになる。このため、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。よって、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧（＝電源電圧−オン電圧）が共通接続端子５２とグランドとの間に与えられることになる。共通接続端子５２は、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間の共通接続端子である。

このとき、スタートアップ回路１２０のコンデンサＣ１の電荷が抵抗素子Ｒ３ａによりグランド側に放出された状態でコンデンサＣ１のプラス電極の電位がｐＭＯＳトランジスタＰ４の閾値よりも低くなっていると、ｐＭＯＳトランジスタＰ４がオンする。ｐＭＯＳトランジスタＰ４の閾値は、ｐＭＯＳトランジスタＰ４においてオフからオンに移行するゲート端子の電位である。

このようにｐＭＯＳトランジスタＰ４がオンすると、電源ＶｄｄからｐＭＯＳトランジスタＰ４、Ｐ６を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流が流れる。これに伴い、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子の電位が上昇する。このため、ｎＭＯＳトランジスタＮ１、Ｎ２がそれぞれオンする。

ここで、ｎＭＯＳトランジスタＮ１のオンに伴って、ｎＭＯＳトランジスタＮ３がオンし、ｎＭＯＳトランジスタＮ２のオンに伴って、ｎＭＯＳトランジスタＮ４がオンする。

さらに、ｎＭＯＳトランジスタＮ３のオンに伴って、ｐＭＯＳトランジスタＰ１がオンし、ｎＭＯＳトランジスタＮ４のオンに伴って、ｐＭＯＳトランジスタＰ２がオンする。

このようにｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４がオンすることにより、カレントミラー回路１０、１１、１２がそれぞれ作動する。

カレントミラー回路１０は、電流Ｉ₁が電流Ｉ₂に対する一定比率で流れるように作動する。カレントミラー回路１１は、電流Ｉ₂が電流Ｉ₁に対する一定比率で流れるように作動する。

電流Ｉ₂は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ２、ｎＭＯＳトランジスタＮ４、Ｎ２、および抵抗素子Ｒ１を通してグランドに流れる電流である。電流Ｉ₁は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ１、およびｎＭＯＳトランジスタＮ３、Ｎ１を通してグランドに流れる電流である。

このようなカレントミラー回路１０、１１の作動により、電流Ｉ₁の電流値と電流Ｉ₂の電流値とが平衡状態になる。このため、電源電圧が変動しても、電流Ｉ₂の値は一定値に近づくことになる。

ここで、ｐＭＯＳトランジスタＰ２、Ｐ３は、カレントミラー回路１３を構成している。このため、ｐＭＯＳトランジスタＰ３によって、電流Ｉ₃の値を一定値に近づけるように作動する。電流Ｉ₃は、電源ＶｄｄからｐＭＯＳトランジスタＰ３、抵抗素子Ｒ２およびダイオードＤ１を通してグランドに流れる電流である。

ここで、抵抗素子Ｒ２は、温度上昇に伴って抵抗値が高くなる特性を有する。ダイオードＤ１は、温度上昇に伴って順方向電圧が低くなる特性を有する。このため、抵抗素子Ｒ２およびダイオードＤ１を直列接続することにより、温度による電流Ｉ₃の変動を抑制することができる。しかし、抵抗素子Ｒ２は、温度と抵抗値との間の特性が電流Ｉ₃によって異なる。電流Ｉ₁と電流Ｉ₃とは、カレントミラー回路１３の作動によって一定比率で流れる。そこで、温度による電流Ｉ₃の変動を抑制するために、抵抗素子Ｒ１の抵抗値の設定によって電流Ｉ₃を調整することにより、抵抗素子Ｒ２における温度と抵抗値との間の特性を適正な特性に近づける。

このように、抵抗素子Ｒ１、Ｒ２およびダイオードＤ１によって、温度変化に関わらず、電流Ｉ₃の値は一定になる。このため、ｐＭＯＳトランジスタＰ３のドレイン端子と抵抗素子Ｒ２との間の共通接続端子６０から一定の基準電圧ＶＲＥＦが出力される。

一方、ｐＭＯＳトランジスタＰ１、Ｐ５がカレントミラー回路１４として作動する。このため、トランジスタＰ５のドレイン電流が電流Ｉ₁に対する一定比率で流れる。トランジスタＰ５のドレイン電流は、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ５を通してコンデンサＣ１のプラス電極側に流れる電流である。

このようなドレイン電流がコンデンサＣ１のプラス電極側に流れるので、コンデンサＣ１のプラス電極の電位が時間経過に伴って徐々に上昇する。その後、コンデンサＣ１のプラス電極の電位がｐＭＯＳトランジスタＰ４の閾値以上になると、ｐＭＯＳトランジスタＰ４がオフする。

次いで、電源Ｖｄｄがオフされると、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間が開放される。

このような電源Ｖｄｄのオン、オフを繰り返して、コンデンサＣ１に十分な電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動する。このとき、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いときには、分圧回路１５の共通接続端子５０から出力電圧によってｎＭＯＳトランジスタＮ５がオフして、共通接続端子５１の電位がｐＭＯＳトランジスタＰ６のゲート端子の電位の閾値よりも高い状態にある。ｐＭＯＳトランジスタＰ６のゲート端子の電位の閾値は、ｐＭＯＳトランジスタＰ６においてオフからオンに移行するゲート端子の電位である。このため、ｐＭＯＳトランジスタＰ６がオフする。すなわち、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１（第２閾値）未満であると判定されることになる。よって、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間が開放されている。

このため、コンデンサＣ１に電荷が蓄えられた状態で電源Ｖｄｄが起動しても、その起動後にてコンデンサＣ１からの電荷が抵抗素子Ｒ３ａを介してグランドに放出される。よって、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。

したがって、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達して、ｐＭＯＳトランジスタＰ６によって、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続すると、共通接続端子５２とグランドとの間において、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧が与えられる。

これに伴い、ｐＭＯＳトランジスタＰ４がオンして、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ４を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流が流れる。このため、カレントミラー回路１０が起動する。よって、カレントミラー回路１１、１２、１３がそれぞれ起動することになる。このため、共通接続端子６０から一定の基準電圧ＶＲＥＦが出力される。

以上説明した本実施形態によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前には、ｐＭＯＳトランジスタＰ６により電源ＶｄｄとｐＭＯＳトランジスタＰ５のソース端子との間を開放させている。このため、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、抵抗素子Ｒ３ａによってコンデンサＣ１から電荷を放出させて、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。

ここで、電源電圧判定回路１３０を用いていない特許文献１のパワーオンリセット回路では、上述の如く、コンデンサＣ１に十分に電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動すると、ｐＭＯＳトランジスタＰ４のオフ状態が維持されてスタートアップ電流をｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子に流すことができない場合がある。このため、カレントミラー回路１０、１１、１２、１３の起動に遅れが生じる。このため、共通接続端子６０から基準電圧ＶＲＥＦの値が一定値（目標値）に到達するのに遅れが生じることになる（図２参照）。

これに対して、本実施形態では、上述の如く、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達する前に、抵抗素子Ｒ３ａによってコンデンサＣ１から電荷を放出させて、コンデンサＣ１のプラス電極の電位をｐＭＯＳトランジスタＰ４の閾値未満にすることができる。これにより、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達してｐＭＯＳトランジスタＰ６が電源ＶｄｄとｐＭＯＳトランジスタＰ４のソース端子との間を接続すると、ｐＭＯＳトランジスタＰ４がオンして、電源ＶｄｄからｐＭＯＳトランジスタＰ６、Ｐ４を通してスタートアップ電流をｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子に流すことができる。よって、カレントミラー回路１０、１１、１２、１３を起動させることができる。これにより、電圧発生回路１１０を確実に起動させることできる。
以上により、電源Ｖｄｄのオン、オフを繰り返して、コンデンサＣ１に十分な電荷が蓄えられた状態で電源Ｖｄｄが中間電圧から起動しても、バンドギャップ基準電圧回路１００を確実に起動させることができる（図３参照）。
図３には、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値（図中Ｐ１の閾値電圧と記す）以上になると、ｐＭＯＳトランジスタＰ６がオフからオンに変化して、共通接続端子５２とグランドとの間の電圧が上昇し始めるとともに、共通接続端子６０から出力される基準電圧ＶＲＥＦが上昇し始める例が示されている。

本実施形態では、カレントミラー回路１０、１１の間において、ｎＭＯＳトランジスタＮ３、Ｎ４から構成されるカレントミラー回路１２を用いている。このため、ｐＭＯＳトランジスタＰ１、Ｐ２のドレイン端子の電位を一定に近づけることができる。このため、電流Ｉ₁と電流Ｉ₂とがより高精度な平衡状態になるので、共通接続端子６０から出力される基準電圧ＶＲＥＦの値をより高精度に安定化させることができる。

（第２実施形態）
上述の第１実施形態では、ｎＭＯＳトランジスタＮ５がオンすることにより、ｐＭＯＳトランジスタＰ６をオフからオンに導くようにした例について説明したが、これに代えて、本第２実施形態では、ｐＭＯＳトランジスタＰ１と同一のトランジスタサイズであるｐＭＯＳトランジスタＰ１’がオンすることにより、ｎＭＯＳトランジスタＮ５およびｐＭＯＳトランジスタＰ６をオフからオンに導くようにする例について説明する。

図４に本実施形態のバンドギャップ基準電圧回路１００の回路構成を示す。

バンドギャップ基準電圧回路１００は、電圧生成回路１１０、スタートアップ回路１２０、および電源電圧判定回路１３０ａを備える。

ここで、図４の電圧生成回路１１０は、図１の電圧生成回路１１０と同一であり、図４のスタートアップ回路１２０は、図１のスタートアップ回路１２０と同一である。そこで、電圧生成回路１１０、およびスタートアップ回路１２０の説明を省略する。

図４の電源電圧判定回路１３０ａは、ｐＭＯＳトランジスタＰ１’とともに、ｐＭＯＳトランジスタＰ６、ｎＭＯＳトランジスタＮ５、抵抗素子Ｒ４ａ、Ｒ５、Ｒ６を備える。

ｐＭＯＳトランジスタＰ１’は、図１の電源電圧判定回路１３０ａの抵抗素子Ｒ７に代えて配置されている。

ｐＭＯＳトランジスタＰ１’はそのゲート端子がグランドに接続されている。ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いに同一のトランジスタサイズのトランジスタである。このため、ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いにゲート電圧の閾値が同一である。

ここで、ゲート電圧とは、ｐＭＯＳトランジスタＰ１（Ｐ１’）においてゲート端子とグランドとの間の電圧である。ゲート電圧の閾値とは、ｐＭＯＳトランジスタＰ１（Ｐ１’）においてオフからオンに移行するためのゲート電圧の閾値である。このため、ｐＭＯＳトランジスタＰ１’は、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１よりも高いか否かを判定する役割を果たすことになる。

次に、本実施形態のバンドギャップ基準電圧回路１００の作動について説明する。

まず、電源Ｖｄｄがオンされて、電源電圧がｐＭＯＳトランジスタＰ１の閾値Ｖｔｐ１（第２閾値）よりも高くなると、ｐＭＯＳトランジスタＰ１’がオンする。このため、電源ＶｄｄからｐＭＯＳトランジスタＰ１’および抵抗素子Ｒ６を通してグランドに電流が流れる。したがって、抵抗素子Ｒ６とｎＭＯＳトランジスタＮ５のゲート端子との間の共通接続端子５０の電位が上昇する。よって、ｎＭＯＳトランジスタＮ５がオンして、ｎＭＯＳトランジスタＮ５のドレイン端子とｐＭＯＳトランジスタＰ６のゲート端子との間の共通接続端子５１の電位が低下する。これに伴い、ｐＭＯＳトランジスタＰ６がオンする。このため、電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。よって、電源電圧からｐＭＯＳトランジスタＰ６のオン電圧を引いた電圧（＝電源電圧−オン電圧）が共通接続端子５２とグランドとの間に与えられることになる。以降、上述の第１本実施形態と同様に作動する。

以上説明した本実施形態によれば、ｐＭＯＳトランジスタＰ１’はそのゲート端子がグランドに接続されている。これに加えて、ｐＭＯＳトランジスタＰ１、Ｐ１’は、互いにゲート電圧の閾値が同一である。このため、電源Ｖｄｄがオンされて電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１’、ｎＭＯＳトランジスタＮ５、およびｐＭＯＳトランジスタＰ６がオンする。このため、ｐＭＯＳトランジスタＰ６が電源ＶｄｄとｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子との間を接続する。これにより、上述の第１本実施形態と同様の効果が得られる。

上述の第１本実施形態では、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｎＭＯＳトランジスタＮ５がオンする。すなわち、ｎＭＯＳトランジスタＮ５のオン、オフにより、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高いか否かを判定することになる。このため、電源電圧の判定精度がｎＭＯＳトランジスタＮ５のゲート電圧の閾値の精度により大きく依存する。

ここで、温度変化により、ｎＭＯＳトランジスタＮ５はその閾値が変化する。このため、温度変化が電源電圧の判定精度に大きく影響することになる。

これに対して、本実施形態では、電源電圧がｐＭＯＳトランジスタＰ１の閾値よりも高いか否かを判定するために、ｐＭＯＳトランジスタＰ１と同一のトランジスタサイズであるｐＭＯＳトランジスタＰ１’を用いる。

このため、ｐＭＯＳトランジスタＰ１、Ｐ１’に対して温度変化により同様の影響が加わる。よって、温度変化によりｐＭＯＳトランジスタＰ１のゲート電圧の閾値が変動しても、ｐＭＯＳトランジスタＰ１’のゲート電圧の閾値もｐＭＯＳトランジスタＰ１と同様に変動する。このため、電源電圧の判定精度が温度変化により影響されることを抑制することができる。

（第３実施形態）
図５に本発明のパワーオンリセット回路１００Ａの第３実施形態を示す。図５はパワーオンリセット回路１００Ａの回路構成を示す回路図である。

パワーオンリセット回路１００Ａは、電圧生成回路１１０、スタートアップ回路１２０、電源電圧判定回路１３０ｂ、コンパレータ２１、ＯＲ回路２２、および抵抗素子Ｒ８、Ｒ９を備える。

図５の電圧生成回路１１０は、図４（図１）の電圧生成回路１１０と同一であり、図５のスタートアップ回路１２０は、図４（図１）のスタートアップ回路１２０と同一である。そこで、電圧生成回路１１０、およびスタートアップ回路１２０の説明を省略する。これに加えて、図５の電源電圧判定回路１３０ｂは、図４の電源電圧判定回路１３０ａにＮＯＴ回路２０を追加したものである。

ＮＯＴ回路２０は、共通接続端子５２の出力信号をＮＯＴ演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。

抵抗素子Ｒ８、Ｒ９は、電源Ｖｄｄとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、電源電圧を抵抗素子Ｒ８、Ｒ９により分圧した分圧電圧を抵抗素子Ｒ８、Ｒ９の共通接続端子７０から出力する。

コンパレータ２１は、その非反転入力端子（＋）に入力される基準電圧ＶＲＥＦと反転入力端子（−）に入力される電圧との比較に応じて、ハイレベル信号、或いはローレベル信号を出力する。コンパレータ２１の反転入力端子（−）には、
共通接続端子７０から出力される分圧電圧が付与される。

ＯＲ回路２２は、コンパレータ２１の出力信号とＮＯＴ回路２０の出力信号とを用いてＯＲ演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。

次に、本実施形態のパワーオンリセット回路１００Ａの作動について説明する。

まず、電源Ｖｄｄがオンされて、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、ｐＭＯＳトランジスタＰ１’がオフする。すると、共通接続端子５０の電位は、ｎＭＯＳトランジスタＮ５のゲート電圧の閾値よりも低くなる。

よって、ｎＭＯＳトランジスタＮ５がオフして、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１の電位がｐＭＯＳトランジスタＰ６の閾値よりも高くなる。これに伴い、ｐＭＯＳトランジスタＰ６がオフする。このため、ｐＭＯＳトランジスタＰ６と抵抗素子Ｒ４ａとの間の共通接続端子５２からローレベル信号がＮＯＴ回路２０に出力される。これに伴い、ＮＯＴ回路２０はハイレベル信号をＯＲ回路２２に出力する。

このとき、電圧生成回路１１０およびスタートアップ回路１２０には、電源電圧が加わるものの、上述の如く、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いため、ｐＭＯＳトランジスタＰ１がオフする。このため、カレントミラー回路１０、１１、１２、１３の作動が停止している。これに伴い、電圧生成回路１１０の共通接続端子６０から、本来出力されるべき一定の基準電圧ＶＲＥＦが出力されない。

このため、コンパレータ２１は、抵抗素子Ｒ８、Ｒ９の間の共通接続端子７０から出力される電圧と共通接続端子６２から出力される電圧との比較に応じてハイレベル或いはローレベルを出力する。

これに対して、ＯＲ回路２２には、上述の如く、ＮＯＴ回路２０からハイレベル信号が与えられるので、コンパレータ２１の出力信号レベルに関係なく、ＯＲ回路２２はハイレベル信号を出力する。このため、コンパレータ２１の出力信号レベルがハイレベルからローベル信号に変化しても、ＯＲ回路２２の出力信号のレベルがハイレベルを維持する。

その後、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１’がオンする。このため、共通接続端子５０から出力される電圧は、ｎＭＯＳトランジスタＮ５のゲート電圧の閾値よりも高くなる。

よって、ｎＭＯＳトランジスタＮ５がオンして、ｎＭＯＳトランジスタＮ５のドレイン端子と抵抗素子Ｒ５との間の共通接続端子５１から出力される電圧がｐＭＯＳトランジスタＰ６のゲート電圧の閾値よりも低くなる。これに伴い、ｐＭＯＳトランジスタＰ６がオンする。このため、ｐＭＯＳトランジスタＰ６と抵抗素子Ｒ４ａとの間の共通接続端子５２からハイレベル信号がＮＯＴ回路２０に出力される。これに伴い、ＮＯＴ回路２０はローレベル信号をＯＲ回路２２に出力する。

ここで、本実施形態の電圧生成回路１１０のｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ５のソース端子は、電源Ｖｄｄに直接接続されている。このため、コンデンサＣ１のプラス電極の電位がトランジスタＰ４のゲート端子の閾値よりも低い場合には、電源電圧の上昇に伴って、トランジスタＰ４がオンするので、電源ＶｄｄからｐＭＯＳトランジスタＰ４、Ｐ６を通してｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子にスタートアップ電流を流すことができる。このため、カレントミラー回路１０、１１、１２の作動が開始される。

一方、コンデンサＣ１のプラス電極の電位がトランジスタＰ４の閾値よりも高くてトランジスタＰ４がオフしている場合でも、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ｐＭＯＳトランジスタＰ１、Ｐ２がオンする。このため、電源ＶｄｄからｐＭＯＳトランジスタＰ１を通してｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子の電位が上昇する。よって、ｎＭＯＳトランジスタＮ３、Ｎ４がオンする。

すると、電源ＶｄｄからｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ３を通してｎＭＯＳトランジスタＮ１のゲート端子に電流が流れる。このため、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子の電位が上昇する。よって、ｎＭＯＳトランジスタＮ１、Ｎ２がオンする。

このように、ｐＭＯＳトランジスタＰ１、Ｐ２、ｎＭＯＳトランジスタＮ３、Ｎ４、Ｎ１、Ｎ２がオンすることにより、カレントミラー回路１０、１１、１２の作動が開始される。

このようにカレントミラー回路１０、１１、１２の作動が開始されるので、カレントミラー回路１３が作動を開始する。このため、共通接続端子６２から一定の基準電圧ＶＲＥＦがコンパレータ２１に出力される。

ここで、コンパレータ２１は、共通接続端子６２から一定の基準電圧ＶＲＥＦと抵抗素子Ｒ８、Ｒ９の間の共通接続端子７０から出力される分圧電圧とを比較する。

ここで、抵抗素子Ｒ８、Ｒ９の間の共通接続端子６２から出力される分圧電圧が基準電圧ＶＲＥＦによりも高くなると、コンパレータ２１の出力信号レベルがハイレベルからローレベルに移行する。これに伴い、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルがハイレベルからローレベルに移行する。すなわち、ＯＲ回路２２は、他の装置をリセットするためにリセット信号を他の装置に出力することになる。

以上説明した本実施形態によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、コンパレータ２１の出力信号レベルがハイレベルからローベル信号に変化しても、ＯＲ回路２２の出力信号レベルがハイレベルを維持する。このことにより、ＯＲ回路２２はその出力信号レベルがハイレベルからローレベルに移行することをマスクすることになる。

その後、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなり、コンパレータ２１の出力信号レベルがハイレベルからローレベルに移行すると、ＯＲ回路２２の出力信号レベルがハイレベルからローレベルに移行する。このことにより、ＯＲ回路２２は、その出力信号レベルがハイレベルからローレベルへの移行をマスクすることを停止することになる。

以上によれば、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも低いとき、ＯＲ回路２２からリセット信号を他の装置に出力されることがＯＲ回路２２によりマスクされる。そして、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値よりも高くなると、ＯＲ回路２２がリセット信号の出力のマスクを停止することになる。これにより、ＯＲ回路２２の出力信号の変化により、他の装置を確実にリセットすることができる。

（他の実施形態）
上述の第１の実施形態では、電源電圧がｐＭＯＳトランジスタＰ１のゲート電圧の閾値に到達すると、ｐＭＯＳトランジスタＰ６がオンする例について説明したが、これに代えて、ｐＭＯＳトランジスタＰ１の閾値Ｖｔｐ１よりも所定電圧ΔＶだけ高い電圧（＝Ｖｔｐ１＋ΔＶ）に電源電圧が到達すると、ｐＭＯＳトランジスタＰ６がオンするようにしてもよい。

上述の第２、第３の実施形態では、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値とｐＭＯＳトランジスタＰ１’のゲート電圧の閾値とそれぞれを同一にした例について説明したが、これに代えて、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値に比べてｐＭＯＳトランジスタＰ１’のゲート電圧の閾値を大きくするようにしてもよい。例えば、ｐＭＯＳトランジスタＰ１のゲート電圧の閾値Ｖｔｐ１よりも所定電圧ΔＶだけ高い電圧（＝Ｖｔｐ１＋ΔＶ）をｐＭＯＳトランジスタＰ１’のゲート電圧の閾値としたときには、電源電圧が電圧（＝Ｖｔｐ１＋ΔＶ）に到達すると、ｐＭＯＳトランジスタＰ１’、ｎＭＯＳトランジスタＮ５、およびｐＭＯＳトランジスタＰ６がそれぞれオンすることになる。

上述の第１、第２の実施形態では、スイッチ素子としてｐＭＯＳトランジスタＰ６を用いた例について説明したが、これに限らず、スイッチ素子として、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの各種の半導体スイッチ素子を用いてもよく、或いは機械式リレースイッチを用いてもよい。

上述の第３の実施形態では、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルをハイレベルからローレベルに変化させる例について説明したが、これに代えて、他の装置をリセットするために、ＯＲ回路２２の出力信号レベルをローレベルからハイレベルに変化させるようにしてもよい。

上述の第１、第２、第３の実施形態では、第１、第２、第１０、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ５）として、ｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）として、ＰＮＰ型トランジスタを用いてよい。

上述の第１、第２、第３の実施形態では、第３、第４のトランジスタ（Ｎ１、Ｎ２）としてｎＭＯＳトランジスタを用いた例について説明したが、これに限らず、第３、第４のトランジスタ（Ｎ１、Ｎ２）としてＮＰＮ型トランジスタを用いてもよい。

上述の第３の実施形態では、第９のトランジスタ（Ｐ１’）としてｐＭＯＳトランジスタを用いた例について説明したが、これに限らず、第９のトランジスタ（Ｐ１’）としてＰＮＰ型トランジスタを用いてよい。

上述の第３の実施形態では、バンドギャップ基準電圧回路をパワーオンリセット回路に適用した例について説明したが、これに代えて、バンドギャップ基準電圧回路をパワーオンリセット回路以外の回路に適用してもよい。

（各実施形態および特許請求の範囲の対応関係）
次に、上記第１、第２の実施形態の構成要素と請求項１〜５に記載の特許請求の範囲との対応関係について説明する。

まず、ｐＭＯＳトランジスタＰ１は、第１のトランジスタに対応し、ｐＭＯＳトランジスタＰ２は、第２のトランジスタに対応し、ｎＭＯＳトランジスタＮ１は、第３のトランジスタに対応し、ｎＭＯＳトランジスタＮ２は、第４のトランジスタに対応し、ｐＭＯＳトランジスタＰ４は、第５のトランジスタに対応し、ｐＭＯＳトランジスタＰ５は、第６のトランジスタに対応し、ｐＭＯＳトランジスタＰ６は、スイッチ素子（或いは、第７のトランジスタ）に対応し、ｎＭＯＳトランジスタＮ５は、第８のトランジスタに対応する。

また、カレントミラー回路１０は、第１のカレントミラー回路に対応し、カレントミラー回路１１は、第２のカレントミラー回路に対応する。さらに、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、抵抗素子Ｒ６は、第２の抵抗素子に対応し、抵抗素子Ｒ７は、第３の抵抗素子に対応する。

次に、上記第３実施形態の構成要素との構成と請求項６〜１０に記載の特許請求の範囲との対応関係について説明する。

まず、ｐＭＯＳトランジスタＰ１は、第１のトランジスタに対応し、ｐＭＯＳトランジスタＰ２は、第２のトランジスタに対応し、ｎＭＯＳトランジスタＮ１は、第３のトランジスタに対応し、ｎＭＯＳトランジスタＮ２は、第４のトランジスタに対応し、ｐＭＯＳトランジスタＰ４は、第５のトランジスタに対応し、ｐＭＯＳトランジスタＰ５は、第６のトランジスタに対応し、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、ｐＭＯＳトランジスタＰ６は、第７のトランジスタに対応し、ｎＭＯＳトランジスタＮ５は、第８のトランジスタに対応し、ｐＭＯＳトランジスタＰ１’は、第９のトランジスタに対応し、ｐＭＯＳトランジスタＰ３は、第１０のトランジスタに対応する。

また、カレントミラー回路１０は、第１のカレントミラー回路に対応し、カレントミラー回路１１は、第２のカレントミラー回路に対応し、カレントミラー回路１４は、第３のカレントミラー回路に対応し、カレントミラー回路１３は、第４のカレントミラー回路に対応する。

さらに、抵抗素子Ｒ３ａは、第１の抵抗素子に対応し、抵抗素子Ｒ８は、第２の抵抗素子に対応し、抵抗素子Ｒ９は、第３の抵抗素子に対応し、抵抗素子Ｒ４ａは、第４の抵抗素子に対応し、抵抗素子Ｒ６は、第５の抵抗素子に対応し、抵抗素子Ｒ２は、第７の抵抗素子に対応する。

次に、特許請求の範囲のトランジスタの端子と上記第１〜第３の実施形態のトランジスタの端子との対応関係について説明する。

ここで、特許請求の範囲における第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子は、それぞれ対応するｐＭＯＳトランジスタのソース端子に相当し、第１のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ１のドレイン端子に相当し、第２のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ２のドレイン端子に対応し、第３のトランジスタの電源側端子は、ｎＭＯＳトランジスタＮ１のドレイン端子に対応し、第７のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ６のドレイン端子に対応し、第８のトランジスタの電源側端子は、ｎＭＯＳトランジスタＮ５のドレイン端子に対応し、第９のトランジスタのグランド側端子は、ｐＭＯＳトランジスタＰ１’のドレイン端子に対応する。

１００ バンドギャップ基準電圧回路
１００Ａ パワーオンリセット回路
１１０ 電圧生成回路
１２０ スタートアップ回路
１３０ 電源電圧判定回路
１３０ａ 電源電圧判定回路
１３０ｂ 電源電圧判定回路
１０ カレントミラー回路
１１ カレントミラー回路
１２ カレントミラー回路
１３ カレントミラー回路
１４ カレントミラー回路
１５ カレントミラー回路
２０ ＮＯＴ回路
２１ コンパレータ
２２ ＯＲ回路
５０ 共通接続端子
５１ 共通接続端子
５２ 共通接続端子
Ｐ１ ｐＭＯＳトランジスタ
Ｐ１’ ｐＭＯＳトランジスタ
Ｐ２ ｐＭＯＳトランジスタ
Ｐ３ ｐＭＯＳトランジスタ
Ｐ４ ｐＭＯＳトランジスタ
Ｐ５ ｐＭＯＳトランジスタ
Ｐ６ ｐＭＯＳトランジスタ
Ｎ１ ｎＭＯＳトランジスタ
Ｎ２ ｎＭＯＳトランジスタ
Ｎ３ ｎＭＯＳトランジスタ
Ｎ４ ｎＭＯＳトランジスタ
Ｎ５ ｎＭＯＳトランジスタ
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｒ３ａ 抵抗素子
Ｒ４ａ 抵抗素子
Ｒ５ 抵抗素子
Ｒ６ 抵抗素子
Ｒ７ 抵抗素子
Ｒ８ 抵抗素子
Ｒ９ 抵抗素子
Ｄ１ ダイオード
Ｃ１ コンデンサ

Claims (10)

1. 第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
   前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタのゲート端子が前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
   前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
   電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
   前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
   前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子と前記電源との間を接続或いは開放するスイッチ素子（Ｐ６）を備え、前記電源から出力される電源電圧が第２閾値未満であるときには前記スイッチ素子（Ｐ６）により前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を開放させ、前記電源電圧が第２閾値以上になると前記スイッチ素子により前記電源と前記第１、第２、第５、第６のトランジスタの電源側端子との間を接続させる電源電圧判定回路（１３０、１３０ａ）とを備え、
   前記第２閾値は、前記第１のトランジスタ（Ｐ１）においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とするバンドギャップ基準電圧回路。
2. 前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
   前記電源電圧判定回路（１３０）は、
   前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
   前記電源とグランドとの間に直列接続される第２、第３の抵抗素子（Ｒ７、Ｒ６）を備え、前記電源電圧を前記第２、第３の抵抗素子により分圧した分圧電圧を前記第２、第３の抵抗素子の間の共通接続端子（５０）から前記第８のトランジスタ（Ｎ５）のゲート端子に与える分圧回路（１５）とを備え、
   前記電源電圧が前記第２閾値以上になると、前記第８のトランジスタ（Ｎ５）が前記分圧回路（１５）の出力電圧に基づきオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする請求項１に記載のバンドギャップ基準電圧回路。
3. 前記スイッチ素子（Ｐ６）は、第７のトランジスタ（Ｐ６）であり、
   前記電源電圧判定回路（１３０ａ）は、
   前記電源とグランドとの間に配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
   前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
   前記第９のトランジスタ（Ｐ１’）とグランドとの間に配置される第２の抵抗素子（Ｒ６）とを備え、
   前記電源電圧が前記第２閾値以上になると前記第９のトランジスタ（Ｐ１’）がオンして、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第２の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位が低下して前記第７のトランジスタ（Ｐ６）が前記電源と前記第１、第２、第５、第６のトランジスタ（Ｐ１、Ｐ２、Ｐ４、Ｐ５）の電源側端子との間を接続させることを特徴とする請求項１に記載のバンドギャップ基準電圧回路。
4. 前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項３に記載のバンドギャップ基準電圧回路。
5. 前記第１、第９のトランジスタ（Ｐ１、Ｐ１’）は、互いにトラジスタサイズが同一に設定されることにより、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値と前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項４に記載のバンドギャップ基準電圧回路。
6. 第１、第２のトランジスタ（Ｐ１、Ｐ２）がそれぞれのゲート端子を前記第２のトランジスタ（Ｐ２）のグランド側端子に接続される第１のカレントミラー回路（１０）と、
   前記第１のトランジスタ（Ｐ１）とグランドとの間に配置される第３のトランジスタ（Ｎ１）と、前記第２のトランジスタ（Ｐ２）とグランドとの間に配置される第４のトランジスタ（Ｎ２）とを備え、前記第３、第４のトランジスタがそれぞれのゲート端子を前記第３のトランジスタ（Ｎ１）の電源側端子に接続される第２のカレントミラー回路（１１）とを備え、
   前記第１、第２のカレントミラー回路の作動に基づき一定の基準電圧（ＶＲＥＦ）を出力する電圧生成回路（１１０）と、
   電源と前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子との間に配置される第５のトランジスタ（Ｐ４）と、前記電源と前記グランドとの間に配置されて前記第１のトランジスタ（Ｐ１）とともに第３のカレントミラー回路（１４）を構成する第６のトランジスタ（Ｐ５）と、前記第６のトランジスタとグランドとの間に配置されて前記電源から前記第６のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサ（Ｃ１）と、前記第６のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第１の抵抗素子（Ｒ３ａ）とを備え、
   前記第１の抵抗素子による放電により前記コンデンサのプラス電極側電位が第１閾値未満であるときに前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオンして前記電源から前記第５のトランジスタ（Ｐ４）を通してスタートアップ電流を前記第３、第４のトランジスタ（Ｎ１、Ｎ２）のゲート端子に流して前記第１、第２のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第１閾値以上であるときには前記プラス電極側電位に基づいて前記第５のトランジスタ（Ｐ４）がオフするスタートアップ回路（１２０）と、
   前記電源から出力される電源電圧を第２、第３の抵抗素子（Ｒ８、Ｒ９）で分圧した分圧電圧を出力する分圧回路を備え、
   前記電圧生成回路から出力される基準電圧（ＶＲＥＦ）よりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路（２１）と、
   前記第１のトランジスタ（Ｐ１）をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路（１３０ｂ）と、
   前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第１のトランジスタ（Ｐ１）のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路（２２）と、を備えることを特徴とするパワーオンリセット回路。
7. 前記電源電圧判定回路（１３０ｂ）は、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、
   前記基準電圧（ＶＲＥＦ）よりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、
   前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをＯＲ演算するＯＲ回路であり、
   前記電源電圧判定回路からハイレベル信号が出力されているときには前記ＯＲ回路の出力信号レベルを維持し、
   前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記ＯＲ回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記ＯＲ回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする請求項６に記載のパワーオンリセット回路。
8. 前記電源電圧判定回路（１３０ｂ）は、
   前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第１のトランジスタ（Ｐ１）のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、
   前記判定回路からハイレベル信号が出力されるときローレベル信号を前記ＯＲ回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記ＯＲ回路に出力するＮＯＴ回路（２０）とを備えることを特徴とする請求項７に記載のパワーオンリセット回路。
9. 前記判定回路は、
   前記電源とグランドとの間を配置される第７のトランジスタ（Ｐ６）と、
   前記第７のトランジスタ（Ｐ６）とグランドとの間を配置される第４の抵抗素子（Ｒ４ａ）と、
   前記電源とグランドとの間を配置されて、電源側端子が前記第７のトランジスタ（Ｐ６）のゲート端子に接続される第８のトランジスタ（Ｎ５）と、
   前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第９のトランジスタ（Ｐ１’）と、
   前記第９のトランジスタ（Ｐ１’）のグランド側端子とグランドとの間に配置される第５の抵抗素子（Ｒ６）とを備え、
   前記第９のトランジスタ（Ｐ１’）をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第１のトランジスタ（Ｐ１）の前記ゲート電圧の閾値以上になっており、
   前記電源電圧が前記第９のトランジスタ（Ｐ１’）のゲート電圧の閾値未満であるときには、前記第９のトランジスタ（Ｐ１’）がオフし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオフすることにより前記第７のトランジスタ（Ｐ６）をオフして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第２の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からローレベル信号が前記ＮＯＴ回路に出力され、
   前記電源電圧が前記第９のトランジスタ（Ｐ１’）の前記ゲート電圧の閾値以上になると、前記第９のトランジスタ（Ｐ１’）がオンし、前記第９のトランジスタ（Ｐ１’）のグランド側端子と前記第５の抵抗素子（Ｒ６）との間の共通接続端子（５０）から出力される電圧に応じて前記第８のトランジスタ（Ｎ５）がオンすることにより、前記第７のトランジスタ（Ｐ６）のゲート端子の電位を低下させて前記第７のトランジスタ（Ｐ６）をオンして、前記第７のトランジスタ（Ｐ６）のグランド側端子と前記第４の抵抗素子（Ｒ４ａ）との間の共通接続端子（５２）からハイレベル信号が前記ＮＯＴ回路に出力されることを特徴とする請求項８に記載のパワーオンリセット回路。
10. 前記電圧生成回路（１１０）は、
    前記電源とグランドとの間に配置されて、前記第２のトランジスタ（Ｐ２）とともに第４のカレントミラー回路（１３）を構成する第１０のトランジスタ（Ｐ３）と、
    前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間に配置される第７の抵抗素子（Ｒ２）と、
    前記第７の抵抗素子（Ｒ２）とグランドとの間に配置されるダイオード（Ｄ１）と、を備え、
    前記第１０のトランジスタ（Ｐ３）のグランド側端子とグランドとの間の共通接続端子（６２）から前記基準電圧（ＶＲＥＦ）が出力されることを特徴とする請求項６ないし９のいずれか１つに記載のパワーオンリセット回路。

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