JP2014168199A - 入力回路および電源回路 - Google Patents

Abstract

【課題】半導体回路へ入力される電圧を制限可能な入力回路、および、そのような入力回路を含む電源回路を提供する。
【解決手段】入力回路は、第１のｎＭＯＳトランジスタＱｎ１と、抵抗素子Ｒ１と、を備える。前記第１のｎＭＯＳトランジスタＱｎ１は、外部から電圧が入力される入力端子に接続されたドレインと、半導体回路に入力される電源電圧より高いバイアス電圧が供給されるゲートと、前記半導体回路に接続されたソースと、を有し、耐圧が前記半導体回路に入力される電源電圧より高い。前記抵抗素子Ｒ１は、一端が前記第１のｎＭＯＳトランジスタＱｎ１のソースに接続され、他端が前記半導体回路の基準電位に接続される。
【選択図】図１

Description

本発明の実施形態は、入力回路および電源回路に関する。

電源回路の一種であるＤＣ−ＤＣコンバータは、直流電圧である入力電圧を、別の直流電圧に変換して出力するものである。ＤＣ−ＤＣコンバータの少なくとも一部は、半導体回路を用いて構成されることが多い。通常、半導体回路には許容される最大電圧が耐圧として定められている。この耐圧より高い電圧が印加されると、半導体回路は破壊されるおそれがある。

特開２０００−８２９４７号公報

半導体回路へ入力される電圧を制限可能な入力回路、および、そのような入力回路を含む電源回路を提供する。

実施形態によれば、入力回路は、第１のｎＭＯＳトランジスタと、抵抗素子と、を備える。前記第１のｎＭＯＳトランジスタは、外部から電圧が入力される入力端子に接続されたドレインと、半導体回路に入力される電源電圧より高いバイアス電圧が供給されるゲートと、前記半導体回路に接続されたソースと、を有し、耐圧が前記半導体回路に入力される電源電圧より高い。前記抵抗素子は、一端が前記第１のｎＭＯＳトランジスタのソースに接続され、他端が前記半導体回路の基準電位に接続される。

第１の実施形態に係る入力回路１１を含む電源回路１００の概略構成を示すブロック図。 イネーブル電圧Ｖｅｎとイネーブル出力電圧Ｖｅｎ＿ｏｕｔとの関係を模式的に示すグラフ。 イネーブル電圧Ｖｅｎとイネーブル電流Ｉｅｎとの関係を示すシミュレーション波形図。 入力回路１１ａの内部構成を示す回路図。 第２の実施形態に係る入力回路に用いられるバイアス電圧生成回路１５の一例を示す回路図。 第３の実施形態に係る入力回路１１ｂの内部構成の一例を示す回路図。 イネーブル電圧Ｖｅｎと電圧Ｖａとの関係を模式的に示すグラフ。 電圧Ｖａとイネーブル出力電圧Ｖｏｕｔ＿ｅｎとの関係を模式的に示すグラフ。 イネーブル電圧Ｖｅｎと、イネーブル電流Ｉｅｎとの関係を示すシミュレーション波形図。 入力回路１１ｃの内部構成を示す回路図。 イネーブル電圧Ｖｅｎと、イネーブル電流Ｉｅｎとの関係を示すシミュレーション波形図。 入力回路１１ｄの内部構成を示す回路図。 入力回路１１ｅの内部構成を示す回路図。 第４の実施形態に係る入力回路２５を含む電源回路１００ａの概略構成を示すブロック図。 第５の実施形態に係る入力回路２６を含む電源回路１００ｂの概略構成を示すブロック図。 ソフトスタート電圧Ｖｓｓの時間変化を模式的に示す図。 電源回路１００ｃの概略構成を示すブロック図。

以下、実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、第１の実施形態に係る入力回路１１を含む電源回路１００の概略構成を示すブロック図である。この電源回路１００はＤＣ−ＤＣコンバータであり、直流電圧である入力電圧Ｖｉｎ（例えば５Ｖ）を、同じく直流電圧であって電圧値の異なる出力電圧Ｖｏｕｔに変換し、負荷（不図示）に供給するものである。

電源回路１００は、起動制御部１と、制御回路２と、スイッチング電圧生成部３と、出力電圧生成部２０とを備えている。同図は、起動制御部１、制御回路２およびスイッチング電圧生成部３が１つの半導体集積回路１０上に形成される構成例を示している。

半導体集積回路１０は、入力端子として、入力電圧Ｖｉｎが供給される入力端子ＩＮと、電源電圧Ｖｒｅｇ（例えば５Ｖ）が供給される電源端子ＲＥＧと、接地電圧Ｖｇｎｄが供給される接地端子ＧＮＤと、イネーブル電圧Ｖｅｎが入力されるイネーブル端子ＥＮと、フィードバック電圧Ｖｆｂが入力されるフィードバック端子ＦＢとを備えている。また、半導体集積回路１０は、出力端子として、スイッチング電圧Ｖｓｗが出力されるスイッチング端子ＳＷを備えている。

半導体集積回路１０内の起動制御部１は、電源回路１００の起動を制御するためのイネーブル電圧Ｖｅｎを考慮して、電源回路１００を動作させるか否かを制御するシャットダウン信号ＳＤ（第１の制御信号）を生成する。このシャットダウン信号ＳＤは、半導体集積回路１０内の各回路へ入力される。

制御回路２は、シャットダウン信号ＳＤが電源回路１００を動作させないことを示す場合には、停止する。シャットダウン信号ＳＤが電源回路１００を動作させることを示す場合、制御回路２は、出力電圧Ｖｏｕｔに比例するフィードバック電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔを所望の電圧値に近づけるための制御信号ＣＮＴ（第２の制御信号）を生成する。より具体的には、制御回路２は、所定の参照電圧Ｖｒｅｆと、フィードバック電圧Ｖｆｂとの差に応じた制御信号ＣＮＴを生成する。

スイッチング電圧生成部３は、シャットダウン信号ＳＤが電源回路１００を動作させないことを示す場合には、停止する。シャットダウン信号ＳＤが電源回路１００を動作させることを示す場合、スイッチング電圧生成部３は、制御信号ＣＮＴに応じて、スイッチング電圧Ｖｓｗを出力する。より具体的には、スイッチング電圧生成部３は、参照電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂとの差が小さくなるよう、スイッチング電圧Ｖｓｗとして、入力電圧Ｖｉｎまたは接地電圧Ｖｇｎｄを出力する。

半導体集積回路１０の外部に設けられる出力電圧生成部２０は、スイッチング電圧生成部３の出力であるスイッチング電圧Ｖｓｗから、直流電圧である出力電圧Ｖｏｕｔを生成する。また、出力電圧生成部２０は出力電圧Ｖｏｕｔに比例するフィードバック電圧Ｖｆｂを生成する。フィードバック電圧Ｖｆｂは半導体集積回路１０のフィードバック端子ＦＢに入力される。

本実施形態の特徴の１つは、起動制御部１内に入力回路１１を設けることである。以下、起動制御部１について詳しく説明する。

起動制御部１は、入力回路１１と、インバータ回路１２と、保護回路１３と、論理和回路１４とを有する。インバータ回路１２および論理和回路１４は半導体回路からなる論理回路である。

入力回路１１は、外部からイネーブル電圧Ｖｅｎが入力されるイネーブル端子ＥＮと、半導体回路であるインバータ回路１２との間に設けられる。本電源回路１００のユーザは、電源回路１００を動作させる場合には、イネーブル電圧Ｖｅｎをハイに設定する。一方、ユーザは、電源回路１００を停止させる場合には、イネーブル電圧Ｖｅｎをロウに設定する。そして、入力回路１１はイネーブル電圧Ｖｅｎと論理が等しいイネーブル出力電圧Ｖｅｎ＿ｏｕｔを生成する。

ここで、イネーブル端子ＥＮには、例えばマイコンからイネーブル電圧Ｖｅｎが入力される。この場合、イネーブル電圧Ｖｅｎのハイは例えば５Ｖであり、電源電圧Ｖｒｅｇとほぼ等しい。また、イネーブル端子ＥＮには高電圧電源から直接イネーブル電圧Ｖｅｎが入力されることもある。この場合、イネーブル電圧Ｖｅｎのハイは例えば２０Ｖであり、電源電圧Ｖｒｅｇよりかなり高い。

そこで、イネーブル電圧Ｖｅｎが高い場合であっても、入力回路１１は電圧値がインバータ回路１２の耐圧より低い電圧に制限されたイネーブル出力電圧Ｖｅｎ＿ｏｕｔを生成する。具体的な入力回路１１の回路構成の例は後述する。

インバータ回路１２はイネーブル出力電圧Ｖｅｎ＿ｏｕｔを論理反転する。インバータ回路１２に入力される電源電圧Ｖｒｅｇに対し、インバータ回路１２の論理閾値は約Ｖｒｅｇ／２である。インバータ回路１２は半導体回路から構成される。本実施形態では、インバータ回路１２が、ｐＭＯＳ（p-type Metal Oxide Semiconductor）トランジスタおよびｎＭＯＳトランジスタ（n-type Metal Oxide Semiconductor）が、電源端子ＲＥＧと接地端子ＧＮＤとの間に縦続接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路であるとする。インバータ回路１２の耐圧は電源電圧Ｖｒｅｇ程度である。

保護回路１３は、例えば低電圧保護回路および過熱保護回路を含む。低電圧保護回路は、出力電圧Ｖｏｕｔが所定値以下になったことが検出されると、保護回路１３の出力信号をハイに設定する。また、過熱保護回路は、半導体集積回路１０の温度が所定値を超えたことが検出されると、保護回路１３の出力信号をハイに設定する。

論理和回路１４は、インバータ回路１２および保護回路１３からの出力信号の論理和を算出し、シャットダウン信号ＳＤを生成する。すなわち、インバータ回路１２および保護回路１３の少なくとも一方がハイを出力する場合、論理和回路１４はシャットダウン信号ＳＤをハイに設定する。シャットダウン信号ＳＤは半導体集積回路１０内の各部へ供給される。そして、シャットダウン信号ＳＤがハイである場合、半導体集積回路１０内の各部は動作を停止する。

続いて、入力回路１１の回路構成について説明する。入力回路１１は、ｎＭＯＳトランジスタＱｎ１と、抵抗素子Ｒ１とを有する。

トランジスタＱｎ１は、イネーブル端子ＥＮに接続されたドレインと、バイアス電圧Ｖｂｉａｓが供給されるゲートと、インバータ回路１２の入力端子に接続されるソースとを有する。すなわち、トランジスタＱｎ１のソース電圧が、イネーブル出力電圧Ｖｅｎ＿ｏｕｔとして、インバータ回路１２に入力される。

バイアス電圧Ｖｂｉａｓは、半導体集積回路１０にバイアス端子を設けて外部から供給されてもよいし、半導体集積回路１０の内部で生成されてもよい。バイアス電圧Ｖｂｉａｓはインバータ回路１２に入力される電源電圧Ｖｒｅｇより高く、例えば５．７Ｖである。このように設定することで、イネーブル出力電圧Ｖｅｎ＿ｏｕｔの電圧値を所定値以下に制限できるだけでなく、インバータ回路１２に貫通電流が流れるのを防止できる。この点については後述する。

また、トランジスタＱｎ１はＤＭＯＳ（Double Diffusion MOS）などの高耐圧のトランジスタである。より具体的には、トランジスタＱｎ１の耐圧はインバータ回路１２の電源電圧Ｖｒｅｇより高い。高耐圧のトランジスタＱｎ１を用いる理由は、ゲートに印加されるバイアス電圧Ｖｂｉａｓが電源電圧Ｖｒｅｇより高いためである。

抵抗素子Ｒ１の一端はトランジスタＱｎ１のソースに接続される。抵抗素子Ｒ１の他端は接地電圧Ｖｇｎｄ（基準電位）が供給される。抵抗素子Ｒ１はイネーブル出力電圧Ｖｅｎ＿ｏｕｔを固定するためのプルダウン抵抗である。抵抗素子Ｒ１の抵抗値Ｒ１は例えば５００ｋΩである。

続いて、入力回路１１がイネーブル出力電圧Ｖｅｎ＿ｏｕｔの電圧値を制限する動作について説明する。なお、以下の説明では、電源電圧Ｖｒｅｇ＝５Ｖ、バイアス電圧Ｖｂｉａｓ＝５．７Ｖ、トランジスタＱｎ１の閾値電圧Ｖｔｈｎ＝０．７Ｖ、抵抗値Ｒ１＝５００ｋΩを仮定している。

図２は、入力回路１１に入力されるイネーブル電圧Ｖｅｎと、入力回路１１が出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔとの関係を模式的に示すグラフである。図示のように、イネーブル電圧Ｖｅｎがロウ（０Ｖ）の場合、入力回路１１はイネーブル出力電圧Ｖｅｎ＿ｏｕｔをロウ（０Ｖ）に設定する。一方、イネーブル電圧Ｖｅｎがハイ（５Ｖまたは２０Ｖ）の場合、入力回路１１はイネーブル出力電圧Ｖｅｎ＿ｏｕｔをハイ（５Ｖ）に設定する。以下、より具体的に説明する。

イネーブル電圧Ｖｅｎが所定値より低い場合、より具体的にはイネーブル電圧ＶｅｎがＶｂｉａｓ−Ｖｔｈｎ（＝５Ｖ）より低い場合、トランジスタＱｎ１は非飽和領域（オン抵抗領域）で動作する。そのため、トランジスタＱｎ１のソース電圧（すなわち、イネーブル出力電圧Ｖｅｎ＿ｏｕｔの電圧）はほぼイネーブル電圧Ｖｅｎと等しい。よって、トランジスタＱｎ１を設けたことによる影響はほとんどない。

一方、バイアス電圧Ｖｅｎが所定値より高い場合、より具体的にはイネーブル電圧ＶｅｎがＶｂｉａｓ−Ｖｔｈｎ（＝５Ｖ）程度あるいはそれ以上である場合、トランジスタＱｎ１は飽和領域で動作する。そのため、イネーブル出力電圧Ｖｅｎ＿ｏｕｔの電圧はＶｂｉａｓ−Ｖｔｈｎ（＝５Ｖ）に制限される。
このようにして、入力回路１１は、イネーブル電圧Ｖｅｎが高い場合であっても、イネーブル出力電圧Ｖｅｎ＿ｏｕｔをＶｂｉａｓ−Ｖｔｈｎに制限する。トランジスタＱｎ１の閾値電圧Ｖｔｈｎを考慮してバイアス電圧Ｖｂｉａｓを適切に設定することにより、イネーブル出力電圧Ｖｅｎ＿ｏｕｔを所望の電圧値に制限できる。

イネーブル出力電圧Ｖｅｎ＿ｏｕｔは、図１のインバータ回路１２により、約２．５Ｖを論理閾値として反転され、論理和回路１４に入力される。

以上をまとめると、イネーブル信号Ｖｅｎがロウ（０Ｖ）に設定された場合、入力回路１１が出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔは０Ｖとなる。よって、インバータ回路１２はハイを出力する。結果として、論理和回路１４が出力するシャットダウン信号ＳＤはハイになり、電源回路１００は停止する。

一方、イネーブル信号Ｖｅｎがハイ（５Ｖまたは２０Ｖ）に設定された場合、入力回路１１が出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔは５Ｖとなる。よって、インバータ回路１２はロウを出力する。結果として、論理和回路１４が出力するシャットダウン信号ＳＤはロウになり、電源回路１００は動作する。

ところで、バイアス電圧Ｖｂｉａｓを電源電圧Ｖｒｅｇと等しくすることも考えられる。この場合、イネーブル出力電圧Ｖｅｎ＿ｏｕｔはＶｂｉａｓ−Ｖｔｈｎ（＝Ｖｒｅｇ−Ｖｔｈｎ＝４．３Ｖ）に制限される。この電圧Ｖｂｉａｓ−Ｖｔｈｎはインバータ回路１２内部のｎＭＯＳトランジスタの閾値電圧より高い。よって、このｎＭＯＳトランジスタはオンする。また、この電圧Ｖｂｉａｓ−Ｖｔｈｎと、電源電圧Ｖｒｅｇとの差は０．７Ｖであってインバータ回路１２内部のｐＭＯＳトランジスタの閾値電圧（約０．７Ｖ）以上である。よって、このｐＭＯＳトランジスタもオンする。このように、インバータ回路１２内部のｎＭＯＳトランジスタだけでなく、ｐＭＯＳトランジスタまでもオンしてしまう。よって、インバータ回路１２に定常的な貫通電流が流れ、入力回路１１の消費電流が大きくなってしまう。

これに対して本実施形態では、電源電圧Ｖｒｅｇより高いバイアス電圧Ｖｂｉａｓを用いる。したがって、イネーブル出力電圧Ｖｅｎ＿ｏｕｔはＶｂｉａｓ−Ｖｔｈｎ（＞Ｖｒｅｇ−Ｖｔｈｎ）に制限される。よって、インバータ回路１２内部のｐＭＯＳトランジスタはオフを維持する。したがって、インバータ回路１２に貫通電流が流れるのを防げる。

このように、バイアス電圧ＶｂｉａｓからトランジスタＱｎ１の閾値電圧Ｖｔｈｎを差し引いた電圧がインバータ回路１２に入力されたときに、インバータ回路１２に流れる貫通電流が所定値以下となるよう（好ましくは流れないよう）、言い換えると、インバータ回路１２内のｐＭＯＳトランジスタがオフするよう、バイアス電圧Ｖｂｉａｓが設定される。

なお、インバータ回路１２内部のｐＭＯＳトランジスタを確実にオフするためには、下記（１）式の関係を満たすのが望ましい。

Ｖｂｉａｓ−Ｖｔｈｎ＞Ｖｒｅｇ−Ｖｔｈｐ ・・・（１）
ここで、Ｖｔｈｐはインバータ回路１２のｐＭＯＳトランジスタの閾値電圧である。ＶｔｈｎとＶｔｈｐがほぼ等しい場合には、上記（１）式は下記（２）式で表され、バイアス電圧Ｖｂｉａｓは電源電圧Ｖｒｅｇより高ければよいことになる。

Ｖｂｉａｓ＞Ｖｒｅｇ ・・・（２）
図３は、イネーブル電圧Ｖｅｎと、イネーブル端子ＥＮから入力回路１１に流れるイネーブル電流Ｉｅｎとの関係を示すシミュレーション波形図である。

イネーブル電圧Ｖｅｎが５Ｖ以下の場合、上述のようにＶｅｎ＿ｏｕｔ≒Ｖｅｎである。よって、イネーブル電流Ｉｅｎ＝Ｖｅｎ＿ｏｕｔ／Ｒ１≒Ｖｅｎ／Ｒ１であり、イネーブル電流Ｉｅｎはイネーブル電圧Ｖｅｎとほぼ比例する。

一方、イネーブル電圧Ｖｅｎが５Ｖ以上の場合、上述のようにＶｅｎ＿ｏｕｔ＝Ｖｂｉａｓ−Ｖｔｈｎであり、イネーブル出力電圧Ｖｅｎ＿ｏｕｔはバイアス電圧Ｖｅｎに依らず一定である。よって、イネーブル電流Ｉｅｎ＝（Ｖｂｉａｓ−Ｖｔｈｎ）／Ｒ１（＝１０．０μＡ）である。このように、イネーブル電圧Ｖｅｎが高くなっても、イネーブル電流Ｉｅｎが大幅に増大することはなく、イネーブル電流Ｉｅｎをほぼ一定に制限できる。

このように、第１の実施形態では、イネーブル電圧Ｖｅｎが、高耐圧のトランジスタＱｎ１を介して、インバータ回路１２に入力される。そして、トランジスタＱｎ１のゲートには、電源電圧Ｖｒｅｇより高いバイアス電圧Ｖｂｉａｓを供給する。そのため、インバータ回路１２に入力されるイネーブル出力電圧Ｖｅｎ＿ｏｕｔの電圧を制限できるとともに、インバータ回路１２に貫通電流が流れるのを防止できる。

なお、図１の入力回路１１はあくまで一例であり、種々の変形例が考えられる。例えば、図４に示す入力回路１１ａのように、図２のプルダウン用の抵抗素子Ｒ１に代えて、プルアップ用の抵抗素子Ｒ１’を設けてもよい。この抵抗素子Ｒ１’は、一端がトランジスタＱｎ１のソースに接続され、他端に電源電圧Ｖｒｅｇ（基準電位）が供給される。また、図１において、インバータ回路１２に代えてヒステリシス特性を有するシュミットインバータ回路を設け、イネーブル出力電圧Ｖｅｎ＿ｏｕｔの安定化を図ってもよい。

（第２の実施形態）
以下に説明する第２の実施形態では、起動制御部１がバイアス電圧生成回路を有し、バイアス電圧生成回路が電源電圧Ｖｒｅｇからバイアス電圧Ｖｂｉａｓを生成する。

図５は、第２の実施形態に係る入力回路に用いられるバイアス電圧生成回路１５の一例を示す回路図である。このバイアス電圧生成回路１５は図１の起動制御部１内に設けられる。バイアス電圧生成回路１５は、入力電圧Ｖｉｎが供給される端子ＩＮと接地端子ＧＮＤとの間に縦続接続される電流源ＩＳ１、ｎｐｎバイポーラトランジスタＱ１１およびツェナーダイオードＤｚ１と、端子ＩＮと電源端子ＲＥＧとの間に接続されるｎｐｎバイポーラトランジスタＱ１２とを有する。トランジスタＱ１１のコレクタおよびベース、ならびに、トランジスタＱ１２のベースの電圧は、バイアス電圧Ｖｂｉａｓとして図２に示す入力回路１１に供給される。

このバイアス電圧生成回路１５において、トランジスタＱ１２のベース電圧であるバイアス電圧Ｖｂｉａｓは、電源電圧Ｖｒｅｇより、トランジスタＱ１２のベース−エミッタ間電圧Ｖｂｅだけ高く、下記（３）式を満たす。

Ｖｂｉａｓ＝Ｖｒｅｇ＋Ｖｂｅ ・・・（３）
ここで、Ｖｂｅは約０．７Ｖである。このようにして、バイアス電圧生成回路１５は電源電圧Ｖｒｅｇより高いバイアス電圧Ｖｂｉａｓを生成できる。

このように、第２の実施形態では、簡易な構成のバイアス電圧生成回路１５で、電源電圧Ｖｒｅｇから、これより高いバイアス電圧Ｖｂｉａｓを生成できる。

（第３の実施形態）
以下に説明する第３の実施形態は、イネーブル電圧Ｖｅｎの論理閾値が１．２Ｖ程度であるＴＴＬ（Transistor-Transistor-Logic）レベルのイネーブル信号Ｖｅｎが入力され得ることを念頭に置いた入力回路に関する。また、第３の実施形態はヒステリシス特性を持つ入力回路に関する。以下、第１の実施形態との相違点を中心に説明する。

図６は、第３の実施形態に係る入力回路１１ｂの内部構成の一例を示す回路図である。この入力回路１１ｂは、図１において、外部からイネーブル電圧Ｖｅｎが入力されるイネーブル端子ＥＮと、半導体回路であるインバータ回路１２との間に設けられる。図６の入力回路１１ｂは、トランジスタＱｎ１〜Ｑｎ３と、抵抗素子Ｒ１〜Ｒ４と、インバータ回路ＩＮＶとを備えている。

トランジスタＱｎ１は、ネーブル端子ＥＮに接続されるドレインと、電源電圧Ｖｒｅｇが供給されるゲートと、トランジスタＱｎ２のゲートに接続されるソースとを有する。

このように、トランジスタＱｎ１のソースは、インバータ回路のような論理回路ではなく、トランジスタＱｎ２のゲートに接続される。トランジスタＱｎ２には、抵抗素子Ｒ２〜Ｒ４により制限された電流しか流れない。よって、電源端子ＲＥＧから、抵抗素子Ｒ２、トランジスタＱｎ２および抵抗素子Ｒ３，Ｒ４を介して、接地端子ＧＮＤに流れる電流は、通常の論理回路に流れる貫通電流よりは小さい。

そのため、トランジスタＱｎ１のゲートには、電源電圧Ｖｒｅｇより高い電圧を供給しなくてもよい。また、ゲートに電源電圧Ｖｒｅｇを供給するので、トランジスタＱｎ１は高耐圧のトランジスタでなくてもよい。

抵抗素子Ｒ１はプルダウン用の抵抗素子である。そして、抵抗素子Ｒ１の一端はトランジスタＱｎ１のソースに接続され、他端に接地電圧Ｖｇｎｄが供給される。

抵抗素子Ｒ２、トランジスタＱｎ２、抵抗素子Ｒ３および抵抗素子Ｒ４は、この順に、電源端子ＲＥＧと接地端子ＧＮＤとの間に縦続接続される。トランジスタＱｎ２のゲートは、トランジスタＱｎ１のソースと抵抗素子Ｒ１との接続ノードＶａに接続される。

トランジスタＱｎ３は抵抗素子Ｒ４と並列接続される。インバータ回路ＩＮＶの入力端子は、抵抗素子Ｒ２とトランジスタＱｎ２との接続ノードＶｂと接続される。また、インバータ回路ＩＮＶの出力端子はトランジスタＱｎ３のゲートに接続される。そして、インバータ回路ＩＮＶの出力端子の電圧がイネーブル出力電圧Ｖｅｎ＿ｏｕｔとして、図１のインバータ回路１２に入力される。

以下、入力回路１１ｂの動作、特にヒステリシス特性について説明する。

図７は、イネーブル電圧Ｖｅｎと電圧Ｖａとの関係を模式的に示すグラフである。両電圧の関係は、図２におけるイネーブル電圧Ｖｅｎとイネーブル出力電圧Ｖｅｎ＿ｏｕｔとの関係とほぼ等しい。ただし、図６では、トランジスタＱｎ１のゲートに電源電圧Ｖｒｅｇが供給される。そのため、電圧Ｖａは、電源電圧ＶｒｅｇからトランジスタＱｎ１の閾値電圧Ｖｔｈｎを差し引いた値で飽和する。

このように、電圧ＶａはＶｒｅｇ−Ｖｔｈｎで飽和する。よって、以下では、電圧Ｖａが０〜（Ｖｒｅｇ−Ｖｔｈｎ）である範囲について説明する。この範囲ではＶｅｎ＝Ｖａである。

図８は、電圧Ｖａとイネーブル出力電圧Ｖｏｕｔ＿ｅｎとの関係を模式的に示すグラフである。電圧Ｖａが低い場合、図６のトランジスタＱｎ２はオフである。よって、抵抗素子Ｒ２に電流はほとんど流れず、電圧Ｖｂはほぼ電源電圧Ｖｒｅｇである。このとき、インバータ回路ＩＮＶは電源電圧Ｖｒｅｇである電圧Ｖｂを反転してロウであるイネーブル出力電圧Ｖｅｎ＿ｏｕｔを出力する。これにより、トランジスタＱｎ３はオフする。

電圧Ｖａが上昇してトランジスタＱｎ２の閾値を超えると、トランジスタＱｎ２はオンする。よって、電圧Ｖａの上昇に伴って、電源端子ＲＥＧから、抵抗素子Ｒ２、トランジスタＱｎ２および抵抗素子Ｒ３，Ｒ４を介して、接地端子ＧＮＤへ流れる電流が増加する。その結果、抵抗素子Ｒ２での電圧降下により、電圧Ｖｂは下がる。

電圧Ｖｂがインバータ回路ＩＮＶの論理閾値Ｖｉｎｖになると、インバータ回路ＩＮＶはハイ（すなわち電源電圧Ｖｒｅｇ）であるイネーブル出力電圧Ｖｅｎ＿ｏｕｔを出力する。このとき、電圧Ｖｂ＝Ｖｉｎｖであり、トランジスタＱｎ２のソース電圧はＶａ−Ｖｔｈ２＝Ｖｅｎ−Ｖｔｈ２（Ｖｔｈ２はトランジスタＱｎ２の閾値電圧）である。このことと、抵抗素子Ｒ２に流れる電流と抵抗素子Ｒ３，Ｒ４に流れる電流とが等しいことから、下記（３）式が成立する。

(Vreg - Vinv) / R2 = (Ven - Vth2) / (R3 + R4) ・・・（３）
上記（３）式から、インバータ回路ＩＮＶが出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔがロウからハイに論理反転するときのイネーブル電圧ＶｅｎＨは下記（４）式で表される。

VenH = (Vreg - Vinv) * (R3 + R4) / R2 + Vth2 ・・・（４）
このイネーブル電圧ＶｅｎＨがＴＴＬレベルの論理閾値より高くなるよう、適切な抵抗素子Ｒ２〜Ｒ４が用いられる。以降、電圧ＶａがＶｒｅｇ−Ｖｔｈｎまで上昇しても、インバータ回路ＩＮＶが出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔはハイである。

なお、インバータ回路ＩＮＶの出力がハイであるとき、トランジスタＱｎ３はオンする。よって、抵抗素子Ｒ４は端子間が短絡しているとみなせる。

次に、電圧Ｖａが下がると、電源端子ＲＥＧから、抵抗素子Ｒ２、トランジスタＱｎ２、抵抗素子Ｒ３およびトランジスタＱｎ３を介して、接地端子ＧＮＤへ流れる電流が減少する。その結果、抵抗素子Ｒ２での電圧降下は小さくなり、電圧Ｖｂは上がる。

電圧ＶｂがトランジスタＩＮＶの論理閾値Ｖｉｎｖになると、インバータ回路ＩＮＶはロウであるイネーブル出力電圧Ｖｅｎ＿ｏｕｔを出力する。このとき、電圧Ｖｂ＝Ｖｉｎｖであり、トランジスタＱｎ２のソース電圧はＶａ−Ｖｔｈ２＝Ｖｅｎ−Ｖｔｈ２である。このことと、抵抗素子Ｒ４は端子間が短絡しているとみなせることと、抵抗素子Ｒ２に流れる電流と抵抗素子Ｒ３に流れる電流とが等しいこととから、下記（５）式が成立する。

(Vreg - Vinv) / R2 = (Ven - Vth2) / R3 ・・・（５）
上記（５）式から、インバータ回路ＩＮＶが出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔがハイからロウに論理反転するときのイネーブル電圧ＶｅｎＬは下記（６）式で表される。

VenL = (Vreg - Vinv) * R3 / R2 + Vth2 ・・・（６）
このイネーブル電圧ＶｅｎＬがＴＴＬレベルの論理閾値より低くなるよう、適切な抵抗素子Ｒ２，Ｒ３が用いられる。以降、電圧Ｖａが０Ｖまで下がっても、インバータ回路ＩＮＶが出力するイネーブル出力電圧Ｖｅｎ＿ｏｕｔはロウである。

以上のようにして、入力回路１１ｂは、入力されるイネーブル電圧Ｖｅｎと論理が等しく、かつ、ヒステリシス特性を有するイネーブル出力電圧Ｖｅｎ＿ｏｕｔを生成できる。

図９は、イネーブル電圧Ｖｅｎと、イネーブル端子ＥＮから入力回路１１ｂに流れるイネーブル電流Ｉｅｎとの関係を示すシミュレーション波形図である。図示のように、イネーブル電圧ＶｅｎがＶｒｅｇ−Ｖｔｈｎ（＝約４．２Ｖ）以下である場合、イネーブル電流Ｉｅｎはほぼイネーブル電圧Ｖｅｎに比例する。そして、イネーブル電圧がＶｒｅｇ−Ｖｔｈｎを超えても、イネーブル電流Ｉｅｎはほぼ一定に制限される。

このように、第３の実施形態では、ＴＴＬレベルのイネーブル信号Ｖｅｎを受け付けることが可能な入力回路１１ｂが実現される。また、インバータ回路ＩＮＶの出力をトランジスタＱｎ３のゲートに入力するため、シュミットインバータ回路を用いなくても、入力回路１１ｂにヒステリシス特性を持たせることができる。さらに、電源電圧Ｖｒｅｇより高い電圧を用いないため、入力回路１１ｂの構成を簡略化できる。

なお、図６の入力回路１１ｂはあくまで一例であり、種々の変形例が考えられる。例えば、図１０に示す入力回路１１ｃのように、図６のプルダウン用の抵抗素子Ｒ１に代えて、プルアップ用の抵抗素子Ｒ１’を設けてもよい。この抵抗素子Ｒ１’は、一端がトランジスタＱｎ１のソースに接続され、他端に電源電圧Ｖｒｅｇが供給される。この場合、イネーブル電圧Ｖｅｎとイネーブル電流Ｉｅｎとの関係は図１１のようになる。

また、入力回路にヒステリシス特性を持たせる必要がない場合、図１２に示す入力回路１１ｄおよび図１３に示す入力回路１１ｅように、抵抗素子Ｒ４およびトランジスタＱｎ３を省略してもよい。

（第４の実施形態）
上述した第１〜第３の実施形態に係る入力回路は、図１の起動制御部１内に設けられるものであった。これに対し、以下に説明する第４の実施形態に係る入力回路は、制御回路２内に設けられる。

図１４は、第４の実施形態に係る入力回路２５を含む電源回路１００ａの概略構成を示すブロック図である。まずは、電源回路１００ａの構成を説明する。

制御回路２は、入力回路２５であるｎＭＯＳトランジスタＱｎ１１（第２のｎＭＯＳトランジスタ）と、エラーアンプ２１と、制御部２２とを有する。トランジスタＱｎ１１は、フィードバック端子ＦＢを介して出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂが入力されるドレインと、電源電圧Ｖｒｅｇが供給されるゲートと、エラーアンプ２１の負入力端子に接続されるソースとを有する。エラーアンプ２１の正入力端子には、所定の参照電圧Ｖｒｅｆが入力される。エラーアンプ２１は、トランジスタＱｎ１１のソース電圧と、参照電圧Ｖｒｅｆとの差を示す誤差電圧Ｖｅｒｒを生成し、制御部２２に入力する。制御部２２は誤差電圧Ｖｅｒｒに応じて制御信号ＣＮＴを生成する。

スイッチング電圧生成部３は、ドライバ３１と、ｐＭＯＳトランジスタＱｐ２１と、ｎＭＯＳトランジスタＱｎ２１とを有する。ドライバ３１は、制御信号ＣＮＴに応じて、トランジスタＱｐ２１，Ｑｎ２１用の駆動信号を生成する。トランジスタＱｐ２１，Ｑｎ２１は、入力端子ＩＮと接地端子ＧＮＤとの間に縦続接続される。トランジスタＱｐ２１，Ｑｎ２１の接続ノードは、スイッチング端子ＳＷに接続される。

出力電圧生成部２０は、半導体集積回路１０ａの外部に設けられ、コイルＬ１と、抵抗素子Ｒ１１，Ｒ１２と、コンデンサＣ１とを有する。コイルＬ１は、スイッチング端子ＳＷと、出力電圧Ｖｏｕｔを出力する電源回路１００ａの出力端子と、の間に接続される。抵抗素子Ｒ１１，Ｒ１２は、出力端子と接地との間に縦続接続される。抵抗素子Ｒ１１，Ｒ１２の接続ノードは、フィードバック端子ＦＢに接続される。コンデンサＣ１は出力端子と接地との間に接続される。

このように、本実施形態では、トランジスタＱｎ１１、エラーアンプ２１および制御部２２は半導体集積回路１０ａ上に形成され、抵抗素子Ｒ１１，Ｒ１２は半導体集積回路１０ａの外部に設けられる。そして、フィードバック電圧Ｖｆｂは、半導体集積回路１０ａの外部から、半導体集積回路１０ａの入力端子であるフィードバック端子ＦＢを介して、トランジスタＱｎ１１のドレインに入力される。

続いて、電源回路１００ａの動作を説明する。

出力電圧Ｖｏｕｔは抵抗素子Ｒ１１，Ｒ１２によって分圧される。分圧されて得られた電圧は、フィードバック電圧Ｖｆｂとしてフィードバック端子ＦＢに入力される。すなわち、トランジスタＱｎ１１のドレインには、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂ、より具体的には、出力電圧Ｖｏｕｔに比例するフィードバック電圧Ｖｆｂが入力される。

ここで、フィードバック電圧Ｖｆｂは、出力電圧Ｖｏｕｔを抵抗素子Ｒ１１，Ｒ１２で分圧して得られる電圧であるため、出力電圧Ｖｏｕｔよりも低い。しかしながら、フィードバック端子ＦＢに高い電圧が印加されてしまうことがある。例えば、フィードバック端子ＦＢと出力端子ＯＵＴとが半導体集積回路１０ａの外部でショートした場合である。出力電圧Ｖｏｕｔが電源電圧Ｖｒｅｇより高い場合、フィードバック端子ＦＢには電源電圧Ｖｒｅｇよりも高い電圧が印加される。仮にこのように高い電圧がエラーアンプ２１に入力されると、エラーアンプ２１が破壊される可能性がある。

そこで、本実施形態では、外部からフィードバック電圧Ｖｆｂが入力されるフィードバック端子ＦＢと、半導体回路であるエラーアンプ２１との間に、トランジスタＱｎ１１が設けられる。トランジスタＱｎ１１はエラーアンプ２１に対する入力回路２５であり、エラーアンプ２１への入力電圧を制限する。なお、本明細書では、素子１つを指して回路と呼ぶこともある。

トランジスタＱｎ１１のゲートには電源電圧Ｖｒｅｇが供給されている。したがって、フィードバック電圧ＶｆｂがＶｒｅｇ−Ｖｔｈ２（Ｖｔｈ２はトランジスタＱｎ１１の閾値電圧）より低い場合、トランジスタＱｎ１１は非飽和領域（オン抵抗領域）で動作する。そのため、トランジスタＱｎ１１のソース電圧（すなわち、エラーアンプ２１への入力電圧）はほぼフィードバック電圧Ｖｆｂと等しい。よって、トランジスタＱｎ１１を設けたことによる影響はほとんどない。

一方、フィードバック電圧ＶｆｂがＶｒｅｇ−Ｖｔｈ２程度あるいはそれ以上となると、トランジスタＱｎ１１は飽和領域で動作する。そのため、エラーアンプ２１への入力電圧はＶｒｅｇ−Ｖｔｈ２に制限される。すなわち、エラーアンプ２１への入力電圧は電源電圧Ｖｒｅｇより低く制限される。

エラーアンプ２１は、参照電圧Ｖｒｅｆと、トランジスタＱｎ１１のソース電圧との差に応じた誤差電圧Ｖｅｒｒを生成する。制御部２２は誤差電圧Ｖｅｒｒに基づいて制御信号ＣＮＴを生成する。

スイッチング電圧生成部３内のドライバ３１は、制御信号ＣＮＴに応じて、駆動信号ＤＲＶを生成する。駆動信号ＤＲＶは、トランジスタＱｐ２１用の駆動信号と、トランジスタＱｎ２１用の駆動信号を含む。

これらの駆動信号は、例えば、誤差電圧Ｖｅｒｒに応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号である。ここでのデューティ比とは、ＰＷＭ信号の周期とＰＷＭ信号がハイである期間との比を言う。ドライバ３１は、出力電圧Ｖｏｕｔが所望の値に近づくよう、言い換えると、フィードバック電圧Ｖｆｂに対応するトランジスタＱｎ１１のソース電圧が参照電圧Ｖｒｅｆに近づくよう、駆動信号を生成する。

具体的には、トランジスタＱｎ１１のソース電圧（すなわちフィードバック電圧Ｖｆｂ）が参照電圧Ｖｒｅｆより小さいほど、トランジスタＱｐ２１がオンする期間が長くなるよう、ＰＷＭ信号が生成される。逆に、フィードバック電圧Ｖｆｂが参照電圧Ｖｒｅｆより大きいほど、トランジスタＱｎ２１がオンする期間が長くなるよう、ＰＷＭ信号が生成される。

このような駆動信号ＤＲＶに応じてトランジスタＱｐ２１，Ｑｎ２１はオンまたはオフする。結果として、スイッチング端子ＳＷには、入力電圧Ｖｉｎと接地電圧Ｖｇｎｄとの間でスイッチングするスイッチング電圧Ｖｓｗが出力される。

以上のように、スイッチング電圧生成部３は、制御信号ＣＮＴに応じて、参照電圧ＶｒｅｆとトランジスタＱｎ１１のソース電圧との差が小さくなるよう、入力電圧Ｖｉｎまたは接地電圧Ｖｇｎｄを出力する
スイッチング電圧ＶｓｗはコイルＬ１の一端に入力される。出力端子Ｖｏｕｔ側を基準にすると、インダクタＬ１の端子間の電圧差は、トランジスタＱｐ２１がオンしているときはＶｉｎ−Ｖｏｕｔであり、トランジスタＱｎ２１がオンしているときはＶｇｎｄ−Ｖｏｕｔである。したがって、コイルＬ１には、正および負の電圧が交互に繰り返して印加され、コイルＬ１には三角波状の電流が流れる。

コイルＬ１に流れる電流と出力端子Ｖｏｕｔに接続された負荷（不図示）に流れる電流とが平衡すると、コンデンサＣ１に流れる直流電流が等価的に０となり、出力電圧Ｖｏｕｔが安定状態となる。

以上のようなフィードバック動作により、所望の出力電圧Ｖｏｕｔが得られる。

このように、第４の実施形態では、フィードバック端子ＦＢとエラーアンプ２１との間にトランジスタＱｎ１１が設けられる。そのため、エラーアンプ２１に高電圧が印加されるのを防止できる。

（第５の実施形態）
以下に説明する第５の実施形態は、ソフトスタート機能を有する電源回路に関する。ソフトスタート機能とは、電源電圧Ｖｒｅｇの投入時に、電源回路の出力電圧Ｖｏｕｔがなだらかに上昇するように制御する機能である。このソフトスタート機能により、電源回路が急に動作を開始して、負荷に大きな電流が流れるのを防止できる。

図１５は、第５の実施形態に係る入力回路２６を含む電源回路１００ｂの概略構成を示すブロック図である。以下、図１４との相違点を中心に説明する。

ソフトスタート機能を実現するために、電源回路１００ｂは、半導体集積回路１０ｂ上に形成される電流源２３および入力回路２６であるｎＭＯＳトランジスタＱｎ１２（第３のｎＭＯＳトランジスタ）と、半導体集積回路１０ｂの外部に設けられるコンデンサＣ２を備えている。また、半導体集積回路１０ｂは、入力端子として、ソフトスタート端子ＳＳを備えている。

トランジスタＱｎ１２は、電流源２３に接続されるドレインと、電源電圧Ｖｒｅｇが供給されるゲートと、ソフトスタート端子ＳＳを介してコンデンサＣ２の一端に接続されるソースとを有する。コンデンサＣ２の他端は接地される。そして、電流源２３はトランジスタＱｎ１２を介してコンデンサＣ２に電流を流す。

また、エラーアンプ２１ａは第１および第２正入力端子を有する。エラーアンプ２１ａの第１正入力端子には参照電圧Ｖｒｅｆが供給される。エラーアンプ２１ａの第２正入力端子には、電流源２３とトランジスタＱｎ１２との接続ノードが接続される。

本実施形態においては、ソフトスタート端子ＳＳとエラーアンプ２１ａとの間に、エラーアンプ２１ａに対する入力回路２６としてトランジスタＱｎ１２が設けられる。

続いて、図１５の電源回路１００ｂの動作について説明する。

図１６は、ソフトスタート電圧Ｖｓｓの時間変化を模式的に示す図である。ソフトスタート電圧Ｖｓｓとはソフトスタート端子ＳＳの電圧であり、トランジスタＱｎ１２のソース電圧である。時刻ｔ０で電源電圧Ｖｒｅｇが投入されると、トランジスタＱｎ１２を介して、電流源２３から電流がコンデンサＣ２に流れ込む。この電流によりコンデンサＣ２には電荷が蓄積され、図１６に示すように、ソフトスタート電圧Ｖｓｓは上昇する。その傾きはＩＳ／Ｃ２（ＩＳは電流源２３が生成する電流値）である。よって、傾きを小さくしたい場合には、容量の大きなコンデンサＣ２が用いられる。

図１５において、ソフトスタート電圧ＶｓｓがＶｒｅｇ−Ｖｔｈ３（Ｖｔｈ３はトランジスタＱｎ１２の閾値電圧）より低い場合、トランジスタＱｎ１２は非飽和領域（オン抵抗領域）で動作する。そのため、トランジスタＱｎ１２のドレイン電圧（すなわちエラーアンプ２１ａへの入力電圧）は、ほぼトランジスタＱｎ１２のソース電圧であるソフトスタート電圧Ｖｓｓと等しい。よって、トランジスタＱｎ１２を設けたことによる影響はない。

一方、トランジスタＱｎ１２のドレイン電圧がＶｒｅｇ−Ｖｔｈ３程度あるいはそれ以上となると、トランジスタＱｎ１２は飽和領域で動作する。そのため、エラーアンプ２１ａへの入力電圧はＶｒｅｇ−Ｖｔｈ３に制限される。すなわち、エラーアンプ２１ａへの入力電圧は電源電圧Ｖｒｅｇより低く制限される。

エラーアンプ２１ａは、参照電圧Ｖｒｅｆ、および、トランジスタＱｎ１２のドレイン電圧のうちの低い方の電圧と、出力電圧Ｖｏｕｔに比例するフィードバック電圧Ｖｆｂとの差に応じた誤差電圧Ｖｅｒｒを生成する。

図１６の例では、時刻ｔ１まで、エラーアンプ２１ａは、ソフトスタート電圧Ｖｓｓと、フィードバック電圧Ｖｆｂとの差に応じた誤差電圧Ｖｅｒｒを生成する。そして、時刻ｔ１以降、エラーアンプ２１ａは、参照電圧Ｖｒｅｆと、フィードバック電圧Ｖｆｂとの差に応じた誤差電圧Ｖｅｒｒを生成する。これにより、電源電圧Ｖｒｅｇの投入後、出力電圧Ｖｏｕｔはなだらかに上昇する。

その他は、第４の実施形態とほぼ同様である。

このように、第５の実施形態では、ソフトスタート端子ＳＳとエラーアンプ２１ａとの間にトランジスタＱｎ１２が設けられる。そのため、ソフトスタート端子ＳＳと出力端子ＯＵＴとが短絡したような場合であっても、エラーアンプ２１ａに高電圧が印加されるのを防止できる。

なお、図１７に示す電源回路１００ｃように、ソフトスタート端子ＳＳとエラーアンプ２１ａとの間に入力回路２５としてトランジスタＱｎ１２を設けるとともに、フィードバック端子ＦＢとエラーアンプ２１ａとの間に入力回路２６としてトランジスタＱｎ１１を設けてもよい。

また、図１などに示した電源回路の構成はあくまで例示にすぎない。例えば、トランジスタＱｐ２１，Ｑｎ２１を半導体集積回路の外部に設けてもよい。あるいは、出力電圧生成部２０の少なくとも一部を半導体集積回路上に形成してもよい。

さらに、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした電源回路を構成してもよい。この場合も基本的な動作原理は同じである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 起動制御部
２ 制御回路
３ スイッチング電圧生成部
１０，１０ａ〜１０ｃ 半導体集積回路
１１，１１ａ〜１１ｅ，２５，２６ 入力回路
１２ インバータ回路
１３ 保護回路
１４ 論理和回路
１５ バイアス電圧生成回路
２０ 出力電圧生成部
２１，２１ａ エラーアンプ
２２ 制御部
２３ 電流源
１００，１００ａ〜１００ｃ 電源回路

Claims (9)

1. 外部から電圧が入力される入力端子に接続されたドレインと、半導体回路に入力される電源電圧より高いバイアス電圧が供給されるゲートと、前記半導体回路に接続されたソースと、を有し、耐圧が前記半導体回路に入力される電源電圧より高い第１のｎＭＯＳトランジスタと、
   一端が前記第１のｎＭＯＳトランジスタのソースに接続され、他端が前記半導体回路の基準電位に接続された抵抗素子と、を備えることを特徴とする入力回路。
2. 前記第１のｎＭＯＳトランジスタは、
   前記入力端子に供給される電圧が所定値より低い場合は、非飽和領域で動作し、
   前記入力端子に供給される電圧が前記所定値より高い場合は、飽和領域で動作することを特徴とする請求項１に記載の入力回路。
3. 前記バイアス電圧から前記第１のｎＭＯＳトランジスタの閾値電圧を差し引いた電圧が前記半導体回路に入力されたときに、前記半導体回路に流れる貫通電流が所定値以下となるよう、前記バイアス電圧が設定されることを特徴とする請求項１または２に記載の入力回路。
4. 前記半導体回路は、インバータ回路であり、
   前記バイアス電圧から前記第１のｎＭＯＳトランジスタの閾値電圧を差し引いた電圧が、前記インバータ回路のｐＭＯＳトランジスタのゲートに入力されたときに、前記ｐＭＯＳトランジスタがオフするよう、前記バイアス電圧が設定されることを特徴とする請求項１乃至３のいずれかに記載の入力回路。
5. イネーブル信号が外部から入力される入力端子が前記第１のｎＭＯＳトランジスタのドレインに接続される、請求項１乃至４のいずれかに記載の入力回路と、
   前記第１のｎＭＯＳトランジスタのソース電圧に応じて第１の制御信号を生成する論理回路と、
   前記第１の制御信号に基づいて、停止するか、あるいは、所定の参照電圧と、出力電圧に応じたフィードバック電圧と、の差に応じた第２の制御信号を生成する制御回路と、
   前記第１の制御信号に基づいて、停止するか、あるいは、前記参照電圧と前記フィードバック電圧との差が小さくなるよう、前記第２の制御信号に応じて入力電圧または接地電圧を出力するスイッチング電圧生成部と、
   前記スイッチング電圧生成部の出力から前記出力電圧を生成する出力電圧生成部と、を備えることを特徴とする電源回路。
6. 前記制御回路は、
   前記フィードバック電圧が入力されるドレインと、前記電源電圧が供給されるゲートと、ソースと、を有する第２のｎＭＯＳトランジスタと、
   前記参照電圧と、前記第２のｎＭＯＳトランジスタのソース電圧と、の差を示す誤差電圧を生成するエラーアンプと、を有することを特徴とする請求項５に記載の電源回路。
7. 前記制御回路は、半導体集積回路上に形成され、
   前記フィードバック電圧は、前記半導体集積回路の外部から、前記半導体集積回路の入力端子を介して、前記第２のｎＭＯＳトランジスタのドレインに入力されることを特徴とする請求項６に記載の電源回路。
8. コンデンサを備え、
   前記制御回路は、
   前記電源電圧が供給されるゲートと、前記コンデンサの一端に接続されたソースと、ドレインと、を有する第３のｎＭＯＳトランジスタと、
   前記第３のｎＭＯＳトランジスタのドレインに接続され、前記第３のｎＭＯＳトランジスタを介して、前記コンデンサに電流を流す電流源と、
   所定の参照電圧、および、前記第３のｎＭＯＳトランジスタのドレイン電圧のうちの低い方の電圧と、前記フィードバック電圧と、の差を示す誤差電圧を生成するエラーアンプと、を有することを特徴とする請求項５に記載の電源回路。
9. 前記制御回路は、半導体集積回路上に形成され、
   前記コンデンサは、前記半導体集積回路の外部に設けられ、
   前記コンデンサの一端と前記第３のｎＭＯＳトランジスタのソースは、前記半導体集積回路の入力端子を介して接続されることを特徴とする請求項８に記載の電源回路。

Images